JPS59109928A - Input and output control system - Google Patents
Input and output control systemInfo
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- JPS59109928A JPS59109928A JP21961082A JP21961082A JPS59109928A JP S59109928 A JPS59109928 A JP S59109928A JP 21961082 A JP21961082 A JP 21961082A JP 21961082 A JP21961082 A JP 21961082A JP S59109928 A JPS59109928 A JP S59109928A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
Description
【発明の詳細な説明】
本発明はプログラマの負担を軽減した入出力制御方式に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an input/output control method that reduces the burden on programmers.
近年、計算機システムにおいては、ＬＳＩの発展、進歩
によりハードウェア価格が低置で巨つコンミ４クトに実
装される様になった。これに呼応して、ソフトウェア面
においてもオペレーティングシステム及びその他ソフト
ウェアに対する標準化の動きが高まり、その代表的なも
のの一つとしてＵｎｉｘと称される標準オペレーティン
グシステムがＢｅ１ｌ研究所で開発された。In recent years, with the development and advancement of LSI, computer systems have come to be implemented in large computer systems at low hardware prices. In response to this, there has been an increasing movement towards standardization of operating systems and other software in the software field, and one of the most representative of these is the development of a standard operating system called Unix at the Bel Institute.
このＵｎｉｘは当初ＤＥＣ社のＰＤｐＨＯ上で動作する
よう開発されたものであるため、ＤＥＣ社のマシン構造
に従うところが多く、このＵｎｉｘを他の思想のもとに
作られたマシンで動かそうとすると困難な点が幾つか生
じてくる。Since this Unix was originally developed to run on DEC's PDpHO, it often follows DEC's machine structure, making it difficult to run this Unix on machines created based on other ideas. Several points arise.
その−例を以下に図面を参照して説明する。An example thereof will be explained below with reference to the drawings.
通常、比較的小形に属する計算機システムは第１図に示
す如く構成される。この様に構成される計算機システム
において、ＣＰＵ１１と主メモリ１２との間のデータ転
送はメモリパス１３を介して行なわれ、ＣＰＵ１１と入
出力デバイス１４．１５間のデータ転送は入出力パス１
６を介して行なわれる。Usually, a relatively small computer system is configured as shown in FIG. In the computer system configured in this manner, data transfer between the CPU 11 and the main memory 12 is performed via the memory path 13, and data transfer between the CPU 11 and the input/output devices 14 and 15 is performed via the input/output path 1.
This is done via 6.
ところで、上記ＤＥＣ社のマシンの入出力はメモリマツ
ブトＩＯ（入出力レジスタが主メモリ上に割りつけられ
る）が前提であり、従って入出力ドライバ（入出力制御
を行なうためのプログラムルーチン）は主メモリ上にマ
ツプされた入出力レジスタをアクセスすることにより入
出力動作を行なうことができる。By the way, the input/output of the above-mentioned DEC machine is based on the memory IO (input/output registers are allocated on the main memory), so the input/output driver (program routine for controlling input/output) is stored on the main memory. Input/output operations can be performed by accessing the input/output registers mapped to the .
しかしながら第１図に示した従来構成の計算機システム
では上記メモリマツブトＩＯをサポートするハードウェ
ア機能は用型されておらず、ソフトウェアにより対処せ
ざるを得ない。However, in the computer system with the conventional configuration shown in FIG. 1, the hardware function to support the memory IO is not available, and the problem must be handled by software.
従って、データ転送の１類（ｃｐｔｒＨ主メモリ、ＣＰ
Ｕ−人出力デバイス）に応じて異なった命令が岸在し、
プログラマは都度その使い分けを強いられ、ソフトウェ
ア及びプログラマにかかる負担が大きかった。Therefore, data transfer type 1 (cptrH main memory, CP
There are different commands depending on the output device (U-person output device),
Programmers were forced to use different methods each time, placing a heavy burden on the software and the programmer.
本発明は上記欠点に鑑みてなされたものであり、簡単な
ハードウェアの追加により、現行の計算機システムにお
いてもＵｎｉｘで規定されている入出力を効率良くコン
トロールすると共に、ソフトウェアにかかる負担を軽減
した入出力制御方式を提供することを目的とする。The present invention has been made in view of the above-mentioned drawbacks, and by simply adding hardware, it is possible to efficiently control input/output specified by Unix even in current computer systems, and to reduce the burden on software. The purpose is to provide an input/output control method.
本発明は、現行の計算機システムにおいて、主メモリの
アドレスの一部を入出力用のエリアとして割りつけると
共に、メモリパス上を伝播するアドレスデータを監視し
、内部に登録されたアドレスデータと一致したときにＣ
ＰＵに対し割込みを発するハードフェア回路を設け、Ｃ
ＰＵはこのハードウェア回路より発せられる割込みを受
信することにより、データ転送を行なうべき入出力デバ
イスを判別し、入出力パスを介してデータ転送を行なう
構成どしたものである。The present invention allocates a part of the main memory address as an input/output area in the current computer system, monitors the address data propagated on the memory path, and checks whether the address data matches the internally registered address data. Sometimes C
A hardware circuit that issues an interrupt to the PU is provided, and the C
The PU is configured to receive an interrupt issued by this hardware circuit, determine the input/output device to which data should be transferred, and transfer the data via the input/output path.
このことにより現行の計帷機システムにおいてもＵｎｉ
ｘを効率良く走らせると共に、ソフトウェアにかかる負
担が軽減される。As a result, even in the current meter system, Uni
x can be run efficiently and the burden placed on the software is reduced.
以下、第２図以降を使用して本発明に関し詳述する。 The present invention will be described in detail below using FIG. 2 and subsequent figures.
第２図は本発明が実現される計算機システムの構成例を
示すブロック図である。図において、２１は制御中枢と
なるＣＰＵであるっ２２は主メモリ、２４．２５は入出
力デバイスであり、それぞれメモリパス２３．入出力パ
ス２６を介して上記ＣＰＵ２１と接続される。メモリパ
ス２６はＣＰＵ、？Ｊと入出力デバイス２４．２５との
データ転送時、その転送データの）４スとなるものであ
る。FIG. 2 is a block diagram showing an example of the configuration of a computer system in which the present invention is implemented. In the figure, 21 is a CPU serving as the control center, 22 is a main memory, 24.25 is an input/output device, and memory paths 23.25 are input/output devices, respectively. It is connected to the CPU 21 via an input/output path 26. Memory path 26 is CPU,? When data is transferred between J and the input/output devices 24 and 25, this is the 4th path of the transferred data.
第１図に示した従来構成の計算機システムとは入出力ア
ドレス検出回路υが付加されている点で異なる。この入
出力アドレス検出回路２７は、ＣＰＵ２１と、このＣＰ
Ｕ、？Ｊから発せられる主メモリυ上のアドレスが伝播
するメモリアドレスバス２３１との間に接続される。本
発明において、入出力アドレス検出回路２７はメモリパ
ス２３上を伝播するアドレスデータを監視し１この入出
カニリアへのアクセスであることを検出した場合に限り
、割込み信号（ＩＮＴ）をＣＰＵ２１に対し出力する。This differs from the conventional computer system shown in FIG. 1 in that an input/output address detection circuit υ is added. This input/output address detection circuit 27 is connected to the CPU 21 and this CPU.
U,? It is connected to a memory address bus 231 through which the address on the main memory υ issued from J is propagated. In the present invention, the input/output address detection circuit 27 monitors the address data propagating on the memory path 23 and outputs an interrupt signal (INT) to the CPU 21 only when it detects an access to this input/output canister. do.
主メモリＵ上にマツピングされた入出力インターフェー
スレジスタのフォーマットを第３図に、入出力アドレス
検出回路だの内部構成を第４図に示す。FIG. 3 shows the format of the input/output interface register mapped onto the main memory U, and FIG. 4 shows the internal configuration of the input/output address detection circuit.
本発明実施例では、６４にバイト存在するメモリ空間中
、２にバイト容量を入出カニリアとし、アドレスｘ’５
ｏｏｏ’〜Ｘ’ＦＦＦＦ’にマツピングされている。Ｘ
’ ８０００’＋ＥＩＮ番地には、デバイスアドレス
Ｎの入出力インターフェースアドレスがマツピングされ
ており、入出力インターフェースレジスタとして、コマ
ンドコードが設定されるコマンドレジスタ（ＣＯＭ）。In the embodiment of the present invention, in a memory space of 64 bytes, the byte capacity is set to 2 as an input/output canister, and address x'5
It is mapped to ooo' to X'FFFF'. X
The input/output interface address of device address N is mapped to address '8000'+EIN, and the input/output interface register is a command register (COM) in which a command code is set.
スティタスレジスタ（ＳＴＳ）、ＲＥＡＤ／ＷＲＩＴＥ
命令で送受すべきデータが設定されるデータレジスタ（
ＤＡＴ ）で割つけられることは言うまでもない。Status register (STS), READ/WRITE
Data register (
Needless to say, it can be assigned by DAT).
アドレス検出回路２７は、ＣＰＵ２１によりアＦＬ／ス
データが設定されるレジスタファイル２７ノと、このレ
ジスタファイル２７１に設定されたアドレス値とメモリ
アドレスバス２３１を介して到来するアドレスデータと
を比較するコンノ平レータ２７２とで構成される。この
コン・ぐレータ２７２出力は、ＣＰＵ２１に対し割込み
信号（ＩＮＴ）として通知される。The address detection circuit 27 is a register file 27 in which address data is set by the CPU 21, and a controller that compares the address value set in this register file 271 with the address data arriving via the memory address bus 231. 272. The output of this converter 272 is notified to the CPU 21 as an interrupt signal (INT).
通常ＣＰＵ２１と主メモ＋）２２のデータ転送は、ＣＰ
Ｕ２１よりメモリアドレスバス２３１に対し、主メモリ
２２上のメモリアドレスデータを出力し、主メモリ２２
はそのメモリアドレスに該当するメモリ素子に対し、メ
モリデータバス２３２上のデータを書込んだり、メモリ
データバス２３２上を伝播するデータを続出したりする
。ここで、メモリアドレスバス２３ノ上のアドレスデー
タが入出力アドレス検出回路ど内部のデータ（レジスタ
ファイル２７）へ事前にＣＰＵ２１により登録されであ
るアドレスデータ）と−敗すると、入出力アドレス検出
回路２７はＣＰＵ ２１に対しアドレス検出割込み信号
（ＩＮＴ）を出力する。Normally, data transfer between the CPU 21 and the main memo +) 22 is
U21 outputs memory address data on the main memory 22 to the memory address bus 231, and
writes data on the memory data bus 232 to the memory element corresponding to the memory address, or outputs data propagated on the memory data bus 232 one after another. Here, if the address data on the memory address bus 23 is registered in advance in the data (register file 27) inside the input/output address detection circuit by the CPU 21), the input/output address detection circuit 27 outputs an address detection interrupt signal (INT) to the CPU 21.
入出力アドレス検出回路２７は、メモリアドレスバス２
３１上の上位複数ビットを監視することにより、メモリ
空間の一部（ｘ’５ｏｏｏ’〜Ｘ’ＦＦＦ’Ｆにアドレ
ス配置された２にバイトの空間）を入出力デバイスアド
レスとして検出する。The input/output address detection circuit 27 is connected to the memory address bus 2.
By monitoring a plurality of high-order bits on 31, a part of the memory space (space of 2 bytes with addresses arranged in x'5ooo' to X'FFF'F) is detected as an input/output device address.
ＣＰＵ２Ｊは、上記入出力アドレス検出回路だよりアド
レス検出割込み信号（ＩＮＴ）を受信すると、メモリア
ドレスバス２３１上を伝播するアドレスデータにより、
データ転送すべき入出力デバイスを判別し、該当する入
出力デバイスと入出力パス２６を介してデータ転送を行
なう。When the CPU 2J receives the address detection interrupt signal (INT) from the input/output address detection circuit, the CPU 2J uses the address data propagated on the memory address bus 231 to
The input/output device to which data should be transferred is determined, and the data is transferred via the corresponding input/output device and the input/output path 26.
以上説明の如く本発明によれば、既存の計算機システム
に簡単なハードウェアを付加するだけでＵｎｉｘに従っ
た入出力制御を実現することができる。又、プログラマ
は人出デバイスとのデータ転送を主メモリとのデータ転
送と同様に扱うことができる。従ってプログラムを作］
戊するうえで入出力デバイスを何等意識する必要がなく
自損が軽減される。As described above, according to the present invention, input/output control according to Unix can be realized by simply adding simple hardware to an existing computer system. Also, the programmer can treat data transfers to and from the attended device in the same way as data transfers to and from main memory. Create a program accordingly]
There is no need to be aware of the input/output devices when performing the operation, and self-loss is reduced.
第１図は従来の計算機システムの構成例を示すブロック
図、第２図は本発明が実現される計算機システムの構成
例を示すブロック図、第３図は主メモリ上にマツピング
された入出力インターフェースレジスタのフォーマット
を示す図、第４図は第２図に示した入出力アドレス検出
回路の実施例を示すブロック図である。
２２・・・主メモリ、２５・・・メモリパス、２７・・
・入出力アドレス検出回路、２７ノパ°レジスタファイ
ル、２７２・・ｅコンノ９レータ。
出願人代理人 弁理士 鈴 江 武 彦第１図
第３図
仏
第２図
第４図
１−一一一ラテ一一一−１Figure 1 is a block diagram showing a configuration example of a conventional computer system, Figure 2 is a block diagram showing a configuration example of a computer system in which the present invention is implemented, and Figure 3 is an input/output interface mapped on main memory. FIG. 4 is a block diagram showing an embodiment of the input/output address detection circuit shown in FIG. 2, which shows the format of the register. 22...Main memory, 25...Memory path, 27...
- Input/output address detection circuit, 27 register file, 272... e-conno 9 regulator. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 3 Buddha Figure 2 Figure 4 1-111 Latte 111-1
Claims (1)
イスとは人出カパス金介して接続されるＣＰＵを制御中
枢としてデータ転送がなされる計算機システムにおいて
上記ＣＰＵは上記メモリパス上を伝播するアドレスデー
タを監視し、内部に登録されたアドレスデータと一致し
たとよアドレス検出回路により生成されるアドレス検出
割込みを受信することＫよリデータ転送を行なうべ前人
出方デバイスを判別し、上記入出力パスを介して該当す
る入出力デバイスとデータ転送を行なうことを特徴とす
る入出力制御方式。In a computer system in which data transfer is performed using a CPU as a control center, the main memory is connected via a memory path, and the input/output device is connected via an input/output device. Monitor the data, and if it matches the address data registered internally, receive the address detection interrupt generated by the address detection circuit. An input/output control method characterized by transferring data to the corresponding input/output device via a path.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21961082A JPS59109928A (en) | 1982-12-15 | 1982-12-15 | Input and output control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21961082A JPS59109928A (en) | 1982-12-15 | 1982-12-15 | Input and output control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59109928A true JPS59109928A (en) | 1984-06-25 |
Family
ID=16738222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21961082A Pending JPS59109928A (en) | 1982-12-15 | 1982-12-15 | Input and output control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109928A (en) |
-
1982
- 1982-12-15 JP JP21961082A patent/JPS59109928A/en active Pending
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