JPS59100580A - 埋設ツエナ−ダイオ−ド - Google Patents
埋設ツエナ−ダイオ−ドInfo
- Publication number
- JPS59100580A JPS59100580A JP21112783A JP21112783A JPS59100580A JP S59100580 A JPS59100580 A JP S59100580A JP 21112783 A JP21112783 A JP 21112783A JP 21112783 A JP21112783 A JP 21112783A JP S59100580 A JPS59100580 A JP S59100580A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor
- zener diode
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002019 doping agent Substances 0.000 claims description 72
- 230000015556 catabolic process Effects 0.000 claims description 54
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 claims description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 30
- 238000002955 isolation Methods 0.000 description 27
- 238000005530 etching Methods 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052787 antimony Inorganic materials 0.000 description 6
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- ADCOVFLJGNWWNZ-UHFFFAOYSA-N antimony trioxide Chemical compound O=[Sb]O[Sb]=O ADCOVFLJGNWWNZ-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- PLFFHJWXOGYWPR-HEDMGYOXSA-N (4r)-4-[(3r,3as,5ar,5br,7as,11as,11br,13ar,13bs)-5a,5b,8,8,11a,13b-hexamethyl-1,2,3,3a,4,5,6,7,7a,9,10,11,11b,12,13,13a-hexadecahydrocyclopenta[a]chrysen-3-yl]pentan-1-ol Chemical compound C([C@]1(C)[C@H]2CC[C@H]34)CCC(C)(C)[C@@H]1CC[C@@]2(C)[C@]4(C)CC[C@@H]1[C@]3(C)CC[C@@H]1[C@@H](CCCO)C PLFFHJWXOGYWPR-HEDMGYOXSA-N 0.000 description 1
- SDTHIDMOBRXVOQ-UHFFFAOYSA-N 5-[bis(2-chloroethyl)amino]-6-methyl-1h-pyrimidine-2,4-dione Chemical compound CC=1NC(=O)NC(=O)C=1N(CCCl)CCCl SDTHIDMOBRXVOQ-UHFFFAOYSA-N 0.000 description 1
- -1 Arsenic ions Chemical class 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical class [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0664—Vertical bipolar transistor in combination with diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Cable Accessories (AREA)
- Braking Arrangements (AREA)
- Road Signs Or Road Markings (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関するものであって、更に詳細に
は、ディスクリートなデバイスとして使用するか又は集
積回路内に於いて使用することの可能なツェナーダイオ
ードに関するものである。
は、ディスクリートなデバイスとして使用するか又は集
積回路内に於いて使用することの可能なツェナーダイオ
ードに関するものである。
ツェナーダイオードは従来公知であり、安定した基準電
圧を与えるべく礪能し、従ってツェナーダイオードは短
期的(即ち、数分程度)及び長期的(即ち、数時間程度
)の両方のツェナー電圧安定性を呈すると共に、ツェナ
ーノイズ(ツェナーブレークダウン電圧に於番プる公称
値からの変動)が低く、直列抵抗が最小であると共に、
多数のデバイス内にあって極めて再現性の高いツェナー
ブレークダウン電圧を与えるものでなければならない。
圧を与えるべく礪能し、従ってツェナーダイオードは短
期的(即ち、数分程度)及び長期的(即ち、数時間程度
)の両方のツェナー電圧安定性を呈すると共に、ツェナ
ーノイズ(ツェナーブレークダウン電圧に於番プる公称
値からの変動)が低く、直列抵抗が最小であると共に、
多数のデバイス内にあって極めて再現性の高いツェナー
ブレークダウン電圧を与えるものでなければならない。
集積回路に於ける1つのコンポーネントとしてツェナー
ダイオードが形成される場合には、同一の集積回路内に
設けられる他のデバイスに影響を与えることなしに製造
過程中に於いてツェナーブレークダウン電圧を変化させ
ることが可能である様な方法でツェナーダイオードを製
造することが可能でなければならず、且つ集積回路内の
他のデバイスを形成する為に使用するのと同一のプロセ
スによってツェナーダイオードを製造することが可能な
ものでなければならない。
ダイオードが形成される場合には、同一の集積回路内に
設けられる他のデバイスに影響を与えることなしに製造
過程中に於いてツェナーブレークダウン電圧を変化させ
ることが可能である様な方法でツェナーダイオードを製
造することが可能でなければならず、且つ集積回路内の
他のデバイスを形成する為に使用するのと同一のプロセ
スによってツェナーダイオードを製造することが可能な
ものでなければならない。
従来のツェナーダイオードの1例を第1図に断面で示し
てあり、例えば、K ennedy及びQ’3rien
共若による゛拡散型P−N接合のアバランシェブレーク
ダウン特性(A valancbe B reakd
ownCharacteristicSof a
D 1ffused P −NJuncNon )
” 、 I RE ・トランズアクションズ・オン・
エレクj・ロン・デバイシーズ、 1962年11月、
47g−483頁め文献に記載されている。第1図
に示した如く、N型コレクタ領域11とP型ベース領域
12とN十エミッタ領域13とを有するトランジスタが
半導体基板内に形成されている。
てあり、例えば、K ennedy及びQ’3rien
共若による゛拡散型P−N接合のアバランシェブレーク
ダウン特性(A valancbe B reakd
ownCharacteristicSof a
D 1ffused P −NJuncNon )
” 、 I RE ・トランズアクションズ・オン・
エレクj・ロン・デバイシーズ、 1962年11月、
47g−483頁め文献に記載されている。第1図
に示した如く、N型コレクタ領域11とP型ベース領域
12とN十エミッタ領域13とを有するトランジスタが
半導体基板内に形成されている。
重要なことであるが、このトランジスタをツェナーダイ
オードとして使用する場合には、コレクタ11は電圧源
へ接続されず、且っPNツェナーダイオードがP型ベー
ス12とN十エミッタ13とによって形成される。この
様な所謂エミッターベースで形成されるツェナーダイオ
ードは、バイポーラトランジスタを製造する為の周知の
プロセスを使用することによって容易に製造することが
可能である。この様なエミッターベース型ツェナーダイ
オードは極めて再現性が高く、集積回路に於いてエミッ
ターベース型ツェナーダイオードを形成するのと同時に
形成されるバイポー、ラトランジスタのベース領域に対
して所望のシート抵抗を与えることが必要とされるP型
ベース領域12内のドーパント濃度を極めて高精度で制
御することができるので、多数のデバイス、間に於いて
実質的に等しいツェナーブレークダウン電圧を与えるこ
とが可能である。しかしながら、この様なエミッターベ
ース型ツェナーダイオードのツェナーブレークダウン電
圧は不安定であり、ツェナーブレークダウン電圧に於け
るドリフトは、屡々、デバイスの最初の数分間の動作に
於いて約30ミリボルトを超える様な場合がある。更に
、この様なエミッターベース型ツェナーダイオードのツ
ェナーノイズは極めて大きく且つ予測不可能なものであ
り、又比較的高濃度の所謂゛表面状態″が存在するデバ
イスの表面(即ち、酸化膜14に隣接した領域)上に於
けるエミッタ13とベース12との接合部に於いてツェ
ナーブレークダウンが部分的に発生するので長期的なツ
ェナーブレークダウン電圧の安定性が劣っている。この
様な表面状態に関しては、゛半導体装置の物理及び技術
(P 11ysics and T echo
oiogy of S emiconduc
tor D evices)”、ジョン ワイリー
アンド サンズ出版社、 1967年、 A、 S、
Grove著の文献に記載されている。
オードとして使用する場合には、コレクタ11は電圧源
へ接続されず、且っPNツェナーダイオードがP型ベー
ス12とN十エミッタ13とによって形成される。この
様な所謂エミッターベースで形成されるツェナーダイオ
ードは、バイポーラトランジスタを製造する為の周知の
プロセスを使用することによって容易に製造することが
可能である。この様なエミッターベース型ツェナーダイ
オードは極めて再現性が高く、集積回路に於いてエミッ
ターベース型ツェナーダイオードを形成するのと同時に
形成されるバイポー、ラトランジスタのベース領域に対
して所望のシート抵抗を与えることが必要とされるP型
ベース領域12内のドーパント濃度を極めて高精度で制
御することができるので、多数のデバイス、間に於いて
実質的に等しいツェナーブレークダウン電圧を与えるこ
とが可能である。しかしながら、この様なエミッターベ
ース型ツェナーダイオードのツェナーブレークダウン電
圧は不安定であり、ツェナーブレークダウン電圧に於け
るドリフトは、屡々、デバイスの最初の数分間の動作に
於いて約30ミリボルトを超える様な場合がある。更に
、この様なエミッターベース型ツェナーダイオードのツ
ェナーノイズは極めて大きく且つ予測不可能なものであ
り、又比較的高濃度の所謂゛表面状態″が存在するデバ
イスの表面(即ち、酸化膜14に隣接した領域)上に於
けるエミッタ13とベース12との接合部に於いてツェ
ナーブレークダウンが部分的に発生するので長期的なツ
ェナーブレークダウン電圧の安定性が劣っている。この
様な表面状態に関しては、゛半導体装置の物理及び技術
(P 11ysics and T echo
oiogy of S emiconduc
tor D evices)”、ジョン ワイリー
アンド サンズ出版社、 1967年、 A、 S、
Grove著の文献に記載されている。
従来のツェナーダイオードの別の例としては、所謂゛分
離エミッタ埋設ツェナーダイオード″があり、その断面
を第2図に示してあり、又[)obkirl著の0.5
ppm /度のドリフトを有するモノリシックな温度安
定化させた電圧基準(M onol 1thic T
emperature 5tabilized V
oltaoe Reference with
o、sppm /” Drif’t) ” 、 197
6年、IEEE・インターナショナル・ソリッドステイ
ト・サーキツツ・コンフエレンス、 1976年2月1
9日、 108−109頁の文献に記載されて−いる
。
離エミッタ埋設ツェナーダイオード″があり、その断面
を第2図に示してあり、又[)obkirl著の0.5
ppm /度のドリフトを有するモノリシックな温度安
定化させた電圧基準(M onol 1thic T
emperature 5tabilized V
oltaoe Reference with
o、sppm /” Drif’t) ” 、 197
6年、IEEE・インターナショナル・ソリッドステイ
ト・サーキツツ・コンフエレンス、 1976年2月1
9日、 108−109頁の文献に記載されて−いる
。
第2図のアイソレーション−エミッタ型ツェナーダイオ
ードは、N−エピタキシャル層22内に形成されている
P十型アイソレーション領域23を有している。P+ア
イソレーション(分離)領域23へのコン、タクトは、
P型ベース領域24によって成されている。図示した如
くN+エミッタ25が形成されており、埋設ツェナーダ
イオードがP+アイソレーション領域23とN十エミッ
タ領域25との接合部に形成されている。重要なことで
あるが、P+アイソレージ、ヨン領ja 23とN+エ
ミッタ領域25との間の接合全体が集積回路の表面28
の下側に位置しており、従って第1図のエミッターベー
ス型ツェナーダイオードと比較して、ツェナーブレーク
ダウン電圧の安定性を著しく増加させている。しかしな
がら、P+アイソレーション領域23は、通常、比較的
大きく、従ってP+アイソレーション領域23とN十エ
ミッタ領域25との間に極めて大きなツェナー接合を形
成しており、従ってツェナーダイオードのノイズレベル
が極めて高くなっている。更に、高度に制御可能なツェ
ナーブレークダウン電圧を与える為に、P+アイソレー
ション領域23のドーパント濃度は精密に制御されねば
ならない。このことは、集積回路を製造する上での極め
て不利益な点である。何故ならば、P+アイソレーショ
ン領域23を分離の為だけに使用するものであってツェ
ナーダイオードの1部を形成する為に使用するものでな
い場合には、P+アイソレーション領域23のドーパン
ト濃度をrR密に制御することが必要ではないからであ
る。しかしながら、アイソレーション領域23のドーパ
ント濃度を精密に制御した場合であっても、デバイス間
のツェナーブレークダウン電圧は最大1.5ボルト程度
異なる場合がある。
ードは、N−エピタキシャル層22内に形成されている
P十型アイソレーション領域23を有している。P+ア
イソレーション(分離)領域23へのコン、タクトは、
P型ベース領域24によって成されている。図示した如
くN+エミッタ25が形成されており、埋設ツェナーダ
イオードがP+アイソレーション領域23とN十エミッ
タ領域25との接合部に形成されている。重要なことで
あるが、P+アイソレージ、ヨン領ja 23とN+エ
ミッタ領域25との間の接合全体が集積回路の表面28
の下側に位置しており、従って第1図のエミッターベー
ス型ツェナーダイオードと比較して、ツェナーブレーク
ダウン電圧の安定性を著しく増加させている。しかしな
がら、P+アイソレーション領域23は、通常、比較的
大きく、従ってP+アイソレーション領域23とN十エ
ミッタ領域25との間に極めて大きなツェナー接合を形
成しており、従ってツェナーダイオードのノイズレベル
が極めて高くなっている。更に、高度に制御可能なツェ
ナーブレークダウン電圧を与える為に、P+アイソレー
ション領域23のドーパント濃度は精密に制御されねば
ならない。このことは、集積回路を製造する上での極め
て不利益な点である。何故ならば、P+アイソレーショ
ン領域23を分離の為だけに使用するものであってツェ
ナーダイオードの1部を形成する為に使用するものでな
い場合には、P+アイソレーション領域23のドーパン
ト濃度をrR密に制御することが必要ではないからであ
る。しかしながら、アイソレーション領域23のドーパ
ント濃度を精密に制御した場合であっても、デバイス間
のツェナーブレークダウン電圧は最大1.5ボルト程度
異なる場合がある。
更に、P+アイソレーション領域23へ電気的接続を与
えているP−型ベース領域24は、第3図及′び第4図
に示した如く、寄生のPチャンネル接合型電界効果トラ
ンジスタ(JFET)を形成している。更に詳細な第3
図の断面図及びそれに対応する第4図に示した如く、P
+アイソレーション領域23はJFET30のドレイン
を形成しており、N十領域25はJFET30のゲート
を形成しており、N+領域25の下側に位置したP領域
24の部分はJFET30のチャンネルを形成しており
、且つ他のデバイスへ電気的に接続されでいるP型領域
240部分はJFET30のソースを形成している。前
述した如く、P+アイソレーション領域23は埋設ツェ
ナーダイオード31のアノードを形成し、又N十エミッ
タ領域25は埋設ツェナーダイオード31のカソードを
形成する。同様に、P領域L24は所謂表面ツェナーダ
イオード32のアノードを形成し、且つN十領域25は
表面ツェナーダイオード32のカソードを形成する。従
って、JFET30のチャンネル抵抗は、富に埋設ツェ
ナーダイオード31と直列接続されており、従って直列
抵抗を不必要に高いものとしている。更に重要なことで
あるが、JFET30のピンチオフ電圧(即ち、それ以
上の値に於いてJFET30がオフする仔なドレイン電
圧)が埋設ツェナーダイオード31のツェナーブレーク
ダウン電圧よりも小さい場合に(ユ、JFET30がオ
フしたままの状態であり、ツェナーダイオード31は端
子35からクランプすべき電圧を受取ることがない。こ
の場合には、表面ツェナーダイオード32のみが端子3
5上の電圧をクランプする。表面ツェナータイオード3
2は、前述した如く、エミッターベース型ツェナーダイ
オードの欠点の全てを有するものであるから、この様な
表面ツェナーダイオードによるクランプ動作は好ましい
ことではない。
えているP−型ベース領域24は、第3図及′び第4図
に示した如く、寄生のPチャンネル接合型電界効果トラ
ンジスタ(JFET)を形成している。更に詳細な第3
図の断面図及びそれに対応する第4図に示した如く、P
+アイソレーション領域23はJFET30のドレイン
を形成しており、N十領域25はJFET30のゲート
を形成しており、N+領域25の下側に位置したP領域
24の部分はJFET30のチャンネルを形成しており
、且つ他のデバイスへ電気的に接続されでいるP型領域
240部分はJFET30のソースを形成している。前
述した如く、P+アイソレーション領域23は埋設ツェ
ナーダイオード31のアノードを形成し、又N十エミッ
タ領域25は埋設ツェナーダイオード31のカソードを
形成する。同様に、P領域L24は所謂表面ツェナーダ
イオード32のアノードを形成し、且つN十領域25は
表面ツェナーダイオード32のカソードを形成する。従
って、JFET30のチャンネル抵抗は、富に埋設ツェ
ナーダイオード31と直列接続されており、従って直列
抵抗を不必要に高いものとしている。更に重要なことで
あるが、JFET30のピンチオフ電圧(即ち、それ以
上の値に於いてJFET30がオフする仔なドレイン電
圧)が埋設ツェナーダイオード31のツェナーブレーク
ダウン電圧よりも小さい場合に(ユ、JFET30がオ
フしたままの状態であり、ツェナーダイオード31は端
子35からクランプすべき電圧を受取ることがない。こ
の場合には、表面ツェナーダイオード32のみが端子3
5上の電圧をクランプする。表面ツェナータイオード3
2は、前述した如く、エミッターベース型ツェナーダイ
オードの欠点の全てを有するものであるから、この様な
表面ツェナーダイオードによるクランプ動作は好ましい
ことではない。
JFET30のピンチオフ電圧は以下の如く定性される
。
。
尚、■P:ビンチオフ電圧
K :定数
Woh:第2図及び第3図に示した様なチャンネル幅
Pch:チャンネル領域24の不純物潜度。
JFFT30のピンチオフ電圧が埋設ツェナーダイオー
ド31のツェナーブレークダウン電圧よりも大きいもの
であることを確保する為に、チャンネル24のチャンネ
ル幅Wch 及び/又は ドーパント濃度P。11は比
較的高いものでなければならない。何故ならば、集積回
路に於いては、トランジスタ装置(不図示)が第2図の
ツェナーダイオードの形成と同時的に形成され、且つト
ランジスタ装置のベース領域が第2図の領Ia24と同
時的に形成されるものであって、領域24のチャンネル
幅W 及びドーパント温度P。11が比較的太き1N いので、ベース幅及びベース領域のドーパン]・濃度が
比較的大きくなり、その結果集積回路の残部に形成され
るトランジスタの宵流利得即ちパべ一タ値°′が好まし
くない程度に低い値となる。
ド31のツェナーブレークダウン電圧よりも大きいもの
であることを確保する為に、チャンネル24のチャンネ
ル幅Wch 及び/又は ドーパント濃度P。11は比
較的高いものでなければならない。何故ならば、集積回
路に於いては、トランジスタ装置(不図示)が第2図の
ツェナーダイオードの形成と同時的に形成され、且つト
ランジスタ装置のベース領域が第2図の領Ia24と同
時的に形成されるものであって、領域24のチャンネル
幅W 及びドーパント温度P。11が比較的太き1N いので、ベース幅及びベース領域のドーパン]・濃度が
比較的大きくなり、その結果集積回路の残部に形成され
るトランジスタの宵流利得即ちパべ一タ値°′が好まし
くない程度に低い値となる。
更に別の従来のツェナーダイオードは、1978年にカ
リフォルニア大学バーフレイ校の電気工学及びコンピュ
ータサイエンス部へ提出されたKwan著の“イオン注
入した埋設モノリシックツェナーダイオード(I On
−1mplanted S ub −S urfa
ceMonolithic Zener Diod
e)”というリサーチペーパーに記載されている。l(
wanの構造を第5図に断面で示しである。第5図の構
造は、ツェナー接合面積が極めて小さく且つ高度に再現
性があり又安定なツェナーブレークダウン電圧を有する
ツェナーダイオードを与えている。しかしながら、第5
図に示したK wanの(&造は、バイポーラ装置を製
造するのに使用するスタンダードのプロセス工程に加え
て、2個の拡散工程と、2個のマスクエ稈と、2個のド
ーパント注入工程とを必要としている。この様なアプロ
ーチをとることにより、第5図の(14造を集積回路の
残部に同時的に形成されるバイポーラ装置(不図示)を
製造するのに必要なプロセス工程とは実質的に独立的に
製造されるものであり、従って比較的複雑であると共に
高価な製造プロセスとなっている。更に、第5図の構造
では、ツェナー接合93とP型電気的コンタクト94と
の間の相互接続領域81を形成する為にイオン注入を使
用しており、その結果ツェナーダイオードと直列した好
ましくない程度に高い抵抗が形成されており、従ってツ
ェナーダイオードへ印加された電圧を広範囲の電流に亘
って選択した値ヘクランブさせるツェナーダイオードの
能力を劣化させている。
リフォルニア大学バーフレイ校の電気工学及びコンピュ
ータサイエンス部へ提出されたKwan著の“イオン注
入した埋設モノリシックツェナーダイオード(I On
−1mplanted S ub −S urfa
ceMonolithic Zener Diod
e)”というリサーチペーパーに記載されている。l(
wanの構造を第5図に断面で示しである。第5図の構
造は、ツェナー接合面積が極めて小さく且つ高度に再現
性があり又安定なツェナーブレークダウン電圧を有する
ツェナーダイオードを与えている。しかしながら、第5
図に示したK wanの(&造は、バイポーラ装置を製
造するのに使用するスタンダードのプロセス工程に加え
て、2個の拡散工程と、2個のマスクエ稈と、2個のド
ーパント注入工程とを必要としている。この様なアプロ
ーチをとることにより、第5図の(14造を集積回路の
残部に同時的に形成されるバイポーラ装置(不図示)を
製造するのに必要なプロセス工程とは実質的に独立的に
製造されるものであり、従って比較的複雑であると共に
高価な製造プロセスとなっている。更に、第5図の構造
では、ツェナー接合93とP型電気的コンタクト94と
の間の相互接続領域81を形成する為にイオン注入を使
用しており、その結果ツェナーダイオードと直列した好
ましくない程度に高い抵抗が形成されており、従ってツ
ェナーダイオードへ印加された電圧を広範囲の電流に亘
って選択した値ヘクランブさせるツェナーダイオードの
能力を劣化させている。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ディスクリートなツ
ェナーダイオードとして使用するのに好適であると共に
集積回路装置の1要素として使用するのにも適した新規
なツェナーダイオード及びその初造方法を提供すること
を目的とする。
した如き従来技術の欠点を解消し、ディスクリートなツ
ェナーダイオードとして使用するのに好適であると共に
集積回路装置の1要素として使用するのにも適した新規
なツェナーダイオード及びその初造方法を提供すること
を目的とする。
本発明の1実施例によれば、ツェナーダイオード内の付
加的にドーパントを導入することによってツェナーダイ
オードを製造する一方、その他のデバイスはこの付加的
なドーパントの導入を行なうことなしに形成される。従
って、形成されるツェナーダイオードは大きなチャンネ
ル幅を有しており、その結果直列抵抗が低く且つ奇生の
JFETピンチオフ電圧が高くなっτおり、一方その(
t!1の形成されたデバイスは所望の電流刊行を有して
いる。
加的にドーパントを導入することによってツェナーダイ
オードを製造する一方、その他のデバイスはこの付加的
なドーパントの導入を行なうことなしに形成される。従
って、形成されるツェナーダイオードは大きなチャンネ
ル幅を有しており、その結果直列抵抗が低く且つ奇生の
JFETピンチオフ電圧が高くなっτおり、一方その(
t!1の形成されたデバイスは所望の電流刊行を有して
いる。
本発明の別の実施例によれば、デバイスの表面近傍部分
に位置したツェナーダイオードのPN接合部分が特にツ
ェナーダイオードの表面の下側に位置したツェナーダイ
オードPN接合部分のツェナーブレークダウン電圧より
も一層高いツェナーブレークダウン電圧を有する様に製
造されており、従ってデバイスの表面に於いてツェナー
ブレークダウンが発生する様な従来のツェナーダイオー
ドと比較してツェナーダイオードの特性を改善している
。
に位置したツェナーダイオードのPN接合部分が特にツ
ェナーダイオードの表面の下側に位置したツェナーダイ
オードPN接合部分のツェナーブレークダウン電圧より
も一層高いツェナーブレークダウン電圧を有する様に製
造されており、従ってデバイスの表面に於いてツェナー
ブレークダウンが発生する様な従来のツェナーダイオー
ドと比較してツェナーダイオードの特性を改善している
。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第6a図の断面図は本発明に
基づいて構成されたツェナーダイオードの1実施例を示
している。P型領域29が存在することにより、チャン
ネル幅W。hを従来のデバイスのチャンネル幅(通常1
乃至2μm)と比較して約8μmへ増加させており、寄
生のJFET(第4図に関して前に説明した〉のピンチ
オフ電圧をツェナーブレークダウン電圧を遥かに超えた
値へ上昇させており、その結果領域23.24及び25
によって形成される奇生のJFETの効果を著しく減少
させると共にツェナーダイオード特性を不変のままとさ
せている。
について詳細に説明する。第6a図の断面図は本発明に
基づいて構成されたツェナーダイオードの1実施例を示
している。P型領域29が存在することにより、チャン
ネル幅W。hを従来のデバイスのチャンネル幅(通常1
乃至2μm)と比較して約8μmへ増加させており、寄
生のJFET(第4図に関して前に説明した〉のピンチ
オフ電圧をツェナーブレークダウン電圧を遥かに超えた
値へ上昇させており、その結果領域23.24及び25
によって形成される奇生のJFETの効果を著しく減少
させると共にツェナーダイオード特性を不変のままとさ
せている。
第6a図の埋設ツェナーダイオードを製造するのと同時
的にバイポーラトランジスタを製造する為の1技術に関
し第6b図乃至第6g図を参考に説明する。第6b図に
示した如く、<111>の結晶方位を有し約5乃至20
Ω・r、mの範囲内の導電度を有するP型シリコン基板
11を使用する。
的にバイポーラトランジスタを製造する為の1技術に関
し第6b図乃至第6g図を参考に説明する。第6b図に
示した如く、<111>の結晶方位を有し約5乃至20
Ω・r、mの範囲内の導電度を有するP型シリコン基板
11を使用する。
基板11の表面上に、゛例えば、約1,100℃の温度
で約60分間湿潤酸素中におい−C酸化させることによ
り約1.3μmの厚さに酸化層12を形成する。
で約60分間湿潤酸素中におい−C酸化させることによ
り約1.3μmの厚さに酸化層12を形成する。
酸化層12を、例えば、公知のホトリソグラフィ技術及
びエツチング技術を使用してパターン形成し、N十埋込
コレクタ領域13a及び13bを形成する為の開口を画
定する。酸化層12内のこれらの開口は、例えば、MW
弗化水素酸でエツチングすることによって形成する。次
いで、例えば、最初に砒素又はアンチモニのドーパント
を例えば約1,270℃の温度で約60分間三酸化アン
チモン(Sb20a)源等から付着させて約25Ω/口
のシート抵抗を与えることによってN十埋込コレクタ領
域13a、131+を形成する。アンチモニドーパント
を使用する場合には、次いで、例えば、酸化層14を形
成する際に基板11内にドーパントを拡散させる。酸化
層14の形成及びアンチモニドーパントの拡散は、例え
ば、基板11を約1.270℃の温度で約360分間基
板11を乾燥酸素へ露呈させ、酸化膜14を約4,00
0人の厚さへ形成させることによって行なう。酸化膜1
2の厚さはこのステップの間に幾分増加するが、このこ
とは余り重要ではない。埋込コレクタ領域13a【よ後
に形成されるべきツェナーダイオード1aのアノードと
して掘能し、且つ埋込コレクタ領域13bは後に形成さ
れるべきNPNt−ランジスタ1bのコレクタとして機
能する。
びエツチング技術を使用してパターン形成し、N十埋込
コレクタ領域13a及び13bを形成する為の開口を画
定する。酸化層12内のこれらの開口は、例えば、MW
弗化水素酸でエツチングすることによって形成する。次
いで、例えば、最初に砒素又はアンチモニのドーパント
を例えば約1,270℃の温度で約60分間三酸化アン
チモン(Sb20a)源等から付着させて約25Ω/口
のシート抵抗を与えることによってN十埋込コレクタ領
域13a、131+を形成する。アンチモニドーパント
を使用する場合には、次いで、例えば、酸化層14を形
成する際に基板11内にドーパントを拡散させる。酸化
層14の形成及びアンチモニドーパントの拡散は、例え
ば、基板11を約1.270℃の温度で約360分間基
板11を乾燥酸素へ露呈させ、酸化膜14を約4,00
0人の厚さへ形成させることによって行なう。酸化膜1
2の厚さはこのステップの間に幾分増加するが、このこ
とは余り重要ではない。埋込コレクタ領域13a【よ後
に形成されるべきツェナーダイオード1aのアノードと
して掘能し、且つ埋込コレクタ領域13bは後に形成さ
れるべきNPNt−ランジスタ1bのコレクタとして機
能する。
次いで、例えば、弗化水素酸でエツチングすることによ
って酸化層12及び14を除去する。次いで、第6C図
に示した如く、P−基板11上にN型エピタキシャルシ
リコ2層15を形成する。
って酸化層12及び14を除去する。次いで、第6C図
に示した如く、P−基板11上にN型エピタキシャルシ
リコ2層15を形成する。
このエピタキシャルシリコン層15は、例え&よ、約1
,150℃の湿度で十分な時間SiCρ4を使用するこ
とによって約18μmの厚さに形成し、■ビタキシャル
シリコン層15を所望の厚さとさせている。エピタキシ
ャルシリコンIJ15Iま約1×1Q +4乃至5xl
O”原子数/ cm’の範囲内のドーパント濃度を有し
ており、且つ約1乃至5Ω・cmの範囲内の導電度を有
している。基板11とエピタキシャルシリコン層15と
を一体として以後゛°ウニ八へ°と呼称する。
,150℃の湿度で十分な時間SiCρ4を使用するこ
とによって約18μmの厚さに形成し、■ビタキシャル
シリコン層15を所望の厚さとさせている。エピタキシ
ャルシリコンIJ15Iま約1×1Q +4乃至5xl
O”原子数/ cm’の範囲内のドーパント濃度を有し
ており、且つ約1乃至5Ω・cmの範囲内の導電度を有
している。基板11とエピタキシャルシリコン層15と
を一体として以後゛°ウニ八へ°と呼称する。
16c図に関し説明すると、次いで、エピタキシャルシ
リコン層15の表面上に酸化層16を形成する。酸化層
16は、例えば、約i、ioo℃の温度で約60分間湿
潤酸素中において酸化さゼることによって約13,00
0人の厚さへ形成させる。次し1で、酸化層16を、例
えば、公知のホトリソグラフィ技術及びエツチング技術
を使用してパターン形成し、P+アイソレーション領域
17の位置を画定する。酸化層16の露出部分を、例え
ば、緩衝弗化水素酸でエツチングし、その際にP+アイ
ソレーション領域17を形成すべきエピタキシャルシリ
コン層15の領域を露出させる。第6C図に示した如く
、次いで、例えば、エピタキシャルシリコン層15の露
出領域内にボロンドーノくントを導入させることによっ
てP+アイソレーション領域17を形成し、例えば、約
i、ioo℃の温度で約30分間B203源を使用する
ことによって約6Ω/′口のシート抵抗を与える。この
様にボロンを領域17内へ導入させた後に、ウェハを再
びマスフしてツェナータイオードを形成すべき領域17
の部分の周りに付;ノロ的な領域22を開口させる。
リコン層15の表面上に酸化層16を形成する。酸化層
16は、例えば、約i、ioo℃の温度で約60分間湿
潤酸素中において酸化さゼることによって約13,00
0人の厚さへ形成させる。次し1で、酸化層16を、例
えば、公知のホトリソグラフィ技術及びエツチング技術
を使用してパターン形成し、P+アイソレーション領域
17の位置を画定する。酸化層16の露出部分を、例え
ば、緩衝弗化水素酸でエツチングし、その際にP+アイ
ソレーション領域17を形成すべきエピタキシャルシリ
コン層15の領域を露出させる。第6C図に示した如く
、次いで、例えば、エピタキシャルシリコン層15の露
出領域内にボロンドーノくントを導入させることによっ
てP+アイソレーション領域17を形成し、例えば、約
i、ioo℃の温度で約30分間B203源を使用する
ことによって約6Ω/′口のシート抵抗を与える。この
様にボロンを領域17内へ導入させた後に、ウェハを再
びマスフしてツェナータイオードを形成すべき領域17
の部分の周りに付;ノロ的な領域22を開口させる。
次いで、例えば、約965°Cの温度で約20分間DN
8Taを使用してウェハに対して一層高いシート抵抗
の第2のボロン付着4行ない、約50Ω/口のシート抵
抗を与える。酸化1i!16の開口を介して後に形成す
1シるべさP+アイソレーション領域17及び後に形成
されるべき領域22内へ導入されているボロンドーパン
トを、次いで、例えば、酸化層18の形成の際に拡散さ
せる。ウェハを約1.200℃の温度で約4詩聞乾爆引
1\露呈させることによって酸化層18を形成すると共
に、ボロンドーパントを拡散させ、その結果酸化層18
を約6,000人の厚さに形成すると共に、P+トド−
ン1〜を拡散さゼることによってP+アイソレーション
領Ig17及び領域22を形成する。この状態を第6C
図に示しである。酸化膜18を形成する際に、酸化1俗
16の厚さが多少増加するが、この点は特に問題ではな
い。
8Taを使用してウェハに対して一層高いシート抵抗
の第2のボロン付着4行ない、約50Ω/口のシート抵
抗を与える。酸化1i!16の開口を介して後に形成す
1シるべさP+アイソレーション領域17及び後に形成
されるべき領域22内へ導入されているボロンドーパン
トを、次いで、例えば、酸化層18の形成の際に拡散さ
せる。ウェハを約1.200℃の温度で約4詩聞乾爆引
1\露呈させることによって酸化層18を形成すると共
に、ボロンドーパントを拡散させ、その結果酸化層18
を約6,000人の厚さに形成すると共に、P+トド−
ン1〜を拡散さゼることによってP+アイソレーション
領Ig17及び領域22を形成する。この状態を第6C
図に示しである。酸化膜18を形成する際に、酸化1俗
16の厚さが多少増加するが、この点は特に問題ではな
い。
第6d図に示した如く、N+フンタクト19bを形成し
N十埋込コレクタ領、域13bへの電気的接続部を提供
する。N+シコンクト領域19bを形成する為には、例
えば、公知のホトリソグラフィ技術を使用して、N+シ
コンクト領域19bの位置を決定する為に酸化層16を
パターニングする。次いで、酸化層16の露出部分を、
例えば、緩衝弗化水素酸でエツチングし、その際に後に
形成されるべきN+シコンクト領域19bの位置に於い
てエピタキシャルシリコン層15の表面を露出させる。
N十埋込コレクタ領、域13bへの電気的接続部を提供
する。N+シコンクト領域19bを形成する為には、例
えば、公知のホトリソグラフィ技術を使用して、N+シ
コンクト領域19bの位置を決定する為に酸化層16を
パターニングする。次いで、酸化層16の露出部分を、
例えば、緩衝弗化水素酸でエツチングし、その際に後に
形成されるべきN+シコンクト領域19bの位置に於い
てエピタキシャルシリコン層15の表面を露出させる。
次いで、エピタキシャル層15の露出領域内にN型ドー
パントを付着さゼる。この付着は、例えば、約2.2の
V/I特性を与える為に燐ドーパントを導入することに
よって行なわれ、例えば約i、ioo℃の温度で約1時
間POCρ3を使用することによって行なう。次いで、
例えば、約1.200℃の温度で約180分間ウェハを
乾燥酸素l\露呈させることによってN型ドーパントを
拡散させ、その際にN+トド−ントを拡散させてN十埋
込コレクタ領M’13bと接触するN+コンタクト19
1)を形成する。この拡散の過程中、酸化層20が約3
,000人の厚さに形成される。酸化層20を形成する
際に、酸化1゛16及び18も多少厚さが増加づ−るが
、このことは特に問題ではない。重要なことであるが、
N+シコンクト領域19bを形成する必要がある場合は
、本発明に基づいて形成されるツェナーダイオードと同
時に形成されるトランジスタ又はその他のダイオードの
飽和抵抗、を減少することが望まれる場合のみである。
パントを付着さゼる。この付着は、例えば、約2.2の
V/I特性を与える為に燐ドーパントを導入することに
よって行なわれ、例えば約i、ioo℃の温度で約1時
間POCρ3を使用することによって行なう。次いで、
例えば、約1.200℃の温度で約180分間ウェハを
乾燥酸素l\露呈させることによってN型ドーパントを
拡散させ、その際にN+トド−ントを拡散させてN十埋
込コレクタ領M’13bと接触するN+コンタクト19
1)を形成する。この拡散の過程中、酸化層20が約3
,000人の厚さに形成される。酸化層20を形成する
際に、酸化1゛16及び18も多少厚さが増加づ−るが
、このことは特に問題ではない。重要なことであるが、
N+シコンクト領域19bを形成する必要がある場合は
、本発明に基づいて形成されるツェナーダイオードと同
時に形成されるトランジスタ又はその他のダイオードの
飽和抵抗、を減少することが望まれる場合のみである。
次いで、第6e図に示した如く、酸化層16及び18を
パターン形成して前に形成した領域22とオーバーラツ
プするP型ツェナーダイオード領域23aとP型トラン
ジスタベース23bを夫々形成する為の開口21a及び
21bを形成する。
パターン形成して前に形成した領域22とオーバーラツ
プするP型ツェナーダイオード領域23aとP型トラン
ジスタベース23bを夫々形成する為の開口21a及び
21bを形成する。
この工程に於いて、例えば、公知のホトリソグラフィ技
術を使用して酸化層16及び18をパターン形成し、酸
化層16の露出部分を、例えば、緩衝弗化水素酸でエツ
チングすることによって除去する。次いで、例えば、ウ
ェハの表面を約900乃至i、ooo℃の温度で約35
分間BN源へ露呈することによってエピタキシャルシリ
コン層15の露出部分内へP型ドーパントを導入し、エ
ピタキシャル層15の露出部分内へドーパン1〜を導入
することによって約40乃至60Ω/口の範囲内のシー
ト抵抗を与える。次いで、例えば、ウェハを約1.15
0℃の温度で約90分間ウェハを湿潤酸素へ露呈するこ
とによってこれらのP型ドーパントを拡散させ、P型頭
域23a及び23bの上方に酸化層56(第6f図)を
約5,0OOAの厚さに形成する。この工程中酸化領域
16,18及び20の厚さが多少増加するが、この様な
多少のIさの増加は特に問題ではない。
術を使用して酸化層16及び18をパターン形成し、酸
化層16の露出部分を、例えば、緩衝弗化水素酸でエツ
チングすることによって除去する。次いで、例えば、ウ
ェハの表面を約900乃至i、ooo℃の温度で約35
分間BN源へ露呈することによってエピタキシャルシリ
コン層15の露出部分内へP型ドーパントを導入し、エ
ピタキシャル層15の露出部分内へドーパン1〜を導入
することによって約40乃至60Ω/口の範囲内のシー
ト抵抗を与える。次いで、例えば、ウェハを約1.15
0℃の温度で約90分間ウェハを湿潤酸素へ露呈するこ
とによってこれらのP型ドーパントを拡散させ、P型頭
域23a及び23bの上方に酸化層56(第6f図)を
約5,0OOAの厚さに形成する。この工程中酸化領域
16,18及び20の厚さが多少増加するが、この様な
多少のIさの増加は特に問題ではない。
次いで、第6f図に示した如く、例えば、公知のホトリ
ソグラフィ技術を使用してN十領域25a 、25b
、25c及び25dの位置を決定する。
ソグラフィ技術を使用してN十領域25a 、25b
、25c及び25dの位置を決定する。
次いで、例えば、緩衝弗化水素酸でエツチングする事に
よって酸化層56の露出部分を除去し、N+領域25a
乃至25dを形成すべきエピタキシャルシリコン層15
の部分を露出させる。次いで、約4乃至6Ω/口の範囲
内のV/I特性を与える為に、例えば、約1,020℃
の温度でPOCβ3源を使用することによってエピタキ
シャルシリコン層15の露出部分内へ燐ドーパントを導
入させる串によってN十領域25a乃至25dを形成す
る。
よって酸化層56の露出部分を除去し、N+領域25a
乃至25dを形成すべきエピタキシャルシリコン層15
の部分を露出させる。次いで、約4乃至6Ω/口の範囲
内のV/I特性を与える為に、例えば、約1,020℃
の温度でPOCβ3源を使用することによってエピタキ
シャルシリコン層15の露出部分内へ燐ドーパントを導
入させる串によってN十領域25a乃至25dを形成す
る。
次いで、例えば、約1,070℃の温度で約30分間ウ
ェハを湿fly素へ露呈する事によってこれらの燐ドー
パントを拡散させてN十領域25a乃至25dを形成し
、その際に酸化層57を約2,200人の厚さに形成す
る。この場合に、酸化層16,18.20及び56の厚
さも多少増加するが、この様な厚さの増加は特に問題で
はない。領域25aはツェナーダイオード1aのカソー
ドとして機能し、且つ領域17の拡散された端部とオー
バーラツプせねばならない。領域25bはNPNトラン
ジスタ1bのエミッタとして機能する。領域25Cはコ
レクタ領域13aへのコンタクトとして煎能し、且つ領
域25dはコレクタ領域13bへのコンタクトとして機
能する。
ェハを湿fly素へ露呈する事によってこれらの燐ドー
パントを拡散させてN十領域25a乃至25dを形成し
、その際に酸化層57を約2,200人の厚さに形成す
る。この場合に、酸化層16,18.20及び56の厚
さも多少増加するが、この様な厚さの増加は特に問題で
はない。領域25aはツェナーダイオード1aのカソー
ドとして機能し、且つ領域17の拡散された端部とオー
バーラツプせねばならない。領域25bはNPNトラン
ジスタ1bのエミッタとして機能する。領域25Cはコ
レクタ領域13aへのコンタクトとして煎能し、且つ領
域25dはコレクタ領域13bへのコンタクトとして機
能する。
次いで、第6g図に示した如く、所望により、電気的相
互接続30−1乃至30−4を形成する。
互接続30−1乃至30−4を形成する。
これらの電気的相互接続は、最初に、酸化層16゜18
.20.56及び57をパターニングしてエピタキシャ
ルシリコン層15内に形成されており相互接続30−1
乃至30−4へ接続されるべき領域を露出させることに
よって形成される。この酸化層16,18.20.56
及び57の画定は、例えば、公知のホトリソグラフィ技
術を使用し酸化層の露出部分を緩衝弗化水素酸でエツチ
ングすることによって行なう。エピタキシャルシリコン
層15内に形成されている選択領域を酸化層の適宜の部
分を除去することによって露出させ、例えばアルミニウ
ム、アルミニウム合金又はドープしたポリシリコン等の
様な電気的に導電性の物質からなる層を公知の方法でウ
ェハの表面上に形成し、且つ公知のホトリソグラフィエ
ツチング技術を使用してパターニングし、複数個の電気
的相互接続30−1乃至30−4を形成する。この様に
して完成した構造を第6g図に示しである。
.20.56及び57をパターニングしてエピタキシャ
ルシリコン層15内に形成されており相互接続30−1
乃至30−4へ接続されるべき領域を露出させることに
よって形成される。この酸化層16,18.20.56
及び57の画定は、例えば、公知のホトリソグラフィ技
術を使用し酸化層の露出部分を緩衝弗化水素酸でエツチ
ングすることによって行なう。エピタキシャルシリコン
層15内に形成されている選択領域を酸化層の適宜の部
分を除去することによって露出させ、例えばアルミニウ
ム、アルミニウム合金又はドープしたポリシリコン等の
様な電気的に導電性の物質からなる層を公知の方法でウ
ェハの表面上に形成し、且つ公知のホトリソグラフィエ
ツチング技術を使用してパターニングし、複数個の電気
的相互接続30−1乃至30−4を形成する。この様に
して完成した構造を第6g図に示しである。
本発明の別の実施例の断面を第7図に示しである。シリ
コン基板11上にN型エピタキシャルシリコ2層50が
形成されている。N型エピタキシャル領域50内にP型
領域51が形成されており、それは本発明の実施例に基
づいて構成されるツェナーダイオードのアノードを形成
する。P型領域51内にN十領域52が形成されており
、それはツェナーダイオードのカソードを形成する。図
示した如く、N型領域54がP型領域51内に形成され
ている。基板の表面は絶縁層53によって被覆されてお
り、絶縁層53を介して開口が形成されると共に、電気
的コンタクト55及び56が形成されており、P型頭I
t<51及びN十領域52の夫々へ電気的相互接続を与
えている。第7図の構成の1部を拡大して第8図に示し
ており、対応する要素には対応する番号を使用して示し
である。
コン基板11上にN型エピタキシャルシリコ2層50が
形成されている。N型エピタキシャル領域50内にP型
領域51が形成されており、それは本発明の実施例に基
づいて構成されるツェナーダイオードのアノードを形成
する。P型領域51内にN十領域52が形成されており
、それはツェナーダイオードのカソードを形成する。図
示した如く、N型領域54がP型領域51内に形成され
ている。基板の表面は絶縁層53によって被覆されてお
り、絶縁層53を介して開口が形成されると共に、電気
的コンタクト55及び56が形成されており、P型頭I
t<51及びN十領域52の夫々へ電気的相互接続を与
えている。第7図の構成の1部を拡大して第8図に示し
ており、対応する要素には対応する番号を使用して示し
である。
第8図の構造の領域Aのツェナーブレークダウン電圧は
N型領域54とP型領域51との間の接合の平面接合ブ
レークダウン電圧である。領域AのPN接合は対称的な
ステップ接合として考えることが可能である。何故なら
ば、接合の両側に於けるドーパント濃度は実質的に同じ
だからである(但し、導電型は反対極性である)。アバ
ランシェ電界(即ち、PN接合を横切ってアバランシェ
を起こさせるのに必要な電界)は約2,5X I QS
V/cmである。領域Aのツェナーブレークダウン電圧
は次式によって定6される。
N型領域54とP型領域51との間の接合の平面接合ブ
レークダウン電圧である。領域AのPN接合は対称的な
ステップ接合として考えることが可能である。何故なら
ば、接合の両側に於けるドーパント濃度は実質的に同じ
だからである(但し、導電型は反対極性である)。アバ
ランシェ電界(即ち、PN接合を横切ってアバランシェ
を起こさせるのに必要な電界)は約2,5X I QS
V/cmである。領域Aのツェナーブレークダウン電圧
は次式によって定6される。
V = E 2E、/(QN)
a 81
− 9.77ボル1〜
尚、N :ドナー原子の濃度又はアクセプタ原子=4X
10i8原子数/ cm3 Esi’シリコンの誘電率= 10−12F/cn+E
a ニブレークダウンに於ける臨界電界q :電子の
電荷の大きさ=1.6x i o−+qCoulomb V :領MAのツェナーブレークダウン電圧。
10i8原子数/ cm3 Esi’シリコンの誘電率= 10−12F/cn+E
a ニブレークダウンに於ける臨界電界q :電子の
電荷の大きさ=1.6x i o−+qCoulomb V :領MAのツェナーブレークダウン電圧。
第8図の領域BのPN接合のツェナーブレークダウン電
圧は領域BのPN接合の曲率半径に依存する。PN接合
の曲率半径がツェナーブレークダウン電圧に著しい影響
を与える為には、接合の曲率半径はアバランシェ動作中
の空乏層の幅よりも小さなものでなければならない。空
乏層の幅Wdは次式の如く定iされる。
圧は領域BのPN接合の曲率半径に依存する。PN接合
の曲率半径がツェナーブレークダウン電圧に著しい影響
を与える為には、接合の曲率半径はアバランシェ動作中
の空乏層の幅よりも小さなものでなければならない。空
乏層の幅Wdは次式の如く定iされる。
尚、NAニアクセブタ原子a度
ND:ドナー原子濃度。
従って、領域BのPN接合がデバイスの表面99から約
0.2μm超えた位置に位置している場合には、領域B
のPN接合の曲率半径は領域BのPN接合のツェナーブ
レークダウン電圧を領域AのPN接合のツェナーブレー
クダウン電圧以下に著しく減少させることはない。この
ことはぐ領域B内に形成される表面ツェナーダイオード
の効果を除去する点で望ましいことである。
0.2μm超えた位置に位置している場合には、領域B
のPN接合の曲率半径は領域BのPN接合のツェナーブ
レークダウン電圧を領域AのPN接合のツェナーブレー
クダウン電圧以下に著しく減少させることはない。この
ことはぐ領域B内に形成される表面ツェナーダイオード
の効果を除去する点で望ましいことである。
領ti、t cのPN接合のツェナーブレークダウン電
圧は、従来のPNダイオードのエミッターベース接合の
埋設ツェナーブレークダウン電圧であるに過ぎない。領
域CのPN接合に対しては、ツェナーブレークダウン電
圧は、通常、約6ボルト程度である。
圧は、従来のPNダイオードのエミッターベース接合の
埋設ツェナーブレークダウン電圧であるに過ぎない。領
域CのPN接合に対しては、ツェナーブレークダウン電
圧は、通常、約6ボルト程度である。
領域54のドーパント濃度は領域52のドーパント濃度
よりも著しく低いので、領域BのPN接合のツェナーブ
レークダウン電圧は領域C及びDのそれよりも著しく高
くなっている。領域り内の領域51のドーパント濃度は
領域り内のPN接合の湾曲によって発生されるドーパン
トの再分布効果に起因し領1g、C内の領域51のドー
パント濃度よりも低いので、領域りは領域Cよりも一層
高いツェナーブレークダウン電圧を有している。従って
、領域りに最も近い領域Cの部分は両方の領域51及び
52の最高のドーパント濃度を有しており、従って領域
りに最も近い領域Cの部分は領域A、B、C及びDの最
低のツェナーブレークダウン電圧を有している。
よりも著しく低いので、領域BのPN接合のツェナーブ
レークダウン電圧は領域C及びDのそれよりも著しく高
くなっている。領域り内の領域51のドーパント濃度は
領域り内のPN接合の湾曲によって発生されるドーパン
トの再分布効果に起因し領1g、C内の領域51のドー
パント濃度よりも低いので、領域りは領域Cよりも一層
高いツェナーブレークダウン電圧を有している。従って
、領域りに最も近い領域Cの部分は両方の領域51及び
52の最高のドーパント濃度を有しており、従って領域
りに最も近い領域Cの部分は領域A、B、C及びDの最
低のツェナーブレークダウン電圧を有している。
領域A、B、C及びDのPN接合は一体となっては能し
、デバイス全体としてのツェナーブレークダウン電圧は
領域りに最も近いCの部分によって支配される。何故な
らば、その他の全ての領域は領域Cのこの部分よりも一
層高いブレークダウン電圧を有するからである。
、デバイス全体としてのツェナーブレークダウン電圧は
領域りに最も近いCの部分によって支配される。何故な
らば、その他の全ての領域は領域Cのこの部分よりも一
層高いブレークダウン電圧を有するからである。
従って、本発明のこの実施例に基づくツェナーダイオー
ドを製造するのに必要なドーパント条件は以下の如くで
ある。第1に、領域54内にP型不純物よりも大きなN
型不耗物濃度を与え領域54を軽度にドープしたN型領
域とさせる為に、N型領域54のドーパント濃度は表面
99に於けるP型領域51のドーパント濃度よりも少な
くとも多少大きなものでなければならない。第2に、領
域A及びB内の領域54のP型ドーパント濃度と実質的
に等しいN型ドーパント濃度の領域54を設け、領域A
及びBを領域C及びDのツェナーブレークダウン電圧よ
りも一層高いツェナーブレークダウン電圧を有する対称
的な接合として薇能させる為に、表面99に於いてN型
領域54のドーパント濃度はN十領域52のドーパント
濃度よりも低いものでなければならない(少なくとも1
0倍低いものであり且つ好適には100倍低いものであ
る)。P型領域51の直列抵抗を最小とする為には、N
型領域54の厚さT1を、好適には、P型領域51の厚
さT2よりも著しく小さなものとする。好適には、領域
54の厚さを、島々、領域51の厚さの10%とする。
ドを製造するのに必要なドーパント条件は以下の如くで
ある。第1に、領域54内にP型不純物よりも大きなN
型不耗物濃度を与え領域54を軽度にドープしたN型領
域とさせる為に、N型領域54のドーパント濃度は表面
99に於けるP型領域51のドーパント濃度よりも少な
くとも多少大きなものでなければならない。第2に、領
域A及びB内の領域54のP型ドーパント濃度と実質的
に等しいN型ドーパント濃度の領域54を設け、領域A
及びBを領域C及びDのツェナーブレークダウン電圧よ
りも一層高いツェナーブレークダウン電圧を有する対称
的な接合として薇能させる為に、表面99に於いてN型
領域54のドーパント濃度はN十領域52のドーパント
濃度よりも低いものでなければならない(少なくとも1
0倍低いものであり且つ好適には100倍低いものであ
る)。P型領域51の直列抵抗を最小とする為には、N
型領域54の厚さT1を、好適には、P型領域51の厚
さT2よりも著しく小さなものとする。好適には、領域
54の厚さを、島々、領域51の厚さの10%とする。
最後に、N型領域54の厚さT1は、ツェナーブレーク
ダウン中の空乏領域(不図示)の幅より著しく大きなも
のでなければならない(好適には、10倍以上大きなも
のである)。ツェナーブーレークダウン中の空乏領域の
幅は約0.01μmであり、電界の゛クラウディング効
果により領域Aの実質的に直線な接合部に沿ったものよ
りも湾曲した接合部(例えば、領域B及びD)に於いて
空乏領域の幅は一層大きくなっている。
ダウン中の空乏領域(不図示)の幅より著しく大きなも
のでなければならない(好適には、10倍以上大きなも
のである)。ツェナーブーレークダウン中の空乏領域の
幅は約0.01μmであり、電界の゛クラウディング効
果により領域Aの実質的に直線な接合部に沿ったものよ
りも湾曲した接合部(例えば、領域B及びD)に於いて
空乏領域の幅は一層大きくなっている。
領域54の厚さがツェナーブレークダウン中の空乏領域
の幅よりも大きいので、領域B内のPN接合の湾曲は領
MBのツェナーブレークダウン電圧に殆ど影響を与える
ことがなく、従って領域Bのツェナーブレークダウン電
圧が領域りのツェナーブレークダウン電圧よりも大きな
値に維持され、従って領1B内に於いてツェナーブレー
クダウンが発生することが防止される。
の幅よりも大きいので、領域B内のPN接合の湾曲は領
MBのツェナーブレークダウン電圧に殆ど影響を与える
ことがなく、従って領域Bのツェナーブレークダウン電
圧が領域りのツェナーブレークダウン電圧よりも大きな
値に維持され、従って領1B内に於いてツェナーブレー
クダウンが発生することが防止される。
特に必要なことではないが、望ましいこととして、N型
領域54とP壁領域51との間のドーパント濃度勾配が
P壁領域51とN十領域52との間のドーパント濃度勾
配よりも小さなものであることが望ましい−(少なくと
も10倍小さく又好適には10000倍小ものである)
。そうすることにより、領域A及びBのツェナーブレー
クダウン電圧を領vUDのツェナーブレークダウン電圧
よりも大きな値に確保することが可能となる。
領域54とP壁領域51との間のドーパント濃度勾配が
P壁領域51とN十領域52との間のドーパント濃度勾
配よりも小さなものであることが望ましい−(少なくと
も10倍小さく又好適には10000倍小ものである)
。そうすることにより、領域A及びBのツェナーブレー
クダウン電圧を領vUDのツェナーブレークダウン電圧
よりも大きな値に確保することが可能となる。
本発明の実施例に基づいて構成されたツェナーダイオー
ドのツェナーノイズは前述したKwanli造のツェナ
ーノイズと類似したものであって、ツェナーブレークダ
ウンが発生する小さな面積に起因するものである(即ち
、領域りに最も近接した領域Cの小さな部分)。更に、
)(wanの領域81(第5図)と比較して領域51(
第8図)の抵抗は一層低いものであるから、直列抵抗に
よるツェナーノイズへの寄与はKwan構造のものより
も一層低いものである。
ドのツェナーノイズは前述したKwanli造のツェナ
ーノイズと類似したものであって、ツェナーブレークダ
ウンが発生する小さな面積に起因するものである(即ち
、領域りに最も近接した領域Cの小さな部分)。更に、
)(wanの領域81(第5図)と比較して領域51(
第8図)の抵抗は一層低いものであるから、直列抵抗に
よるツェナーノイズへの寄与はKwan構造のものより
も一層低いものである。
本発明に基づいて構成される埋設ツェナーダイオードを
Ia造すると共に同時的にバイポーラトランジスタを製
造する1技術に関し第9a図乃至第9q図を参照して説
明する。第9a図に示した如く、約5乃至20Ω・cm
の範囲内の導電度を有すると共に<111>の結晶方位
を有するP型シリコン基板11を使用する。基板11の
表面上に酸化層12を、例えば、約1,100℃の温度
で約60分間湿潤酸素中において酸化させることによっ
て約1.3μmの厚さに形成する。次いで、例えば、公
知のホトリソグラフィ技術及びエツチング技術を使用し
て酸化1ij12をパターン形成し、N十埋込コレクタ
領域13a及び13bを形成する為の開口を画定する。
Ia造すると共に同時的にバイポーラトランジスタを製
造する1技術に関し第9a図乃至第9q図を参照して説
明する。第9a図に示した如く、約5乃至20Ω・cm
の範囲内の導電度を有すると共に<111>の結晶方位
を有するP型シリコン基板11を使用する。基板11の
表面上に酸化層12を、例えば、約1,100℃の温度
で約60分間湿潤酸素中において酸化させることによっ
て約1.3μmの厚さに形成する。次いで、例えば、公
知のホトリソグラフィ技術及びエツチング技術を使用し
て酸化1ij12をパターン形成し、N十埋込コレクタ
領域13a及び13bを形成する為の開口を画定する。
酸化層12内のこれらの開口は、例えば、緩衝弗化水素
酸でエツチングすることによって形成する。次いで、例
えば、約2507/口のシート抵抗を与える為に、例え
ば約1,270℃の温度で約60分間三酸化アンチモン
(SbzOa)源等から砒素又はアンチモニのドーパン
トを付着させることによってN十埋込コレクタ領b11
3 a及び13bを形成する。アンチモニドーバントを
使用づ゛る場合には、次いで、例えば、酸化層14を形
成する過捏中にドーパン]・を基板11内に拡散させる
。酸化層14とアンチモニドーパン1−の拡散とは、例
えば、約1,270℃の湿度で約3etO分間塁板11
を乾燥酸素へ露呈することによって行なわれ、従って約
4,000人の厚さに酸化層14を形成する。この工程
中酸化膜12の厚さが幾分増加されるが、このことは特
に重要なことではない。
酸でエツチングすることによって形成する。次いで、例
えば、約2507/口のシート抵抗を与える為に、例え
ば約1,270℃の温度で約60分間三酸化アンチモン
(SbzOa)源等から砒素又はアンチモニのドーパン
トを付着させることによってN十埋込コレクタ領b11
3 a及び13bを形成する。アンチモニドーバントを
使用づ゛る場合には、次いで、例えば、酸化層14を形
成する過捏中にドーパン]・を基板11内に拡散させる
。酸化層14とアンチモニドーパン1−の拡散とは、例
えば、約1,270℃の湿度で約3etO分間塁板11
を乾燥酸素へ露呈することによって行なわれ、従って約
4,000人の厚さに酸化層14を形成する。この工程
中酸化膜12の厚さが幾分増加されるが、このことは特
に重要なことではない。
埋込コレクタ領域13aは後に形成されるべきツェナー
ダイオード1aのアノードとして改能し、一方埋込コレ
クタ領域13bは後に形成されるべきNPNt−ランジ
スタ1bのコレクタとして機能する。
ダイオード1aのアノードとして改能し、一方埋込コレ
クタ領域13bは後に形成されるべきNPNt−ランジ
スタ1bのコレクタとして機能する。
次いぐ、例えば、弗化水素酸でエツチングすることによ
り、酸化層12及び14を除去する。次いで、第9b図
に示した如く、基板11上にN型エピタキシャルシリコ
2層15を形成する。このエピタキシャルシリコン層1
5は、例えば、約1.150℃の温度でエピタキシャル
シリコン層15の所望の厚さが得られるのに十分な時間
に亘ってSiCβ4を使用することによって約18μm
の厚さに形成する。エピタキシャルシリコン層15は、
約lX1014乃至5 X 1015原子数/Cll1
1の範囲内のドーパント湯度を有しており、且つ約1乃
至5Ω・cn+の範囲内の導電度を有している。以後、
基板11とエピタキシャルシリコン層15とを一体とし
て“′ウェハ″と呼称する。
り、酸化層12及び14を除去する。次いで、第9b図
に示した如く、基板11上にN型エピタキシャルシリコ
2層15を形成する。このエピタキシャルシリコン層1
5は、例えば、約1.150℃の温度でエピタキシャル
シリコン層15の所望の厚さが得られるのに十分な時間
に亘ってSiCβ4を使用することによって約18μm
の厚さに形成する。エピタキシャルシリコン層15は、
約lX1014乃至5 X 1015原子数/Cll1
1の範囲内のドーパント湯度を有しており、且つ約1乃
至5Ω・cn+の範囲内の導電度を有している。以後、
基板11とエピタキシャルシリコン層15とを一体とし
て“′ウェハ″と呼称する。
次いで、エピタキシャルシリコン層15の表面上に酸化
層16を形成する。酸化層16は例えば、約1,100
℃の温度で約120分間湿潤酸素中において酸化するこ
とにより約13,000人の厚さに形成する。次いで、
例えば、公知のホトリソグラフィ技術及びエツチング技
術を使用して酸化層16をバターニングし、P+アイソ
レーション領域17の位置を画定する。次いで、例えば
、緩衝弗化水素酸で酸化層16を部分的にエツチングし
、P+アイソレーション領域17を形成すべきエピタキ
シャルシリコン層15の領域を露出させる。次いで、例
えば、エピタキシャルシリコン層15の露出領域内にボ
ロンドーパントを導入することによってP+アイソレー
ション領域17を形成する。この場合に、例えば、約1
,100℃の温度で約30分間B203源を使用するこ
とにより約6Ω/口のシート抵抗を与える。後に形成さ
れるべきP+アイソレーション領域17内へ酸化層16
の開口を介して導入するボロンドーパントを、例えば、
酸化層18を形成する過程中に拡散させる。例えば、ウ
ェハを約1,200℃の温度で約4時間乾燥酸素へ露呈
させることにより酸化層18を形成すると共にP+アイ
ソレーションドーパントを拡散させ第9b図に示した如
り、酸化層18を約6,000人の厚さに形成すると共
にP+ドーパントを拡散してP+アイソレーション領域
17を形成する。酸化層18を形成する過程中、酸化層
16の厚さが多少増加するが、このことは特に重要では
ない。
層16を形成する。酸化層16は例えば、約1,100
℃の温度で約120分間湿潤酸素中において酸化するこ
とにより約13,000人の厚さに形成する。次いで、
例えば、公知のホトリソグラフィ技術及びエツチング技
術を使用して酸化層16をバターニングし、P+アイソ
レーション領域17の位置を画定する。次いで、例えば
、緩衝弗化水素酸で酸化層16を部分的にエツチングし
、P+アイソレーション領域17を形成すべきエピタキ
シャルシリコン層15の領域を露出させる。次いで、例
えば、エピタキシャルシリコン層15の露出領域内にボ
ロンドーパントを導入することによってP+アイソレー
ション領域17を形成する。この場合に、例えば、約1
,100℃の温度で約30分間B203源を使用するこ
とにより約6Ω/口のシート抵抗を与える。後に形成さ
れるべきP+アイソレーション領域17内へ酸化層16
の開口を介して導入するボロンドーパントを、例えば、
酸化層18を形成する過程中に拡散させる。例えば、ウ
ェハを約1,200℃の温度で約4時間乾燥酸素へ露呈
させることにより酸化層18を形成すると共にP+アイ
ソレーションドーパントを拡散させ第9b図に示した如
り、酸化層18を約6,000人の厚さに形成すると共
にP+ドーパントを拡散してP+アイソレーション領域
17を形成する。酸化層18を形成する過程中、酸化層
16の厚さが多少増加するが、このことは特に重要では
ない。
第9C図に示した如く、N+コンタクト19bが形成さ
れてN十埋込コレクタ領域13bへの電気的接続を与え
る。N+シコンクト領域19bを形成する為には、例え
ば、公知のホトリングラフィ技術を使用して酸化層16
をパターニングし、N+シコンクト領域19bの位置を
画定する。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化層16の露出部分を除去し、後に
N+コンクト領b1.19bを形成すべき位置に於いて
エピタキシャルシリコン層15の表面を露出させる。次
いで、エピタキシャルシリコン層15の表面領域内にN
型ドーパントを付着させる。この付着は、〜例えば、約
i、ioo℃の温度で約1時間POCρ3源を使用して
約2.2のV/I特性を与える為に燐ドーパントを導入
することによって行なう。次いで、例えば、約1,20
0℃の温度で約180分間ウェハを乾燥酸素に露呈する
ことによりN型ドーパントを拡散させ、このN+トド−
ントの拡散によりN十埋込コレクタ領域13bとコンタ
クトするN+コンタクト19bを形成する。この拡散過
程中、酸化層20は約3,000人の厚さに形成される
。この酸化層20の形成中、酸化層16及び18も多少
厚さが増加するが、このことは特に重要ではない。重要
なことは、本発明に基づいて形成されるツェナーダイオ
ードと共に同時的に形成されるトランジスタ又はその他
のダイオードの飽和抵抗を減少することが望まれる場合
にのみN十コンタクト領[19bを形成する必要がある
ということである。
れてN十埋込コレクタ領域13bへの電気的接続を与え
る。N+シコンクト領域19bを形成する為には、例え
ば、公知のホトリングラフィ技術を使用して酸化層16
をパターニングし、N+シコンクト領域19bの位置を
画定する。次いで、例えば、緩衝弗化水素酸でエツチン
グすることにより酸化層16の露出部分を除去し、後に
N+コンクト領b1.19bを形成すべき位置に於いて
エピタキシャルシリコン層15の表面を露出させる。次
いで、エピタキシャルシリコン層15の表面領域内にN
型ドーパントを付着させる。この付着は、〜例えば、約
i、ioo℃の温度で約1時間POCρ3源を使用して
約2.2のV/I特性を与える為に燐ドーパントを導入
することによって行なう。次いで、例えば、約1,20
0℃の温度で約180分間ウェハを乾燥酸素に露呈する
ことによりN型ドーパントを拡散させ、このN+トド−
ントの拡散によりN十埋込コレクタ領域13bとコンタ
クトするN+コンタクト19bを形成する。この拡散過
程中、酸化層20は約3,000人の厚さに形成される
。この酸化層20の形成中、酸化層16及び18も多少
厚さが増加するが、このことは特に重要ではない。重要
なことは、本発明に基づいて形成されるツェナーダイオ
ードと共に同時的に形成されるトランジスタ又はその他
のダイオードの飽和抵抗を減少することが望まれる場合
にのみN十コンタクト領[19bを形成する必要がある
ということである。
第9d図に示した如く、次いで、例えば、公知のホトリ
ソグラフィ技術によってツェナーダイオードを形成すべ
き位置21aを決定する。例えば、緩衝弗化水素酸でエ
ツチングすることにより、ツェナーダイオードを形成す
べき場所を表ね1′酸化層1−6の露出部分を除去する
。次いで、例えば、エピタキシャル層15の再露出され
た部分内に砒素をイオン注入することによりN型領域2
2を形成する。この砒素のイオン注入は、例えば、約1
50KeVのエネルギレベルで約2 x 10 ”乃至
10X10”11’を子数/Cll12の範囲内のドー
ズ量を使用することにより公知のイオン注入技術を行な
って実施する。このドーズm@調整して、形成すべきP
型領域23a (第9e図)のドーパント濃度に基づく
ツェナーダイオード特性をfil 3B化する。
ソグラフィ技術によってツェナーダイオードを形成すべ
き位置21aを決定する。例えば、緩衝弗化水素酸でエ
ツチングすることにより、ツェナーダイオードを形成す
べき場所を表ね1′酸化層1−6の露出部分を除去する
。次いで、例えば、エピタキシャル層15の再露出され
た部分内に砒素をイオン注入することによりN型領域2
2を形成する。この砒素のイオン注入は、例えば、約1
50KeVのエネルギレベルで約2 x 10 ”乃至
10X10”11’を子数/Cll12の範囲内のドー
ズ量を使用することにより公知のイオン注入技術を行な
って実施する。このドーズm@調整して、形成すべきP
型領域23a (第9e図)のドーパント濃度に基づく
ツェナーダイオード特性をfil 3B化する。
このイオン注入の過程中、酸化層16.18及び20は
マスクとして□能し、酸化層16が除去されている領b
A22以外の領域内に砒素がイオン注入されることを防
止する。
マスクとして□能し、酸化層16が除去されている領b
A22以外の領域内に砒素がイオン注入されることを防
止する。
第9e図に示した如く、次いで、酸化層16をパターニ
ングしてP型ツェナーダイオード領[23a及びP型ト
ランジスタベース23bを夫々形成する為の開口21a
及び21bを形成する。このステップに於いて、例えば
、公知のホトリソグラフィ技術を使用することによって
酸化層16をパターニングし、例えば、緩衝弗化水素酸
でエツチングすることによって酸化層16の露出部分を
除去する。次いで、例えば、ウェハの表面を約900乃
至i、ooo℃の温度で約35分間BN源へ露呈するこ
とによってエピタキシャル層15の露出部分内にP型ド
ーパントを付着させ、その際にドーパントをエピタキシ
ャル層15の露出部分内に導入して約40乃至60Ω/
口の範囲内のシート抵抗を与える。次いで、例えば、ウ
ェハを約1,150℃の温度で約90分間湿潤酸素へ露
呈することによってこれらのP型ドーパントを拡散させ
、その際にP型領域23a及び23bの上方に約s、o
o。
ングしてP型ツェナーダイオード領[23a及びP型ト
ランジスタベース23bを夫々形成する為の開口21a
及び21bを形成する。このステップに於いて、例えば
、公知のホトリソグラフィ技術を使用することによって
酸化層16をパターニングし、例えば、緩衝弗化水素酸
でエツチングすることによって酸化層16の露出部分を
除去する。次いで、例えば、ウェハの表面を約900乃
至i、ooo℃の温度で約35分間BN源へ露呈するこ
とによってエピタキシャル層15の露出部分内にP型ド
ーパントを付着させ、その際にドーパントをエピタキシ
ャル層15の露出部分内に導入して約40乃至60Ω/
口の範囲内のシート抵抗を与える。次いで、例えば、ウ
ェハを約1,150℃の温度で約90分間湿潤酸素へ露
呈することによってこれらのP型ドーパントを拡散させ
、その際にP型領域23a及び23bの上方に約s、o
o。
人の厚さの酸化層56を形成する(第9f図)。
このステップ中、酸化領域16.18及び20の厚さが
多少増加するが、この様な多少の厚さの増加は特に重要
ではない。
多少増加するが、この様な多少の厚さの増加は特に重要
ではない。
本ツェナーダイオードを形成するのと同時に形成される
その他のトランジスタ及びダイオードの動作特性に影響
を与えることなしに、上述した工程によって与えられる
ドーパント及び温度によって決められる値からツェナー
ブレークダウン電圧を修正することが望まれる場合には
、領域24aを形成すべき(即ち、領域23bではない
)エピタキシャルシリコン層15の部分のみを露出させ
るマスク工程を利用すると共に、拡散した後に領域24
aを形成する付加的なドーパント注入を使用する(第9
e図乃至第9g図)。P型ドーパント(例えばボロン)
でこの様な付加的なイオン注入を行なう場合には、ツェ
ナー電圧が減少され、一方、N型ドーパント(例えば燐
)を使用してイオン注入を行なう場合には、ツェナー電
圧が増加する。この様なツェナーブレークダウン電圧の
調整を行なうことにより、ツェナーダイオードの公称の
ツェナー電圧から約±30%の範囲で調整を行なうこと
が可能である。
その他のトランジスタ及びダイオードの動作特性に影響
を与えることなしに、上述した工程によって与えられる
ドーパント及び温度によって決められる値からツェナー
ブレークダウン電圧を修正することが望まれる場合には
、領域24aを形成すべき(即ち、領域23bではない
)エピタキシャルシリコン層15の部分のみを露出させ
るマスク工程を利用すると共に、拡散した後に領域24
aを形成する付加的なドーパント注入を使用する(第9
e図乃至第9g図)。P型ドーパント(例えばボロン)
でこの様な付加的なイオン注入を行なう場合には、ツェ
ナー電圧が減少され、一方、N型ドーパント(例えば燐
)を使用してイオン注入を行なう場合には、ツェナー電
圧が増加する。この様なツェナーブレークダウン電圧の
調整を行なうことにより、ツェナーダイオードの公称の
ツェナー電圧から約±30%の範囲で調整を行なうこと
が可能である。
次に、第9f図に関し説明すると、例えば、公知のホト
リソグラフィ技術を使用することによってN十領域25
a乃至25dの位置を決定する。
リソグラフィ技術を使用することによってN十領域25
a乃至25dの位置を決定する。
次いで、例えば、緩衝弗化水素酸でエツチングすること
により酸化JI56.16及び2oの露出部分を除去し
、その際にN十領域25a乃至25dを形成すべ゛きエ
ピタキシャルシリコン層15の部分を露出させる。次い
で、例えば、約1,020℃の温度でPOCl2を使用
することによって、エピタキシャルシリコン層15の露
出部分内に約4乃至6Ω/口の範囲内のV/I特性を与
える為に燐ドーパントを付着させることによってN十領
域25a乃至25dを形成する。次いで、例えば、約1
.070℃の温度で約30分間ウェハを湿潤酸素へ露呈
することによってこれらの燐ドーパントを拡散させてN
十領域25a乃至25dを形成し、その際に約2,20
0人の厚さの酸化層57を形成する。
により酸化JI56.16及び2oの露出部分を除去し
、その際にN十領域25a乃至25dを形成すべ゛きエ
ピタキシャルシリコン層15の部分を露出させる。次い
で、例えば、約1,020℃の温度でPOCl2を使用
することによって、エピタキシャルシリコン層15の露
出部分内に約4乃至6Ω/口の範囲内のV/I特性を与
える為に燐ドーパントを付着させることによってN十領
域25a乃至25dを形成する。次いで、例えば、約1
.070℃の温度で約30分間ウェハを湿潤酸素へ露呈
することによってこれらの燐ドーパントを拡散させてN
十領域25a乃至25dを形成し、その際に約2,20
0人の厚さの酸化層57を形成する。
この際に、酸化層16.18.20及び56の厚さも多
少増加するが、この様な多少の厚さの増加は特に重数で
はない。領域25aはツェナーダイオード1aのカソー
ドとして機能し、領域25bはNPNt−ランジスタ1
bのエミッタとして確能する。領域25cはコレクタ領
域13aへのコレクタコンタクトとして機能し、領M2
5dはコレクタ領113bへのコレクタコンタクトとし
て機能する。
少増加するが、この様な多少の厚さの増加は特に重数で
はない。領域25aはツェナーダイオード1aのカソー
ドとして機能し、領域25bはNPNt−ランジスタ1
bのエミッタとして確能する。領域25cはコレクタ領
域13aへのコレクタコンタクトとして機能し、領M2
5dはコレクタ領113bへのコレクタコンタクトとし
て機能する。
第9g図に示した如く、次いで、所望により、電気的相
互接続30−1乃至30−4を形成する。
互接続30−1乃至30−4を形成する。
これらの相互接続は、最初に、酸化層16.18゜56
及び57をパターニングして電気的相互接続30−1乃
至30−4へ接続すべきエピタキシャルシリコン層15
内に形成されている領域を露出さゼることによって形成
する。例えば、公知のホトリソグラフィ技術を使用し酸
化層を緩衝弗化水素酸でエツチングすることによって酸
化層16゜18.56及び57の形状を画定する。酸化
層の適宜の部分を除去することによってエピタキシャル
シリコン層15内に形成されている選択領域を露出させ
、アルミニウム、アルミニウム合金又はドープしたポリ
シリコンの様な導電性物質からな−る層をウェハの表面
上に形成し、且つ公知のホトリソグラフィ技術及びエツ
チング技術を使用してパターニングし、複数個の電気的
相互接続3〇−1乃至30−4を形成する。かくの如く
して完成されたvI造を第9g図に示しである。
及び57をパターニングして電気的相互接続30−1乃
至30−4へ接続すべきエピタキシャルシリコン層15
内に形成されている領域を露出さゼることによって形成
する。例えば、公知のホトリソグラフィ技術を使用し酸
化層を緩衝弗化水素酸でエツチングすることによって酸
化層16゜18.56及び57の形状を画定する。酸化
層の適宜の部分を除去することによってエピタキシャル
シリコン層15内に形成されている選択領域を露出させ
、アルミニウム、アルミニウム合金又はドープしたポリ
シリコンの様な導電性物質からな−る層をウェハの表面
上に形成し、且つ公知のホトリソグラフィ技術及びエツ
チング技術を使用してパターニングし、複数個の電気的
相互接続3〇−1乃至30−4を形成する。かくの如く
して完成されたvI造を第9g図に示しである。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
第1図は従来のツェナーダイオードを示した断面図、第
2図は従来の別のツェナーダイオードを示した断面図、
第3図は第2図に示した従来のツエナーダイオードの詳
細図、第4図は第3図の梅漬を示した概略図、第5図は
従来の更に別のツェナーダイオードを示した断面図、第
6a図は、it発明の1実施例に基づいて構成されたツ
ェナーダイオードを示した断面図、第61)図乃至第6
g図は第6a図のツェナーダイオードを製造するのに使
用される1製造工程を示した各断面図、第7図は本発明
の別の実施例に基づいて構成されたツェナーダイオード
の断面図、第8図は第7図のツェナーダイオードの1部
を更に詳廁に示した断面図、第9a図乃至第9g図は他
の半導体デバイスを形成するのと同時的に本発明のツェ
ナーダイオードの1実施例を形成するのに使用される1
製造工程を示した各断面図、である。 (符号の説明) 11: 基板 12: 酸化層 13a、13b : N十埋込コレクタ領域14二
酸化層 15: エピタキシャルシリコン層 16二 酸化層 17: P+アイソレーション領域 18二 〇化層 19b: N+コンタクト領域 20二 酸化層 23a: P型ツェナーダイオード領域23b:
P型トランジスタベース 25a乃至25d:N十領域 30−1乃至30−4 : 電気的相互接続特許出願
人 フェアチアイルド カメラアンド インストル
メント コーポレーション ・、°−−i 図面の汀に(内容に変更なし) FIG、9g 手続補正口 昭和59年 1月す日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 昭和58年 特 許 願 第 2
11127 号2、発明の名称 埋設ツェナーダ
イオード3、補正をする者 事件との関係 特許出願人 4、代理人 (外1名) 5、補正命令の日付 自 発 6、補正により増加する発明の数 な し7、補
正の対象 図 面 8、補正の内容 別紙の通り
2図は従来の別のツェナーダイオードを示した断面図、
第3図は第2図に示した従来のツエナーダイオードの詳
細図、第4図は第3図の梅漬を示した概略図、第5図は
従来の更に別のツェナーダイオードを示した断面図、第
6a図は、it発明の1実施例に基づいて構成されたツ
ェナーダイオードを示した断面図、第61)図乃至第6
g図は第6a図のツェナーダイオードを製造するのに使
用される1製造工程を示した各断面図、第7図は本発明
の別の実施例に基づいて構成されたツェナーダイオード
の断面図、第8図は第7図のツェナーダイオードの1部
を更に詳廁に示した断面図、第9a図乃至第9g図は他
の半導体デバイスを形成するのと同時的に本発明のツェ
ナーダイオードの1実施例を形成するのに使用される1
製造工程を示した各断面図、である。 (符号の説明) 11: 基板 12: 酸化層 13a、13b : N十埋込コレクタ領域14二
酸化層 15: エピタキシャルシリコン層 16二 酸化層 17: P+アイソレーション領域 18二 〇化層 19b: N+コンタクト領域 20二 酸化層 23a: P型ツェナーダイオード領域23b:
P型トランジスタベース 25a乃至25d:N十領域 30−1乃至30−4 : 電気的相互接続特許出願
人 フェアチアイルド カメラアンド インストル
メント コーポレーション ・、°−−i 図面の汀に(内容に変更なし) FIG、9g 手続補正口 昭和59年 1月す日 特許庁長官 若 杉 和 夫 殿 1、事件の表示 昭和58年 特 許 願 第 2
11127 号2、発明の名称 埋設ツェナーダ
イオード3、補正をする者 事件との関係 特許出願人 4、代理人 (外1名) 5、補正命令の日付 自 発 6、補正により増加する発明の数 な し7、補
正の対象 図 面 8、補正の内容 別紙の通り
Claims (1)
- 【特許請求の範囲】 1、上表面を具備した第1導電型の第1半導体領域と、
前記第1領域内に形成されており前記第1導電型と反対
の第2導電型の第2半導体領域と、前記第2半導体領域
内に形成されており前記第1導電型の第3半導体領域と
、前記第3半導体領域を取囲んで前記第2半導体領域内
に形成されており前記第3半導体領域より浅く形成され
ている前記第1導電型の第4半導体領域とを有しており
、前記第2半導体領域と第3半導体領域との間の接合の
ツェナーブレークダウン電圧が前記第2半導体領域と第
4半導体領域との間の接合のツェナーブレークダウン電
圧よりも小さいものであることを特徴とするツェナーダ
イオード。 2、特許請求の範囲第1項に於いて、前記第1半導体領
域が前記第2導電型の半導体基板上に形成されているエ
ピタキシャルシリコン層を有してJ3つ、且つ前記第1
−導電型、の埋込領域が前記基板内に形成されているこ
とを特徴とするツェナーダイオード。 3、特許請求の範囲第1項又は第2項に於いて、前記第
4領域のドーパント濃度が前記第1半導体領域の前記上
表面に於ける前記第3領域のドーパント濃度よりも小さ
いものであることを特徴とするツェナーダイオード。 4、特許請求の範囲第3項に於いて、前記第4領域の前
記ドーパント濃度が前記第1半導体領域の前記上表面に
於ける前記第3領域のドーパント濃度よりも少なくとも
10倍小さいものであることを特徴とするツェナーダイ
オード。 5、特許請求の範囲第4項に於いて、前記第2領域と前
記第4領域との間のドーパント濃度勾配が前記第2領域
と前記第3領域との間のドーパント濃度勾配よりも小さ
いものであることを特徴とするツェナーダイオード。 6、特許請求の範囲第5項に於いて、前記第2領域と前
記第4領域との間の前記ドーパント濃度勾配が前記第2
領域と前記第3領域との間の前記ドーパント湿度勾配よ
りも少なくとも10倍小さいものであることを特徴とす
るツェナーダイオード。 7、特許請求の範囲第1項乃至第6項の内の何れか1項
に於いて、前記第4領域の厚さが前記第2領域の厚さの
約10%であることを特徴とするツェナーダイオード。 8、特許請求の範囲第1項乃至第7項の内の何れか1項
に於いて、前記第4領域の厚さが、ツェナーブレークダ
ウンの際に前記第2領域と第4領域との間に形成される
接合を取囲む空乏層の幅より大きいものであることを特
徴とするツェナーダイオード。 9、特許請求の範囲第1項乃至第8項の内の何れか1項
に於いて、前記第1半導体領域内に第5半導体領域が形
成されており、前記第5領域が前記第2半導体領域によ
って取囲まれると共に前記第2半導体領域と略同じ厚さ
に形成されていることを特徴とするツェナーダイオード
。 10、上表面を具備すると共に第1厚さを有しており第
1導電型からなる第1半導体領域と、完全に前記上表面
の下側であって前記第1領域内に第2厚さに形成されて
いる前記第1導電型と反対の第2導電型からなる第2半
導体領域と、前記上表面に隣接し前記第27さよりも小
さな第3厚さへ前記第1半導体領域内に形成されている
前記第2導電型からなる第3半導体領域と、前記第2厚
さよりも小さな第4厚さへ前記上表面に隣接して前記第
3半導体領域内に形成されている前記第1導電型からな
る第4半導体領域と、前記第2領域と第3領域とに隣接
し前記第1領域内に形成されている前記第2導電型から
なる第5半導体領域とを有しており、ドレインが前記第
2領域によって形成されゲートが前記第4領域によって
形成されチャンネルが前記第3領域及び前記第5領域の
前記第4領域下側に位置する部分によって形成されソー
スが前記上表面に隣接する前記第3領域の部分によって
形成されている寄生J FETのピンチオフ電圧が前記
第2半導体領域と第4半導体領域どの間の接合のツェナ
ーブレークダウン電圧よりも実質的に大きなものである
ことを特徴とするツェナーダイオード。 11、特許請求の範囲第10項に於いて、前記第1半導
体領域が前記第2導電型からなる半導体基板上に形成さ
れているエピタキシャルシリコン層を有しており、且つ
前記第1導電型からなる埋込領域が前記基板内に形成さ
れており、前記埋込領域が前記第2半導体領域にコンタ
クトしていることを特徴とするツェナーダイオード。 12、ツェナーダイオードの製造方法に於いで、第1導
電型からなる第1半導体領域内に前記第1導電型からな
る第2領域を形成し、前記第1半導体領域内に前記第1
導電型とは反対の第2導電型からなる第3領域を前記第
2領域が前記第3領域内に含まれる杵に形成し、前記第
2領域内に前記第1導電型からなる第4領域を形成し、
その際に前記第4領域の深さが前記第2領域の深さより
も大きく且つ前記第3領域の深さよりも浅い様に形成す
ることを特徴とする方法。 13、特許請求の範囲第1,2項に於いて、前記第3領
域によって取囲まれると共に前記第3領域と略同じ厚さ
に第5領域を形成することを特徴とする方法。 14、特許請求の範囲第12項又は第13項に於いて、
前記第1導電型からなるシリコン基板上に形成されるエ
ピタキシャルシリコン層として前記第1領域を形成する
と共に前記基板内に埋込コレクタ領域を形成し、且つ前
記第2領域及び第3領域を前記埋込コレクタ領域とコン
タクトするのに十分な深さに形成することを特徴とする
方法。 15、ツェナーダイオードの製造方法に於いて、第1導
電型からなる第1半導体領域内に前記第1導電型とは反
対の第2導電型からなる第2ft域を形成し、前記第1
半導体領域内に前記第2s電型からなる第3領域を前記
第3領域内に前記第2領域が含まれる様に形成し、前記
第1領域内に前記第2導電型からなる第4領域を前記第
4領域の深さが前記第3領域の深さよりも小さい様に形
成し、前記第3領域内に前記第1導電型からなる第5領
域を前記第5領域が前記第2領域の深さよりも浅い深さ
であって且つ前記第2領域の幅よりも大きな幅を有する
様に形成することを特徴とする方法。 16、特許請求の範囲第15項に於いて、前記第1領域
を前記第1導重型からなるシリコン基板上に形成するエ
ピタキシャルシリコン層として形成すると共に前記基板
内に埋込コレクタ領域を形成し、且つ前記第2領域及び
第3領域を前記埋込コンタクト領域とコンタクトするの
に十分な深さに形成することを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US44102882A | 1982-11-12 | 1982-11-12 | |
US441028 | 1989-11-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59100580A true JPS59100580A (ja) | 1984-06-09 |
Family
ID=23751203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21112783A Pending JPS59100580A (ja) | 1982-11-12 | 1983-11-11 | 埋設ツエナ−ダイオ−ド |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0109888A3 (ja) |
JP (1) | JPS59100580A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01103851A (ja) * | 1987-02-26 | 1989-04-20 | Toshiba Corp | 高耐圧半導体素子 |
JPH02237167A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 半導体装置 |
JPH03156979A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Corp | バイポーラ型ダイオード |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4833509A (en) * | 1983-10-31 | 1989-05-23 | Burr-Brown Corporation | Integrated circuit reference diode and fabrication method therefor |
EP0547675B1 (en) * | 1991-12-16 | 1998-12-30 | Koninklijke Philips Electronics N.V. | Zener diode with reference diode and protective diode |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4127859A (en) * | 1977-02-25 | 1978-11-28 | National Semiconductor Corporation | Integrated circuit subsurface zener diode |
FR2501914A1 (fr) * | 1981-03-13 | 1982-09-17 | Thomson Csf | Diode zener 4 a 8 volts fonctionnant en avalanche a faible niveau de courant et procede de fabrication |
-
1983
- 1983-11-09 EP EP83402172A patent/EP0109888A3/en not_active Withdrawn
- 1983-11-11 JP JP21112783A patent/JPS59100580A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01103851A (ja) * | 1987-02-26 | 1989-04-20 | Toshiba Corp | 高耐圧半導体素子 |
JPH02237167A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | 半導体装置 |
JPH03156979A (ja) * | 1989-11-15 | 1991-07-04 | Toshiba Corp | バイポーラ型ダイオード |
Also Published As
Publication number | Publication date |
---|---|
EP0109888A2 (en) | 1984-05-30 |
EP0109888A3 (en) | 1987-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4769687A (en) | Lateral bipolar transistor and method of producing the same | |
EP0451286B1 (en) | Integrated circuit device | |
JP2577345B2 (ja) | 半導体装置 | |
JPS59100580A (ja) | 埋設ツエナ−ダイオ−ド | |
US20030077845A1 (en) | Integrated circuit and manufacturing method therefor | |
US6667538B2 (en) | Semiconductor device having semiconductor resistance element and fabrication method thereof | |
JP2654056B2 (ja) | 半導体装置の製造方法 | |
JPS61150376A (ja) | 半導体装置 | |
JPH04124834A (ja) | 半導体装置及びその製造方法 | |
JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
JP2614519B2 (ja) | Mis容量素子を組込んだ半導体集積回路の製造方法 | |
JPS6252966A (ja) | 半導体装置の製造方法 | |
JPS5826177B2 (ja) | 半導体装置の製造方法 | |
JPH04233737A (ja) | トランジスタの製造方法 | |
JP2692292B2 (ja) | 集積回路装置用縦形バイポーラトランジスタ | |
CA1239707A (en) | Tri-well cmos technology | |
JPS5851532A (ja) | 半導体装置の製造法 | |
IE52012B1 (en) | Method of manufacturing a semiconductor device | |
JPH05129535A (ja) | 半導体集積回路とその製造方法 | |
JPS5826178B2 (ja) | 半導体装置 | |
JPH03190243A (ja) | 半導体装置の製造方法 | |
JPS60235447A (ja) | 半導体装置 | |
JPH0550856B2 (ja) | ||
JPH0714005B2 (ja) | 半導体装置 | |
JPS5816559A (ja) | 半導体装置の製法 |