JPS5896651U - ラツチリレ−駆動回路 - Google Patents

ラツチリレ−駆動回路

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Publication number
JPS5896651U
JPS5896651U JP19107181U JP19107181U JPS5896651U JP S5896651 U JPS5896651 U JP S5896651U JP 19107181 U JP19107181 U JP 19107181U JP 19107181 U JP19107181 U JP 19107181U JP S5896651 U JPS5896651 U JP S5896651U
Authority
JP
Japan
Prior art keywords
drive circuit
monostable multivibrator
data
latch relay
relay drive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19107181U
Other languages
English (en)
Inventor
猪狩 邦之
隆 狩野
Original Assignee
株式会社日立製作所
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Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to JP19107181U priority Critical patent/JPS5896651U/ja
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図および第2図は従来のリレー駆動回路図、第3図
は本考案の一実施例の回路図、第4図は第3図の動作タ
イムチャートである。 1・・・・・・データーラッチレジスタ、2・・・・・
・リレー、3・・・・・・単安定マルチバイブレータ、
4・・・・訓ル−駆動ポイントアドレスレジスタ。

Claims (1)

    【実用新案登録請求の範囲】
  1. データを記憶するデータレジスタと前記データの出刃先
    アドレスを記憶するポイントアドレスレジスタと、前記
    データを外部へ出力するラッチリレーとから成るディジ
    タル出力回路において、単安定マルチバイブレータと、
    その単安定マルチバイブレータの出力を前記ポイントア
    ドレスレジスタに接続する事により前記単安定マルチバ
    イブレータが書き込みタイミング信号で動作した時のみ
    前記ポイントアドレスレジスタに出力アドレスが設定さ
    れてリレーが駆動でき、一方、前記単安定マルチバイブ
    レータが非動作時は前記ポイントアドレスレジスタをク
    リアしてリレーを駆動させない様にした構成とする゛こ
    とを特徴とするラッチリ    ゛レー駆動回路。
JP19107181U 1981-12-23 1981-12-23 ラツチリレ−駆動回路 Pending JPS5896651U (ja)

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JP19107181U JPS5896651U (ja) 1981-12-23 1981-12-23 ラツチリレ−駆動回路

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JP19107181U JPS5896651U (ja) 1981-12-23 1981-12-23 ラツチリレ−駆動回路

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JPS5896651U true JPS5896651U (ja) 1983-06-30

Family

ID=30104555

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JP19107181U Pending JPS5896651U (ja) 1981-12-23 1981-12-23 ラツチリレ−駆動回路

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