JPS5893261A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To obtain an ultrafine wiring pattern by covering a substrate with an insulating film when a wiring pattern is formed in a semiconductor device, opening a connecting hole, and burying conductor wirings which are contacted with a primary layer in such a manner that, before covering the insulating film, conductor films are selectively allowed to remain at the opened positions. CONSTITUTION:Diffused layers 321, 322 becoming an element region are formed on an Si substrate 13, a pattern 33 of a resist film having a contacting hole corresponding to the layers is formed on the overall surface, and an Al-Si film 34 is covered on the overall surface. After a thin Al-Si film 34 of the side wall of the pattern 33 is removed with rare organic alkaline aqueous solution, the pattern 33 is removed with an organic solvent, and Al-Si films 341, 342 of the size smaller than the regions 321, 322 are allowed to remain on the regions 321, 322. Thereafter, an SiO2 film 35 is covered on the overall surface which includes them, a pattern 36 of a resist film is formed on the film 35 between the films 341 and 342, the film 35 on the films 341, 342 is removed by etching, and Al-Si wirings 371, 372 are respectively covered on the exposed films 341, 342.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装１ｄの製造方法に係り、特に半碑体基
板上に形成される倣細配線の加工工程の改良に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a method for manufacturing a semiconductor device 1d, and more particularly to an improvement in the processing process of a thin profile wiring formed on a semi-monument substrate.

〔発明の技術的背景〕[Technical background of the invention]

半導体装置の高密ＩＷ化、高集積１ヒに伴い、素子と素
子、配線と配線を互いに妥続するための配線はますます
微細化されている。そのため最小寸法１μ？ｒＬ程度の
緻細配線加工を行なう１文術が峨求されている。また配
線の微細加工を行なう七で、充分な絶縁分離を行なって
コンタクトホール（接続用開孔）より配線を引出すため
のコンタクトホールの緻細加工技術も重要となっている
。2. Description of the Related Art As semiconductor devices become more densely integrated and highly integrated, interconnects for connecting elements and interconnects to each other are becoming increasingly finer. Therefore, the minimum dimension is 1μ? There is a strong demand for a technique that can process wiring as fine as rL. In addition, in the process of microfabrication of interconnects, technology for finely fabricating contact holes is also important in order to provide sufficient insulation separation and lead out interconnections from contact holes (connection openings).

配線の充分な絶縁分離を行なうためには、τ（ａ。In order to achieve sufficient insulation separation of wiring, τ(a.

縁膜は１嘆い方がよく、曲常１μｍ程鴫“の絶梓膜が用
いられる１、この場合、絶縁膜に寸法精度よくσ、Ｖホ
…なコンタクトホールな１し戎するためには、従来のへ
式エツチングゾロセスは簡さない。そのため最近は、活
性状態のガスを用いるドライエツチングプロセスへの＋
行が図られている。It is best to use an insulating film with a thickness of about 1 μm.In this case, in order to make a contact hole with σ, V, etc. with good dimensional accuracy in the insulating film, The conventional dry etching process is difficult, so recently there has been an increase in the use of dry etching processes using active gases.
The lines are planned.

ドライエツチング（＝よれば、マスク寸法に但実な、ア
ンダーカットの無い加工が可能となる。According to dry etching (=), it is possible to process the mask dimensions accurately and without undercuts.

第１図は従来の一般的なドライエツチングプロセスによ
り、２層自己穢を形ｌ戊した例である。FIG. 1 shows an example in which two-layer self-contamination is removed by a conventional general dry etching process.

１１はシリコン裁板、１２．．１２．は素子１偵域とな
る拡散）−であって、このＬに８ｉ０□１戻１３を介し
て第１１醤Ａ！配腺１４．．１４．が形成され、更に８
：Ｏ，Ｂ％Ｉ５を介して弔２ハ☆Ａ！配腺１６．，１６
２が形成された状態を示している。また第２図は、第１
図のように第２１！　Ａ、＃配課１６．を直接拡散層１
２□にコンタクトさせず、中間に４１１４　ＡＡ配保１
４３を介在させた例である。11 is a silicon cutting board; 12. ．． 12. is the element 1 reconnaissance area) -, and the 11th sauce A! to this L via 8i0□1 return 13! Gland distribution14. ．． 14. is formed, and further 8
:O, B%I5 via condolence 2ha☆A! Gland distribution16. ,16
2 is shown. Also, Figure 2 shows the first
21st as shown! A, #Department 16. Direct diffusion layer 1
4114 AA distribution 1 in the middle without contacting 2□
This is an example in which 43 is interposed.

〔背景技術の問題点〕[Problems with background technology]

ドライエツチングプロセスによりコンタクトホールの形
成を行なうと、エツチングにより４出する半導体基板の
素子領域などの下池層にエツチングガスの衝撃によるダ
メージが与えられｔｈる。またドライエツチングによる
コンタクトホールは鍛直に切り立った形状となるため、
配線材料膜を被着したときにコンタクトホール側面部へ
の配線材料膜の波層がないか、あっても著しく４い状態
となり配線の段切れの原因となる。また、急峻な凹凸が
できる結果レジストパターンの解像性が低下し、特に配
線を多層に重ねる場合に凹凸がより激しくなり、微細配
線パターンの形成が困難になる。When a contact hole is formed by a dry etching process, damage is caused by the impact of the etching gas to the underlying layer, such as the element region of the semiconductor substrate, which is exposed by etching. In addition, the contact hole created by dry etching has a sharply cut shape, so
When the wiring material film is deposited, there may be no corrugated layer of the wiring material film on the side surface of the contact hole, or even if there is, it will be in a very uneven state and cause disconnection of the wiring. In addition, as a result of the formation of steep irregularities, the resolution of the resist pattern decreases, and especially when wiring is stacked in multiple layers, the irregularities become more severe, making it difficult to form fine wiring patterns.

〔発明の目的〕[Purpose of the invention]

本発明は上記の点に鑑み、菓子特性を市うことなく、信
頼性よく微細配線パターンの形成を行なうようにした半
導体装置の製造方法を擾供するものである。In view of the above-mentioned points, the present invention provides a method for manufacturing a semiconductor device in which a fine wiring pattern can be formed with high reliability without compromising the characteristics of the confectionery.

〔発明の［要〕[Essentials of the invention]

本発明においては、配線を絶縁分離するための１８縁嗅
を形成する…Ｉに、その絶縁膜に形成するコンタクトホ
ール位置に予め導体；廃を逢択的に残１げさせておく。In the present invention, a conductor is selectively left in advance at the position of a contact hole to be formed in the insulating film for forming 18 edges for insulating and separating the wiring.

そしてこの上に絶縁膜を被着してコンタクトホールな形
成し、所ψの導体配線を形成する。即ち、コンタクトホ
ール位置に予め残１イさせた導体膜な、絶縁膜上の導体
配線と下地層との間の＃紐部材として利用−ｒる。Then, an insulating film is deposited on this, a contact hole is formed, and a conductor wiring having a predetermined length ψ is formed. That is, the conductor film left in advance at the contact hole position is used as a string member between the conductor wiring on the insulating film and the base layer.

この場合、絶縁膜にコンタクトホールを形成する方法と
しては、レジストパターンをマスクとして選択エツチン
グを行なってもよいし、戎いは表面が平坦になるように
スピンコード法によりレジスト等の有機物膜を塗布し、
有機物膜と絶縁膜を両者のエツチング速度が等しいエツ
チング条件で全面エツチングを行なって選択的に残置さ
せた導体膜表面を４出させるようにしてもよい。いずれ
の方法によっても、予め選択的に残置させた導体膜は絶
縁膜に形成したコンタクトホールを埋める形となり、従
来のようにコンタクトホールが急峻な段差をもって深く
形成されることはない。In this case, contact holes may be formed in the insulating film by selective etching using a resist pattern as a mask, or by applying an organic film such as resist using a spin code method so that the surface is flat. death,
The entire surface of the organic film and the insulating film may be etched under etching conditions in which the etching rates of both are equal, so that four portions of the surface of the conductive film are selectively left. In either method, the conductive film selectively left in advance fills the contact hole formed in the insulating film, and the contact hole is not formed deep with a steep step as in the conventional method.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、コンタクトホール内部に接続部材を埋
め込んだ状態が得られる。しかもその接続部材は絶縁膜
を形成する前に予め選択的に残置さ笹た導体膜である。According to the present invention, a state in which a connecting member is embedded inside a contact hole can be obtained. Moreover, the connecting member is a thin conductive film that is selectively left in advance before forming the insulating film.

従ってコンタクトホール形成にドライエツチングゾロセ
スを用いても、エツチングガスによる下地層の・ｌ隔は
なくなる。またコンタクトホールには急峻な深い段差が
なくなり、導体配線の段切れが確実に防止される。また
凹凸が小さくなるためレジストパターン等の解像性がよ
くなり、微細ノ臂ターンの配線を留軸性よく実現できる
。更に得体配線な形成した後の表面の凹凸も小さくでき
るから、多１−に配線を積層する場合にも微細配線の加
工が容易であり、素子のレイアウトの自由度向ト、果債
■向上などが図られる。Therefore, even if a dry etching process is used to form a contact hole, the .l distance in the underlying layer caused by the etching gas is eliminated. Furthermore, there is no steep or deep step in the contact hole, and breakage of the conductor wiring is reliably prevented. Furthermore, since the unevenness is reduced, the resolution of resist patterns, etc. is improved, and wiring with fine arm turns can be realized with good stability. Furthermore, since the irregularities on the surface after forming the specific wiring can be made smaller, it is easy to process fine wiring even when layering multiple wirings, which increases the flexibility of element layout and improves profitability. is planned.

〔発明の実施例〕[Embodiments of the invention]

第３図（８１〜（ｆｌは本発明の一実雁例の製造工程を
示す。単結晶シリコン基板３１に素子頭載となる拡ＶＰ
ｉ層ｓｚ（ｓ２．、ｓ２□　）を形成り、　（ａ）　。FIG. 3 (81-(fl) shows the manufacturing process of an example of the present invention.
Form the i-layer sz (s2., s2□) (a).

その後基板表面に−コンタクトホール位げに開孔を設け
たレジスト・ぐターン３３を形１戊した後全面にＡＡ−
８ｉｌ莫３４を約１μｍの暉さに被着するｆｂｌ。そし
て希有桟アルカリ水溶液によりレノスト・臂ターン３３
の側壁メ一いＡノー５ｉｉｌｌヲ除去した後、有機溶剤
によりレジストノにターン３３を除去することにより、
そのＬのＡＡ−８ｉ膜をリフトオフして選択的にＡ、＃
　−Ｓ　ｆ　ｆｌ嗅、９４（３４，，３４，）を残置さ
せる（Ｃ１゜次に全面にスパッタ法によりＳ　ｒ　Ｏｔ
　ｇ　３５を約１μｍの厚さに被着し、この上に通膚の
ＰＥＰ工程によりコンタクトホール位置、即ち選択的に
残ｉｄさせたＡ、１）−８ｉ膜３４上に開孔を有するレ
ジスト・＋９−７３６を形成する（ｄｌ。そしてレジス
トノ母ターン３６をマスクとしてドライエツチングによ
りＳｉｎ、膜３５を遣損エツチングし、レジストパタ−
ン３６を除去する（、ｌ。こうして８ｉ０．膜３５のコ
ンタクトホールにＡ　Ａ　−Ｓ　ｉ膜３４が埋め込まれ
た平坦構造が得られる。その後、全面にパノーＳｉ＠を
約１μ乳の・ｑさに被着し、所望の配線パターンにレジ
ストパターンを形成してドライエツチングを行ない、Ａ
Ｊ−８ｔ暎配線３７８．３７２を形成する（ｆ）１、こ
うし１０の実施、、：、、例によれば・″タクトホール
位置に予め接続部材となるパノ−ｓｉ＋１を残置させて
いるため、コンタクトホールに急峻で深い段差ができる
ことはなく、配線の段切れは確実に防止される。またコ
ンタクトホール形成の際にエツチングがスにより素子函
域表面が４陽を受けることもない。更にコンタクトホー
ル部に凹凸のない状態で配線加工のレジスト・母ターン
形成を行なうことができるため、解像性が向上し微細ノ
母ターンの配線を信頼性よく形成することができる。After that, a resist pattern 33 with an opening at the contact hole was formed on the surface of the substrate, and then the entire surface was AA-
FBL is coated with 8il Mo34 to a thickness of about 1 μm. Then, using a dilute alkaline aqueous solution, Renost-arm turn 33
After removing the side wall of the resist, turn 33 is removed from the resist using an organic solvent.
The L AA-8i film is lifted off to selectively A, #
-S f fl smell, 94 (34,,34,) is left (C1゜Next, S r Ot is applied to the entire surface by sputtering method.
A,1)-8i film 34 is coated with a film 35 having a thickness of about 1 μm, and a resist film 34 with openings is formed on the contact hole position, that is, selectively left on the A,1)-8i film 34 by a transparent PEP process. +9-736 (dl) Then, using the resist mother turn 36 as a mask, the film 35 is etched by dry etching to form a resist pattern.
In this way, a flat structure is obtained in which the A-Si film 34 is embedded in the contact hole of the 8i0. A resist pattern is formed in the desired wiring pattern and dry etching is performed.
Forming the J-8t wiring 378.372 (f) 1, Implementation of this 10: According to the example, ``Because the pano-si+1, which becomes the connection member, is left in advance at the tact hole position. This prevents the formation of steep and deep steps in the contact hole, and reliably prevents the wiring from breaking. Also, when forming the contact hole, the surface of the element box area is not affected by etching.Furthermore, the contact hole is not exposed to etching. Since the resist and main turn formation for wiring processing can be performed in a state where there are no irregularities in the hole portion, resolution is improved and wiring with fine main turns can be formed with high reliability.

第４図（ａ）〜（０はこの発明の別の実施例の製造工程
を示す。単結晶シリコン基板４１に素子領域となる拡散
Ｆ＠、４　ｊ、　　、　４２．を形成しｌａｌ、その後
、全面にＡ７−８＋膜４３を約１μ乳の厚さ被４するｆ
ｂｌ。次いでレジストノ母ターン４４（４４Ｉ。FIGS. 4(a) to (0) show the manufacturing process of another embodiment of the present invention. Diffusions F@, 4j, 42., which will become element regions, are formed on a single crystal silicon substrate 41, and then, Cover the entire surface with A7-8+ film 43 to a thickness of about 1 μm f
bl. Next, resist mother turn 44 (44I).

４４ｔ　）を形成しくＣ）、リアクティブイオンエツチ
ングによりＡ、＃−８ｉ膜４３を選択的にエツチングし
て、コンタクトホール位置にのみ残置させる（ｄｌ。こ
の状態は先の実施例の′第３図１ｃＩと同じである。こ
の後、ス・母ツタ法により全面にＳｉｎ、［４５を約１
．４ｚのＩｌさ波音しｔｅｌ、その上にスピンコード法
により表面が略平坦になるように有機物１１過として無
水メタクリル酸重合体膜４６を塗布する（ｆ）。そして
全面をＣＦ４とＨ２の混合ガスを用いたりアクティブイ
オンエツチング法により均一エツチングする。このとき
エツチング速度はＳｉｎ、ｇ４５と無水メタクリル酸重
合体４６に対してはゾ同等であり、約２０分のエツチン
グでＡＡ−８４ｇ４３の表面を４出させることができる
（ｇｌ。この状態は先の実施例の第３図（ｅ）と同じで
ある。その做、先の実施例と同様、ＡＡ−８ｉ膜を全面
にス・母ツタ法により波層し、これをエツチング７１０
工してＡ１−８ｉ膜配線４７（４７，，４７，）を形成
する（ｈｌ。この伊再び全面に８：０２１＋／Ｊ４Ｂを
スパッタ法により約１μｍの厚さに被着し、これを−ヒ
述した第４図（ｅｌ〜（−と同様の工程を経て、　Ａ１
−８ｉ１ｊｉ（ｊ％ｔｊｊ４７（Ｄｌｌ囲を８ｉ０２（
ｌ’４４＆で埋めた平坦構造なｒけるｊｉｌ。44t) and C), the A, #-8i film 43 is selectively etched by reactive ion etching and left only at the contact hole position (dl. This state is similar to that in the previous embodiment shown in Fig. 3). It is the same as 1cI.After this, apply Sin to the entire surface by using the Su-mother-vine method, and apply about 1 cI of [45].
．． 4z, and a methacrylic anhydride polymer film 46 is coated thereon by a spin coating method so that the surface becomes substantially flat (f). Then, the entire surface is uniformly etched using a mixed gas of CF4 and H2 or by active ion etching. At this time, the etching speed is the same for Sin, g45 and methacrylic anhydride polymer 46, and it is possible to expose 4 parts of the surface of AA-84g43 by etching for about 20 minutes (gl. This state is similar to the previous one). It is the same as FIG. 3(e) of the embodiment.In addition, as in the previous embodiment, the AA-8i film is formed into a wave layer over the entire surface by the mother ivy method, and this is etched by etching 710.
A1-8i film wiring 47 (47,,47,) is formed (hl. At this time, 8:021+/J4B is deposited on the entire surface again by sputtering to a thickness of about 1 μm, and this is A1
-8i1ji(j%tjj47(Dll surroundings 8i02(
A flat structure filled with l'44&.

この実施例によっても先の実施例と同様の効果が得られ
る。また第４図（１）から明らかなように配線層表面が
平坦であるから、この上に史に配線を漬ｊ―する場合に
微細加工を行なうことができる。ちなみに、この実施例
の工程を利用して、従来の第１１８１、第２図に相当す
る２層配線構造を実現した例を第５図に示す。５１は単
結晶シリコン基板、ｓ；ｔ（ｓＢ、、ｓＢ　　）は拡散
１−１５３．５４および５５はＳｉＯ，ｌｊＱ、５６（
５６Ｉ　、５６２）および５７（５７８，５７，）は法
統部材としてコンタクトホール部に残されたＡＡ−８ｉ
膜であり、５ｓ（ｓｓ、、ｓｓ、。This embodiment also provides the same effects as the previous embodiment. Further, as is clear from FIG. 4(1), since the surface of the wiring layer is flat, fine processing can be performed when wiring is immersed thereon. Incidentally, FIG. 5 shows an example in which a two-layer wiring structure corresponding to the conventional structure shown in FIG. 1181 and FIG. 2 was realized using the process of this embodiment. 51 is a single crystal silicon substrate, s; t (sB,, sB) is a diffusion 1-153.54, and 55 is SiO, ljQ, 56 (
56I, 562) and 57 (578, 57,) are AA-8i left in the contact hole part as legal components.
It is a membrane, 5s (ss,,ss,.

５８、）は第１層Ａ７−８ｉ膜配線５９（５９Ｉ。58,) is the first layer A7-8i film wiring 59 (59I).

５９２　）は′第２１ｔｉＡＡ−８ｉ１反配線である。592) is the '21st tiAA-8i1 anti-wiring.

第１図、第２図と比較して明らかなように、表面の凹凸
が少なく、配線のパターニングにレノスト・母ターンを
用いることなく１）次組な自己線の１１１１］二を行な
い得ることがわかる。またより高次の多！→配腺も引さ
＠き容易に鑓細パターンで形成することが可能であり、
素子レイアウトの自由ＩＷが増大し、よりｍ−の商缶度
東積１ヒが図られる。As is clear from the comparison with Figures 1 and 2, the surface has less unevenness and it is possible to perform 1) the next set of self-wires 1111] and 2 without using Renost/mother turns for wiring patterning. Recognize. Many higher orders! →The glands can also be drawn and easily formed in a thin pattern,
The freedom IW of element layout increases, and the quotient of m- can be further improved.

なお以上の実施例では、導体−課として人！−８ｉ　ｉ
ｌｌを用い、これを下地１１とコンタクトさせる部分に
残１ｄさせる導体１屓としてもＡｅ−＝Ｓｉ１ Ａ４−８ｉ暎配腺、４８・・・Ｓｉｎ、膜。In the above embodiment, the conductor section is a person! -8i i
ll is used, and 1 d of conductor is left in the part where it contacts the base 11. Ae-=Si1 A4-8i, 48...Sin, film.

１峙を用いたが、これら導体材料としてＡｅやその化の
１鵬あるいは金属シリサイド、四に多結晶シリコンなど
を用いた場合にもこの発明を同（子に適用できる。また
絶縁膜もＳｉ０，１莫に１恨られないことは勿論である
。However, the present invention can also be applied to cases where Ae, its derivatives, metal silicide, polycrystalline silicon, etc. are used as the conductive material.Also, the insulating film can also be made of Si0, Of course, I can't hold a grudge against just one million people.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図および第２図は従来法による半導体装前の２層配
線構造を示す図、第３図（ａ）〜（ｆ）はこの発明の一
実施例の＃造工程を示す図、第４図１（，１〜（１）は
１１０の実施例の製造工程を示す図、ｓ＜　５図はＬ記
実施例の工程を利用した２層配線構造を示す図である。 ３ノ・・・単結晶シリコン基板、３２．．３２２・・・
拡散層、３３・・・レノストノ母ターン、３４・・・Ａ
Ａ−８ｉ膜、３５・・・Ｓｉｎ、膜、３６・・・レジス
トノ千ターン、３７．．３７□　・・・Ａ７−８ｉＩｌ
見自己腺、４１・・・単結晶シリコン基板、４２．．４
２．・・・１１１ 拡散層−４３・・・ＡＡ−８，ｉ嗅、４４．．４４２・
・・レノストノぐターン、４５・・・８　ｉ　０．　膜
、４６−無水メタクリル酸型合体ｉ１！、４７．．４７
□・・・２ 出願人代理人　　弁理士　鈴　江　武　彦第１＠ 第２図 １に３図 情３！ｌ！！ｍ 第４図 ３０５− 第４図1 and 2 are diagrams showing a two-layer wiring structure before a semiconductor device according to a conventional method, FIGS. FIG. 1 (, 1 to (1) is a diagram showing the manufacturing process of Example 110, and s < 5 is a diagram showing a two-layer wiring structure using the process of Example L. No. 3... Single crystal silicon substrate, 32..322...
Diffusion layer, 33... Renostono mother turn, 34...A
A-8i film, 35...Sin, film, 36...1,000 turns of resist, 37. ．． 37□ ・・・A7-8iIl
self-contained gland, 41...single crystal silicon substrate, 42. ．． 4
2. ...111 Diffusion layer-43...AA-8, i smell, 44. ．． 442・
...Renost nog turn, 45...8 i 0. Membrane, 46-methacrylic anhydride type combination i1! , 47. ．． 47
□・・・2 Applicant's agent Patent attorney Suzue Takehiko No. 1 @ Figure 2 1, 3 illustrations 3! l! ! m Figure 4 305- Figure 4

Claims (1)

【特許請求の範囲】 ｉｌｌ　　半導体基板上に絶縁膜を被着し、これに接続
用開化を形成して下地慟とコンタクトする導体配線を形
成する工程を肩する半導体装置の製造方法において、前
記ｅＭ膜をｔ１着する罰にその凄続用一孔位置に４体Ｊ
漠を選択的に残置させるようにしたことを特徴とする半
導体装置の製造方法。 、２）＠記導体１摸を選択的に残置させる工程は、その
導体膜を破着する前にレジスト・母ターンを形成し、そ
の後全面に導体膜を被着してレジストハターンを除去す
ることにより不要な部分の導体膜をリフトオフするもの
である特許請求の範囲第１項記載の半導体装置の製造方
法。 、３）　　前記導体膜を選択的に残置させる工程は、そ
の導体膜を全面に被着した後レノスト・ぐターンを形成
し、このレジストノ量ターンヲマスクとして導体膜を選
択エツチングするものである特許請求の範囲第１項記載
の半導体装ｄの製造方法。 （４）＠記絶橡膜に接続用開孔を形成する工程は。 その絶縁膜上にスピンコード法により表向が平坦になる
ように有機物膜を塗布し、これら有機物膜と絶縁膜を両
者のエツチング速度かはゾ等しいエツチング条件で選択
的に残置させた導体）岡がｆｇ出するまで均一エツチン
グするものである特許請求の範囲第１項記載の半導体装
１ｄの製造方法。 （５）　弓１１妃絶縁膜に接続用開孔を形成する工程は
、その絶縁膜上にレゾス）　ノ４ターンを形成シ、この
レジストノぐターンをマスクとして絶縁膜を選択エツチ
ングするものである肖許請求の範囲第１頃妃載の半環体
″伎１４の製造方法。[Scope of Claims] ill In a method for manufacturing a semiconductor device, the method includes a step of depositing an insulating film on a semiconductor substrate, forming a connection opening thereon, and forming a conductor wiring in contact with an underlying layer. As punishment for wearing the membrane t1, there are 4 bodies in the position of the continuous hole.
1. A method for manufacturing a semiconductor device, characterized in that a part of the semiconductor device is left selectively. , 2) The process of selectively leaving the conductor 1 pattern described above involves forming a resist/mother turn before breaking the conductor film, and then depositing a conductor film over the entire surface and removing the resist pattern. 2. The method of manufacturing a semiconductor device according to claim 1, wherein unnecessary portions of the conductor film are lifted off. , 3) The step of selectively leaving the conductive film is to form a resist pattern after the conductive film has been deposited on the entire surface, and to selectively etch the conductive film using the resist pattern as a mask. A method for manufacturing a semiconductor device d according to claim 1. (4) Step of forming connection holes in the membrane. An organic film is coated on the insulating film using a spin code method so that the surface is flat, and the organic film and the insulating film are selectively left under etching conditions with the same etching rate. 2. A method for manufacturing a semiconductor device 1d according to claim 1, wherein uniform etching is performed until fg is obtained. (5) The process of forming connection holes in the insulating film involves forming four turns of resist on the insulating film, and selectively etching the insulating film using the resist turns as a mask. Claims: 1. A method for manufacturing the semicircular body "K14" described in the first article.