JPS5892869A - 配線パターンの欠陥判定方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の利用分野 本発明は、パターンの欠陥判定方法に関し１％にプリン
ト基板や半導体集積回路等の配線パターンにおける断線
やショートを判定するためのパターンの欠陥判定方法に
関するものである。

（２）従来技術 従来、プリント基板や半導体集積回路の配線パターンの
欠陥の検出方法として、（１）パターン比較法％（２）
欠陥特徴抽出法などが提案されている。このうち、方法
（１）では設計データから発生したパターン又は隣接パ
ターンと被検査パターンと比較して差異がある部分を欠
陥とすること、方法（２）では予め欠陥の特徴を定めて
おき、その特徴のある部分を欠陥とすることに特徴があ
る。これら従来の方法は、いずれもパターン内の欠陥自
体を抽出するものであり、その欠陥の致命性を判定する
までには至っていない。

（３）発明の目的 本発明の目的は、上述した配線パターン等における欠陥
の抽出のみならず、その欠陥の致命性をも容易に判定で
きる新規なパターンの欠陥判定方法を提供することにあ
る。

（４）発明の総括説明 この目的を達成するために、本発明のパターンの欠陥判
定方法では、正常な配線パターン内の複数の端点の位置
を予め記憶しておき、検査時に横置対象となる配線パタ
ーンの縮小パターンと拡大パターンとを求め、それぞれ
のパターン内の前記端点の連結状態を調べて、断線とシ
ョート及び半断線、半ショートを判定することを特徴と
するものである。

（５）実施例 以下１本発明を実施例を参照して詳細に説明する。第１
図は本発明のパターン欠陥判定方法を採用できる検査装
置の全体の構成を示し、　ＩＪ−ｊラインセンサ等の撮
像装置、２は撮像装置の光電変換を行なうタイミング信
号２ａ、各回路の基本処理タイミング信号２ｂ、２Ｃ，
及び判定のタイミン＼　　１ グ侶号２ｄを発生するパルス発生回路、３はＸＹステー
ジ５上の被検査物７を撮像した時の映像信゛号ＩＳを二
値化する回路、４は回路３からの二値のパターン信号３
Ｓを処理する本発明にかかわる判定回路、６は表示装置
である。

先ず、判定回路４におけるパターンの欠陥判定方法の原
理について説明する。第２図は正常な２つの配線パター
ンＡ、Ｒを示しておシ、予めそれらの端点ａ１．ａ、と
ｂｌ　ｌ　ｂ、の位置、およびａｌ　＊　ａｌが同一配
線パターンＡ内に、またｂＩｓｂ、がＡとは異なる同一
配線パターンＢ内にあることを記憶しておく。第３図■
は、第２図の正常配線パターンに対応する被検査パター
ンＡ′、Ｂ′の１例を示す。この場合、パターンＡ′、
Ｂ′に存在する欠陥をｃ、ｄで示しである。これらのパ
ターンを境界から等距離だけ縮小、あ暮いは拡大またパ
ターンを第３図囚、（Ｃ）Ｋそれぞれ示す。パターンを
縮小すると、正常な配線パターンでは端点ａ−，Ｉ　ａ
ｔが連結しているのに対して、断線あるいは一部が欠損
した配、線パターンでは、第３＠■に示す如く端点ａ、
とａ、とが完全に分離した形となる。一方、パターンを
拡大すると、正常配線パター　ンでは端点”ｔ９．”’
ｔのみが互いに連結しているのに対し、ショートあるい
は異常近接部をもつパターンでは、第３図（０に示す如
く端点ａ１　＋　ａｔが他のパターン上の端点ｂ１．ｂ
、Ｉにも連結した形となる。つまり、これら縮小パター
ンと拡大パターンにおいて、予め設定された端点ａ１　
ｅ　ａｔ　ｍ　ｂｌ　ｅ　Ｊの連結状態を調べれば。

各パターンの欠陥を認識することができる。

配線パターンの縮小および拡大の方法を第４図囚、（ト
）を用いて説明する。第４１囚は２値化された配馴パタ
ーンの一例を示しており、ここでは配線パターン部を＠
″１”、その他の部分を１０″′として２値化表示する
ことにする。この２値パターンから１図中点線で表わし
た３×３絵素の大きさをもつ部分パターンＰをＸ、Ｙ各
方向に１絵素ずつ位置をずらしながら順次切り出してゆ
き、この部分パターごンを構成する９個の絵素のすべて
が状態″′１″の場合のみ、出力毎号が＠１″′となる
ように信号変換すると、この出力信号によ少、入力の配
線パターンに対してＸ、Ｙ方向それぞれに一絵素分ずつ
縮小された第４図の）に示す２値パターンを得ることが
できる。−絵素拡大されたパターンは、入力され７Ｃ２
値パターンのｕｌ”、′０”を反転したパターンを作り
、この反転パターンに対して上記の縮小処理を行ない、
得られた信号の″１”と１０”を再度反転することによ
シ、得ることができる。この場合、縮小あるいは拡大す
る絵素数は、第３１囚の欠陥ｃ、ｄの発生部分における
配線パターンの残９寸法！、、あるいけパターン間隔１
３ａをどこ１で許容するかによって予め決定しておく。

例えば、縮小絵素数をＮ、４大絵素数をＭとすると、被
検査パターン上で残シ寸法が（２Ｎ＋１）絵素以上ある
場合、および隣接パターンとの最小間隔幅が（２Ｍ＋１
）絵素ある場合には、断線、又はショートに判定されな
いことになる。

次に端点の連結状態を調べる具体的な方法の一例につい
て説明する。第５１囚のパターンＡ“とＢ“は、縮小又
は拡大処理を終了した後の２櫃パターンを示し＊　　ａ
ｌ　＋　ａｌ　ｓ　ｂｌ　＊　Ｊはそれぞれの予め定め
られている端点に該当する絵素を示す。このとき、パタ
ーンＡ“におけるａｌとａ、。

パターンＢ“におけるｂｌ　とす、がそれぞれ連結して
いるか否かを調べるために、記憶回路で以下に述べるよ
うにパターン内の各絵素に番号付けを行ない、それぞれ
の端点に対応する絵素の番号の一致、不一致を判定する
。この番号付けは、各々の孤立した配線パターン上の絵
素にそれぞれ同一の番号をもたせることを目的としてお
り、番号付けの方法は、入カバターンから第５図（４）
の領域Ｑに示したような部分パターンを順次切り出し、
そのパターン内の個々の絵素の状態によシ、新たな絵素
番号を発生するか従前の番号を伝ばんさせるかを決定す
るものである。第５図■は上記の部分パターンＱの説明
図であり、記号は各絵素に対応している。今、切シ出さ
れた１つの部分パターンにおいてＴｈ　Ｐ、に位置する
絵素がパターン内部の絵素、すなわち状態＠１”の場合
にのみＰ１＠Ｐ＠＊Ｐ１．Ｐ、の各絵素の状態を調べ＊
Ｐ＠に対応する絵素に対して以下のように番号を割りつ
ける。

すなわちｈ　Ｐｔ　＊　Ｐｇ　ｅ　Ｐａ　＊　Ｐａがす
べて加”の場合Ｔｈ　Ｐ、に対応する絵素に新しい番号
を付け。

Ｐｔ　＝　Ｐｇ　−Ｐｓ　−Ｐａの内のいずれかが′１
”の場合は次のような規則で既にある番号を伝ばんさせ
る。＋ＩＩＰ、、Ｐ、、Ｐ、、Ｐ、の内、状態６１”の
絵素がすべて同一の番号をもっている場合ｂＰ６に対応
する絵素にもこれらの絵素と同じ番号をつける。（２１
Ｐ１　、　Ｐｔ　、Ｐｓ　−Ｐ４の内。

状態＠１″の絵素が異なる番号をもつ場合、それらの番
号のうちの最小値をＰ、に対応する絵素につける。この
場合、上記絵素に対して異なる番号をもつ絵素が実際に
は連結していることを示すための同１直テーブルをメモ
リ内に作成しておく。第、　６図は、第５図（４）に示
す入カバターンに対して番号付けを行なった結果を示す
。部分パターンＱの代表絵素Ｐ、が図中のａ、ｂ、ｄの
位置に来たとき：新たな絵素番号が発生する。絵素ｐＨ
がＣに１□（１゜ 来たとき１部分パターンＱ内のＰ、、Ｐ４に対応する番
号はＰ、＝２．Ｐ、＝１となることから。

Ｐ、＝１と番号付けされると開時に１番号２と１の絵素
が連結していることを示す同値テーブルが作成される。

この同値テーブルは、上述の例の場合１例えばテーブル
上のアドレス２の欄に１という数値を格納する形式で作
成する。すなわち、前記のようＫＰｓ　、Ｐｔ　−Ｐｓ
　−Ｐ４　のうち状態″′１”の絵素が異なる番号をも
つ場合、それらの番号の最小値を求め、その値と異なる
値をアドレス、最小値をデータとして同値テーブルを作
成する。このような処理を行なうことによシ、第５図囚
の端点ａ１　＋　ａｔ　＋　ｂｌ　ｍ　ｂｔの絵素がそ
れぞれ番号１，２，３．３をもつことが判る。また。

ａｌ　とａ、は違う番号をもっているけれども、上記同
値テーブルを参照することにより１これらが互いに連結
しており、実質的に同一番号をもっていることが判る。

ｂ、とｂ２は同じ番号をもっていることから互いに連結
していることが判明する。

第７図は、クロック２Ｃ，２ｄに同期して動作する上記
原理を実現するための判定回路４の具体的回路構成の１
例を示す。図において、３ｓは第１図の二値化回路３か
ら出力される二値ツクターンは号である。このパターン
信号３ＳＦｉ、後述するシフトレジスタ及び判定ロジッ
ク回路から成る縮小処理回路１１によってＮ絵素分縮小
された後。

番号付は回路１２に入力される。番号付は回路１２は、
後述するようにシフトレジスタと番号の更新及び伝ばん
を決定するための判定ロジック回路から成り、既に述べ
た方法により、入カパターシの各絵素に対して番号の割
りっけを行ない、必要に応じてメモリ１８に同値テーブ
ルを作る。番号付けされたパターン信号は比較回路１３
において、メモリ１７から出力される端点辞書パターン
と比較され、それぞれのパターンの端点に位置する絵素
の番号がメモリ１９に格納される。なお。

メモリ１７からのデータ読出しはアドレス回路２２によ
り、またメモリ１９へのデータ格納アドレスは、端点辞
書パターンの予め定められている端点の番号により決定
される。１４は；くターン信号３Ｓｔ−Ｍ絵素分拡大さ
れたパターン信号に変換する拡大処理回路であり、その
出力は上記縮小処理回路の出力処理と同様に番号付は回
路１５．比較回路１６で処理され、メモ！７２０．２１
にそれぞれの同値テーブルと端点絵素の番号データが格
納される。このようにして、ある一定の検査範囲内の配
線パターンの処理が終了した後、すなわち。

第１回のパルス発生回路からの判定タイミング信号２ｅ
を受けた時点で、電子計算機等ゐデータ処理装置で構成
されているｆｌｌｌ制御回路２５によって。

メモリ１８，１９，２０，２１．２３を参照した断線、
ショートの判定処理が行なわれる。２３はメモリ１７に
格納舌れている端点辞書パターン内の端点番号を同一配
線パターンごとにグループ分けして記憶するためのメモ
リでおる。

第８図は、制御回路２５で行なわれる処理をフローチャ
ートで表現したものである。先ず、ルーチン２００で断
線フラグ、ショートフラグをクリアする。次に、ルーチ
ン２０１，２０２で、メモリ２３内の第１グループ、す
なわち第１番目の配線パターンの各端点の辞書の番号を
読みだす。ルーチン２０３ではメモリ１９内の上記番号
に泡応するアドレスに格納されている値を読みだし、メ
モリ１８に格納されている同値テーブルを参照しながら
、それらの値がすべて同一となるかどうか判定する。、
同一とならない場合、ルーチン２０４で断線フラグをた
てルーチン２０５に進む。同一でおる場合は、そのまま
ルーチン２０５に進む。

ルーチン２０５では、第１グループの各端点の辞書の番
号に対応するメモリ２１内のアドレスの内いる値とを、
メモリ２０に格納されている閾値テーブルを参照しなが
ら、同一であるか判定し、もし同一のものがある場合、
ルーチン２０６に進み。

ショートフラグをたて、ルーチン２０７に進む。

同一のものがない場合は、ルーチン２０７にそのまま進
み、すべてのグループ、すなわち、すべての配線パター
ンをチェックしたかどうかを判定する。すべてをチェッ
クしていない場合は、ルーチン２０８でパラメータ）上
：、を更新してルーチン２０２に戻シ１次のグループの
端点の連結関係のチェックを上記と同じ“流れで行なう
。そしてすべてのグループのチェックが終了した後、ル
ーチン２０９で断線フラグ、ショートフラグをチェック
して。

断線フラグ、またはショートフラグに１１”がたってい
る場合には、ルーチン２１０に進んで表示装置に表示指
命信号４ｂを送って断線、及びショートの存在を表示し
、ルーチン２１１に進む。断線、ショートフラグが“０
”の場合は、直接ルーチン２１１に進む。ルーチン２１
１では１次の検査位置を信号４ａでＸＹテーブルに送り
、テーブルを移動する。ルーチン２１２ではアドレス回
路２２に信号２５Ｃで次の検査のための先頭アドレスを
セットする。このようにして１本処理を終了する。

次に縮小処理回路１１の具体的構成を第９図によって説
明する。この回路は直列接続されたＮぺの縮小ユニット
ｌｌａ〜ｌｌｎからなり、各ユニットは３×３絵素の部
分パターンを切シ出すための２本のシフトレジスタから
なる回路１１０と。

部分パターンを判定する判定ロジック回路１１１から成
る。切り出し回路１１０は、例えば、第１０図に示す如
く、１水平走査ライン分の２値情報を一時的に記憶でき
る２本のシフトレジスタ１１２．１１３と１部分パター
ンを一時的に記憶できる２ビツトのシフトレジスタ１１
４，１１５゜１１６から成シ、出力ａ１　＊　　ａ＊　
＊　ａ３　ｅ　ａ４　＊ａ６嘗　ａ、、ａフ争ａ＠＊ａ
＠が第４図で述べた３×３絵素の部分パターンＰの二値
信号となる。

第１１図は判定ロジック回路１１１の構成図であり、９
．入力のＡＮＤゲート１１７から成シ、上記の部分パタ
ーンの二値信号ａ、〜ａ、がすべて“１”の場合のみ出
力信号″″１”が出力される。

以上のような構成によシ、前述の縮小方法を具体化でき
る。拡大処理回路１４は、前述のように１第９図の入力
及び出力部にインバータを各１つ付は加えた回路構成と
なる。なお１段数は、拡大絵素がＭ絵素の場合（１１Ｍ
段の拡大ユニットが必要である。

−第１２図は１番号性は回路１２の構成例を示したもの
である。仁の回路は、大きく別けて１部分パターンを切
）だす回路１２０と１番号の更新及び伝はんを判定する
回路１２１からなる。第１３図は、回路１２０の具体的
な回路構成例である。

２値入力信号１１５は、ゲート回路１２２によシ、入力
が″１”の場合は１１”１人力が＠０”の場合は′″２
Ｌ−１”に変換されたＬビットの出力信号１２３となる
。１２４は一水平走査ライン分の絵素情報を一時的に記
憶できるシフトレジスタ。

１２５．１２６は部分パターンを一時的に記憶できるレ
ジスタであシ、これらはＬピントの２値信号で表わされ
る第６図で説明した絵素の番号を伝はんするために、深
さ方向Ｌビットで構成されている。出力信号す、〜ｂ、
は、第５図（ト）のＰ、〜Ｐ、にそれぞれ対応する部分
パターンの信号となる。入力信号ｂ６は１回路１２１で
番号付けされた部分パターンの代表絵素Ｐ、の値を表わ
すもので、１クロンクおくれて入力される。第１４図は
回路１２１の具体的な構成例である。先ず１回路　７の
個々の動作について説明すると１回路１２８は最小値検
出回路であり、入力１〜ｂ、のうちの最小値を信号１４
５として出力する。回路１２７は比較回路であり、その
出力１４６は、入力す。

が“１”の場合のみ′１”となり、そうでないとき′″
０”となる。回路１４１は選択回路であり。

信号１４６が′１”のとき回路１２８の出力信号１４５
を選択し、信号１４７として出力する。信号１４６が”
ｏ”のときは固定値″＠　２Ｌ　　１　＃の値を出力す
る。回路１４０は比較回路であシ、信号１４５が“２Ｌ
−１”の値に一致した場合にのみ、その出力信号１４８
が“１”となり、ＡＮＤゲート１４８を開く。回路、１
４２はカウント回路であり、信号１４６と１４８（ＤＡ
Ｎｒ）出力１４９が＠１”となった回数を記憶する。回
路１４３けゲート回路であシ、信号１４９が＠１”のと
きけカウンタ出力１５０を選択し、信号１４９が＠０”
のときは信号１４７を選択する。ゲート回路１４３の出
力は信号ｂ６、又はデータ信号３１Ｄとなる。　　。

回路１２９は″チプ歳りサであり・第７図のメモリ１８
のアドレス信号３１Ａとしてｂ１〜ｂ。

の値を順次出力する。なお、信号１４６が１１”の場合
のみ、これが書込み信号３１Ｗとなってメモリ１８のア
ドレスｂ１〜ｂ、にデータ３１Ｄが書き込まれる。

上記回路構成において、ｔず１番号の更新の場合、すな
わちｓ　ｂ！ｌ　＝　１　＊　Ｊ　＝　Ｊ　＝　ｋ）８
＝ｂ４＝２’−１の場合のデータの流れを説明する。こ
の場合、信号１４６は“１”、信号１４５は″２Ｌ−１
”となるため、信号１４９が′１”となってカウント回
路内のカウント値が＋１される。信号１４９が′１”と
なったことにより、このカウント値がゲート回路１４３
で選択され、信号３１Ｄおよびｂ６の値となる。メモリ
１８には、アドレス２Ｌ−１にこのカウント値が格納さ
れる。次に、番号の伝ばんの場合、すなわち、　ｂ、　
＝１．Ｍｉｎ（ｂ、　−ｂｓ　−ｂｓ　−ｂ４　）””
Ｂ”！ｑ２Ｌ　−１の場合のデータの流れを説明する。

この場合、信号１４６は″１”、信号１４５の値は＠Ｂ
”となるため、信号１４８は１０”、信号１４７は＠Ｂ
”−となる。その結果、信号１４９は＠０”となりカウ
ント値はそのままであり、ゲート回路１４３により信号
１４７の値＠Ｂ”が信号３１Ｄ、ｂｅＯ値となる。そし
て、メモリ１８上のアドレスｂ。

〜ｂ４に同一データ″″Ｂ″′が格納される。なお。

ｂ、笑１の場合は、信号１４６すなわち、ライト信号３
１ＷがＩＯ″であるので、メモリ１８にはデータは書き
込まれない。以上、説明したように。

第１２図の回路によシ５番号付けを実現化することがで
きる。

第１５図は、比較回路１３の具体的な構成例である。信
号３０は番号付は回路１２からのＬビットの出力信号で
あシ、信号３３はメモリ１７から出力される端点辞書パ
ターンの信号でるる。この端点辞書パターンは、端点位
置に予めだめられた番号が付けられており、端点以外の
位置は０である。先ず回路の個々の動作について説明す
る。回路１３１は比較回路であり、入力信号３３が０”
の場合のみ出力信号１３２が＠１”となり、インバータ
１３ｉで反転した信号３２Ｗは”０″となる。従って入
力信号３３が′″０”以外、すなわち。

辞書端点番号がある場合のみ、信号３２Ｗが′１″とな
る。信号３２Ｗはメモリ１９へのデータ３２Ｄの誉き込
み信号となっておシ、これが１１＃のときのみ、メモリ
１９の所定アドレス３２Ａにデータ３２Ｄが誉き込まれ
る。第１５図に示した回路により、辞書の端点番号に対
応する記憶回路１９のアドレスに１回路１２で番号付け
された端点の番号を誉き込むことがで巷る。

第７図の番号付は回、路１５．比較回路１６け回路１２
９回路１３と全く同様な構成でよい。

（６）　　まとめ 以上説明したごとく本発明は、予め正常な各配線パター
ン内の複数の端点の位置を記憶しておき。

検査時に配線パターンの縮小パターンと拡大パターンを
求め、それぞれのパターン内の前記端点の連結状態を調
べて、断線とショートを判定することを特徴とするため
、予め定められた欠陥の致命度の限界以上のものの存在
は容易に検出でき、；クターン検査装置において極めて
有効な、方法である。

【図面の簡単な説明】

第１図は１本発明のパターン欠陥判定方法を採用できる
検査装置の全体構成を示す図、第２図は。 本発明の詳細な説明するための正常な配線パターンを示
す図、第３図（イ）、　（Ｂ）、　（Ｃ’）は、本発明
の詳細な説明するものであシ、囚は第２図に対応する配
線パターンに欠陥がある場合の図、■は■を縮小した場
合の図、（ＣＩＦｉ囚を拡大した場合の図、第４図囚、
■は配線パターンを縮小する方法を説明するための図、
第５図（４）、＠は番号付けを行なう方法を説明するも
ので１凱（４）は配線パターンを示した図、■は１部分
パターンを示した図、第６図は。 第５図囚を番号付けした結果を示す図、第７図は。 第１図の判定回路４の具体的構成で示した図、第８図は
第７図の制御回路２５で行なう処理のフローチャート、
第９図は第７図の縮小処理回路１２の構成を示した図、
第１０図は第９図の１１０の具体的構成を示した図、第
１１図は第９因の１１１の具体的構成を示した図、第１
２図は第７図の番号付は回路１３の構成を示し元図、第
１３図は第１２図の１２０の具体、―構成′を示した図
、第１４図は第１２図の１２１の具体的構成を示した図
。 第１５図は第７図の比較回路１３の具体的構成を示した
図である。 ′％　　ｌ　　図 第７図 第　　３　　　図 （Ａ） ｖｉ４図 第　　ＩＺ　　　図 ＩＺ 茅　！３　　図 ４３　４１　　メｔ　４４　ノ５ 第１４図 篤　ｌタ　図

Claims (1)

1. 【特許請求の範囲】 １、　配線パターンの断＃！、ショートを判定する装置
   において、予め正常な各配線パターン内６必要な端点の
   位置を記憶しておき、検査時、各配線パターンごとに上
   記端点の連結状態を調べ、１つでも連結していない端点
   がある場合を断線。 他の配線パターンの端点に連結している端点がある場合
   をショートどするパターンの欠陥判定方６法。 ２　検査時に配線パターンの縮小パターンと拡大パター
   ンを求め、それぞれのパターン内の端点の連結状態を調
   べ、縮小パターン内に１つでも連結していない端点があ
   る場合を断線、拡大ノくターン内に他の配線パターンの
   端点に連結している端点がある場合をショートとする第
   １項記載のパターンの欠陥判定方法。