JPS5891500A - 電子楽器 - Google Patents
電子楽器Info
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- JPS5891500A JPS5891500A JP56190402A JP19040281A JPS5891500A JP S5891500 A JPS5891500 A JP S5891500A JP 56190402 A JP56190402 A JP 56190402A JP 19040281 A JP19040281 A JP 19040281A JP S5891500 A JPS5891500 A JP S5891500A
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- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタル的VC複数の楽音な同時に生成す
る電子楽器に関する。
る電子楽器に関する。
m*同時に生成するには、儀畝の条曾生成中寂と各楽音
生成手段の出力kD/に変換する複数のディジタル/ア
ナログ変換回路とを必要とし、而して各ディジタル/ア
ナログ変換回路の出力をミキシングして複数の楽音の合
成音を放音するものである。したがって複数の楽音生成
手段やディジタル/アナログ変換回路が必要であるから
回路構成が複雑になり、またLSI化した場合vcは必
要なビン数が多くなるため設計上不利となる欠点などが
ある。
生成手段の出力kD/に変換する複数のディジタル/ア
ナログ変換回路とを必要とし、而して各ディジタル/ア
ナログ変換回路の出力をミキシングして複数の楽音の合
成音を放音するものである。したがって複数の楽音生成
手段やディジタル/アナログ変換回路が必要であるから
回路構成が複雑になり、またLSI化した場合vcは必
要なビン数が多くなるため設計上不利となる欠点などが
ある。
この発明は上述しに事情の下になこれたもので。
その目的とするところは、少くとも2系統の楽音を時分
割処理によって生成することによりディジタル/アナロ
グ変換回路等が1個で済み、したがってLSI化の際[
H必、要なビン数が少くて済み。
割処理によって生成することによりディジタル/アナロ
グ変換回路等が1個で済み、したがってLSI化の際[
H必、要なビン数が少くて済み。
また各系統の楽音に対し個別に音色、音量の制御が容易
に行えるようにした電子楽器t#に供てることである。
に行えるようにした電子楽器t#に供てることである。
以下、この発明の一冥施例につき図面を参照して詳細に
説明する。
説明する。
第1図は1本実施例に用いられる大規模集積回路(L8
I)アンプ1の機能ブロックおよび2系統設けられたサ
ンプルホールドg路sM、ss等ケ示した図で1本実施
例の電子楽器は1側のLSIチップにて、楽音信号が生
成されるものでToモこのLSIチップ1内T/cは後
述する楽音生成部2と制御部3(この制御部3の詳細な
説明は省略する。)とを有する。そして、この制御部3
からに、パスラインBIY:介して外部スイッチあるい
に鍵盤上の鍵スイ4?チな走査する信号?出力するほか
外部メモリ(RAMある%t= d ROM )にアド
レス指定をする為の信号あるいはデータを出力する。
I)アンプ1の機能ブロックおよび2系統設けられたサ
ンプルホールドg路sM、ss等ケ示した図で1本実施
例の電子楽器は1側のLSIチップにて、楽音信号が生
成されるものでToモこのLSIチップ1内T/cは後
述する楽音生成部2と制御部3(この制御部3の詳細な
説明は省略する。)とを有する。そして、この制御部3
からに、パスラインBIY:介して外部スイッチあるい
に鍵盤上の鍵スイ4?チな走査する信号?出力するほか
外部メモリ(RAMある%t= d ROM )にアド
レス指定をする為の信号あるいはデータを出力する。
そして、外部スイッチあるいに鍵スィッチなどの外部操
作信号あるいは外部メモリからのデータなどがパスライ
ンBly介して制御部3に入力される。
作信号あるいは外部メモリからのデータなどがパスライ
ンBly介して制御部3に入力される。
その結果、 I制御部3からに、パスラインBt。
Beから入出力する情報に応じて楽音生成部2に対し如
何なる楽音を生成すべきかという指示か送られる。しか
して、この制御部3と楽音生成部2とは、双方向のデー
タバス(4ビツトパス)DIと、データ以外の制御僧゛
号な送出する制御信号用のコントロールバスOs(これ
は、11%lI1部3カラ楽音生成部2への一方向性の
バスである。)とにて連結されている。そして、楽音生
成部2からはパスラインBIY介して外部のD/A変換
器4へ楽音出力が送出される。
何なる楽音を生成すべきかという指示か送られる。しか
して、この制御部3と楽音生成部2とは、双方向のデー
タバス(4ビツトパス)DIと、データ以外の制御僧゛
号な送出する制御信号用のコントロールバスOs(これ
は、11%lI1部3カラ楽音生成部2への一方向性の
バスである。)とにて連結されている。そして、楽音生
成部2からはパスラインBIY介して外部のD/A変換
器4へ楽音出力が送出される。
上記D/A変換器4へ入力する楽音データは後述する工
うにMAINとSUBの2系統の特性をもち、各系統の
楽音データは上記LSIチップ1にて時分割処理により
生成され、D/A変換器4へ時分割的に入力τる。そし
てD/A変換器4によりアナログ量に変換された各系統
の楽音信号ヰMAIN、SUBの各系統別に設けられた
サンプルホールド回路5M、58に印加される。
うにMAINとSUBの2系統の特性をもち、各系統の
楽音データは上記LSIチップ1にて時分割処理により
生成され、D/A変換器4へ時分割的に入力τる。そし
てD/A変換器4によりアナログ量に変換された各系統
の楽音信号ヰMAIN、SUBの各系統別に設けられた
サンプルホールド回路5M、58に印加される。
MAINのサンプルホールド回路5M1dトラン。
スフアゲ−)5M−Gと、このトランスフアゲ−)5M
−Gの出力側と抵抗5M−Rv介し接続これ且つ一端が
接地されているコンデンサ5 M−Cと、上記抵抗sM
−R,コンデンサ15M−Cの各他端と十入力端子が接
続されている演算増幅器5M−Aとにより構成される。
−Gの出力側と抵抗5M−Rv介し接続これ且つ一端が
接地されているコンデンサ5 M−Cと、上記抵抗sM
−R,コンデンサ15M−Cの各他端と十入力端子が接
続されている演算増幅器5M−Aとにより構成される。
そして演算増幅器5M−Aの一入力端子はその出力端子
と接続され。
と接続され。
また演銀増幅55M−Aの出力はフィルタ回路6MK入
力する。
力する。
SUBのサンプルホールド回路5Sも全く同様な構成で
あり1図示の如くトランスファゲート58−G、抵抗5
8−R,コンデンサ58−C,演算増幅器58−Aから
成り、また演算増幅器5S−人の出力はフィルタ回路6
Sに入力する。而してMAIN、8UBの各トランスフ
ァゲート5M−G、58−Gり夫々、制御部3が出力す
る第5図(s)、 (g)に木々示すタイミング信号
ts、tsV各ゲート熾子に印加され、開閉制御される
。したがってMAINのサンプルホールド回WaSMf
lタイをング信号tsの出力ごとにMAINの楽音信号
のサンプルホールドを行い、他方、8UBのサンプルホ
ールド回路58はタイミング信号ttの出力ごとIC8
0Hの楽音信号のサンプルホールドを行う。
あり1図示の如くトランスファゲート58−G、抵抗5
8−R,コンデンサ58−C,演算増幅器58−Aから
成り、また演算増幅器5S−人の出力はフィルタ回路6
Sに入力する。而してMAIN、8UBの各トランスフ
ァゲート5M−G、58−Gり夫々、制御部3が出力す
る第5図(s)、 (g)に木々示すタイミング信号
ts、tsV各ゲート熾子に印加され、開閉制御される
。したがってMAINのサンプルホールド回WaSMf
lタイをング信号tsの出力ごとにMAINの楽音信号
のサンプルホールドを行い、他方、8UBのサンプルホ
ールド回路58はタイミング信号ttの出力ごとIC8
0Hの楽音信号のサンプルホールドを行う。
フィルタ回路6MHMAINの楽音の音色を制御し、そ
の出力は可変抵抗器V RMt’介しミキサ7へ入力す
る。またフィルタ回路6Sは80Bの楽音の音色を匍1
#し、その出力は可変抵抗器vhSな介しミキサ7へ入
力する。可変抵抗器VRM。
の出力は可変抵抗器V RMt’介しミキサ7へ入力す
る。またフィルタ回路6Sは80Bの楽音の音色を匍1
#し、その出力は可変抵抗器vhSな介しミキサ7へ入
力する。可変抵抗器VRM。
v旦Sは夫々1MAINと8UBの各楽音の音量比な制
御部、−= 外部スイッチとして設けられて いる。
御部、−= 外部スイッチとして設けられて いる。
ミキサ7はMAIN、SUBの各楽音信号を合″成し、
アンプ8.スピーカ9v介しその合成音を放音する。
アンプ8.スピーカ9v介しその合成音を放音する。
次に、第2図(A)〜(C)’Y参照して、楽音生成部
2d詳細につき説明する。なお、第3図は時第2図(A
)〜(C)の図面接続状態を示している。
2d詳細につき説明する。なお、第3図は時第2図(A
)〜(C)の図面接続状態を示している。
この第2図(A)〜(C)にて示されている集音生成部
2は、大別すると次の10個のブロックに力る。先ず、
各ブロックの概略的な機能について述べる。
2は、大別すると次の10個のブロックに力る。先ず、
各ブロックの概略的な機能について述べる。
ブロック1Gは、音階クロック発生部で5割当てられた
音高の楽音乞発生する為の基本となるスケールクロック
SOCLKlに:生成する。なお。
音高の楽音乞発生する為の基本となるスケールクロック
SOCLKlに:生成する。なお。
この音階りaツク発生部10H4’チャンネルの時分割
動作をする。
動作をする。
クロック20は、波形ステップカウンタ部で。
上記音階りaツク発生部10からのスケールクロック8
CCLK[工ってカウントアツプして、その、内容?波
形RAM部30に出方する。なお、この波形ステップカ
ウンタ部2oも4チヤンネルの時分割動作をする。
CCLK[工ってカウントアツプして、その、内容?波
形RAM部30に出方する。なお、この波形ステップカ
ウンタ部2oも4チヤンネルの時分割動作をする。
ブロック30框上述した波形RAM部で、楽音波5vt
sのステップに分割し、各ステップ毎ニ波形の差分[を
記憶する。この波形RAM部3゜は後述するように2種
類(MAIN/8UB)の波形を記憶し、各チャンネル
毎にいずれかの波形の差分値ケ選択出力する。
sのステップに分割し、各ステップ毎ニ波形の差分[を
記憶する。この波形RAM部3゜は後述するように2種
類(MAIN/8UB)の波形を記憶し、各チャンネル
毎にいずれかの波形の差分値ケ選択出力する。
ブロック4oは、チャンネル制御部で、4チヤンネルe
各チヤンネルから発生これる楽音を2檜類の特性の◆+
=6楽音のいずれか、に設定して制御する。このチャン
ネル郁制御部40からは、制御信号MAIN/SUB、
りaVり(lJw、BsY各チャンネル毎に出力する
、 ブロック50HADSKレジスタ部で、予め2種類(M
A I N / 8 U B ) ノ:c y ヘミ
ープデータが記憶される。従って、上記チャンネル制御
部40がら出力される制#信号MAIN/SUBにて−
ずれかのエンベa−プデータが各tヤンネル毎に選択さ
れる。
各チヤンネルから発生これる楽音を2檜類の特性の◆+
=6楽音のいずれか、に設定して制御する。このチャン
ネル郁制御部40からは、制御信号MAIN/SUB、
りaVり(lJw、BsY各チャンネル毎に出力する
、 ブロック50HADSKレジスタ部で、予め2種類(M
A I N / 8 U B ) ノ:c y ヘミ
ープデータが記憶される。従って、上記チャンネル制御
部40がら出力される制#信号MAIN/SUBにて−
ずれかのエンベa−プデータが各tヤンネル毎に選択さ
れる。
クロック60はエンベa−プクaツク発生部でADSR
レジスタ部50から与えられるエンベローフデータに基
づき所宇の速度のエンベロープクロックF、NVCLK
f生成し、エンベロープカウンタ部70に送出する。彦
お、このエンベa−プクロツク発生部60も4チヤンネ
ルの時分割動作ケする。
レジスタ部50から与えられるエンベローフデータに基
づき所宇の速度のエンベロープクロックF、NVCLK
f生成し、エンベロープカウンタ部70に送出する。彦
お、このエンベa−プクロツク発生部60も4チヤンネ
ルの時分割動作ケする。
ブーツク70は上述のエンベa−プカウンタ部で、エン
ベa−グクロック発生s60から供給されるエンベロー
プクロックENV CL、Kによりカウント動作を行
うもので、このエンベロープカウンタ部70からは、5
ビツトのエンベa−プデータな乗算部90へ送出し、i
た。エンベa−プステータスを記憶しているステータス
レジスタ部80へもその内容を供給するほか、このエン
ベロープステータス部80へはステータスの変更を行う
ためのエンベa−プキャリー信号ENVC11Y送出す
る。勿論、このエンベロープカウンタ部70も4チヤン
ネルの時分割動作をする。
ベa−グクロック発生s60から供給されるエンベロー
プクロックENV CL、Kによりカウント動作を行
うもので、このエンベロープカウンタ部70からは、5
ビツトのエンベa−プデータな乗算部90へ送出し、i
た。エンベa−プステータスを記憶しているステータス
レジスタ部80へもその内容を供給するほか、このエン
ベロープステータス部80へはステータスの変更を行う
ためのエンベa−プキャリー信号ENVC11Y送出す
る。勿論、このエンベロープカウンタ部70も4チヤン
ネルの時分割動作をする。
ブロック80に、上述のステータスレジスタ部でTov
エンベクープステータスな記憶し、その情報に基づきA
D8Rレジスタ部50から出力するデータ?選択制御す
るほか、楽音の放音開始ある%/には停止などの制御を
行う。このステータスレジスタ部80も4チヤンネルの
時分割動作なする。
エンベクープステータスな記憶し、その情報に基づきA
D8Rレジスタ部50から出力するデータ?選択制御す
るほか、楽音の放音開始ある%/には停止などの制御を
行う。このステータスレジスタ部80も4チヤンネルの
時分割動作なする。
クロック90は上”述の乗算部であり、波形RAM部3
0から供給される波形の差分値データとエンベa−プカ
ウンタ部70から与えられるエンベクープデータとt乗
算して累算部100へその結果データな送出する。
0から供給される波形の差分値データとエンベa−プカ
ウンタ部70から与えられるエンベクープデータとt乗
算して累算部100へその結果データな送出する。
クロック100に累算部であV、エンベロープ制御ばれ
た波形の差分値データを累算することによって波形の各
サンプル点における振幅値データな得るようになってお
り、その出力な外部のD/A変換器へパスラインBs9
介して供給するようになっている。なお、上述したよう
に外部で、上記可変抵抗器VRM、VR8g操作して2
種類の楽音(MAIN/5UB)の音量比を可変制御し
たり、あるいは更に上記フィルタ回路6M、68(アナ
ログ回路)?上記2種類の各楽音について切替制御した
V″′f″る為、この累算部10Gからは時分割処理の
各周期(4チヤンネル時間)v2分割して、各種類の波
形の振幅値データを交互に出力するようになって−る。
た波形の差分値データを累算することによって波形の各
サンプル点における振幅値データな得るようになってお
り、その出力な外部のD/A変換器へパスラインBs9
介して供給するようになっている。なお、上述したよう
に外部で、上記可変抵抗器VRM、VR8g操作して2
種類の楽音(MAIN/5UB)の音量比を可変制御し
たり、あるいは更に上記フィルタ回路6M、68(アナ
ログ回路)?上記2種類の各楽音について切替制御した
V″′f″る為、この累算部10Gからは時分割処理の
各周期(4チヤンネル時間)v2分割して、各種類の波
形の振幅値データを交互に出力するようになって−る。
従って1本実施例の回路構成によれば、チャンネル制御
部40の制御に応じて、4チヤンネルのうちいずれかの
チャンネルがMAINの特性?もつ楽音な、他のチャン
ネルかSUBの特性なもつ楽音を発生することか出来る
ようになるもので。
部40の制御に応じて、4チヤンネルのうちいずれかの
チャンネルがMAINの特性?もつ楽音な、他のチャン
ネルかSUBの特性なもつ楽音を発生することか出来る
ようになるもので。
例えばMA I N11t−データ・1・で、8UBI
Ilvデータ′″O#で表わ丁ようにすれば、$1表に
示丁如く、4チヤンネルのうち、いずれのチャンネルf
M A I Nの特性tもつ楽音として、Vhずれの
チャンネル%:8UBの特性をもつ楽音として生成する
かが可変制御出来るものである。
Ilvデータ′″O#で表わ丁ようにすれば、$1表に
示丁如く、4チヤンネルのうち、いずれのチャンネルf
M A I Nの特性tもつ楽音として、Vhずれの
チャンネル%:8UBの特性をもつ楽音として生成する
かが可変制御出来るものである。
第 1 表
なお、このMAINめるいに80Hの設定に。
倒えは、一方をメロディ音、他方ケ伴奏音としたり、一
方ケ自動演奏音、他方をマニュアル演奏音としy:0す
ることが出来、!!げ、制御部3にて如来ることになり
、極めて汎用性の高いものとなる。
方ケ自動演奏音、他方をマニュアル演奏音としy:0す
ることが出来、!!げ、制御部3にて如来ることになり
、極めて汎用性の高いものとなる。
次に、各部の#細な構成につき順に説明してゆく。
<1>音階クロック発生部10
音階りaツク発生部10.には音階コードレジスタ10
−1とオクターブコードレジスタ10−2を有し、この
各レジスタto−1,10−2はりaツクa(第5図(
a)参照)′にてシフトするシフトレジスタより成る。
−1とオクターブコードレジスタ10−2を有し、この
各レジスタto−1,10−2はりaツクa(第5図(
a)参照)′にてシフトするシフトレジスタより成る。
そして、この音階コードレジスタ1G−14−!、4ビ
ットパラレルに4段のシフト動作し、オクターブコード
レジスタ1O−2tl!3ビツトパラレルに4段のシフ
ト動作する。
ットパラレルに4段のシフト動作し、オクターブコード
レジスタ1O−2tl!3ビツトパラレルに4段のシフ
ト動作する。
この音階コードレジスタ1o−1とオクターブコードレ
ジスタ1O−2に配憶される音階コードオクターブコー
ドと、音階あるいはすクタープとの関係に@21!及び
第3表のとおりである。
ジスタ1O−2に配憶される音階コードオクターブコー
ドと、音階あるいはすクタープとの関係に@21!及び
第3表のとおりである。
第 2fi
第 3 !!
なお、第2!!にお−て、特殊コードjl 111Jは
、スケールクロック8CCLKの出力す停止する機能な
もち、この特殊コード[111Jにそのチャンネルから
楽音な発生させない場合に入力するものである。
、スケールクロック8CCLKの出力す停止する機能な
もち、この特殊コード[111Jにそのチャンネルから
楽音な発生させない場合に入力するものである。
そして、音階コードレジスタ10−1には制御部3から
データバスLet1に:介して4ビツトの音階コードが
供給される。そして、その4ビットコードはトランスフ
ァゲートGI G−1,GI O−2゜GI O−s、
Gl ci−4w介して音階コードレジスタ10−1の
入力端子に印加される。このトランスフアゲ−)GI
O−I NGt O−4(その信金てのトランス7アゲ
ートも同様)はゲート電圧がHtgh(論理値「1」)
レベルのとき開成される。従って、1制御&l!3から
コントロールバスCIY介して供給ζjる制御信号SC
WがLOWレベル(通常Highレベル、他の制御信号
も全く同様)となったときナントゲートNANDIO−
177)出力がHighレベルとなって上記トランス7
アゲー)GI O−I NGI O−4が開成すること
になへ一方、千〇りきこの音階コードレジスタ1O−1
の出力端子から一般にリサキュレートシて、入力端子に
供給ブれる音階コードニ、トランスフアゲ−)Gl
O−5、0I O−6、Gl O−7,GIO−8
が閉成されるので、音階コードレジスタ10−1に新た
な内容が書き込まれることになる。なお。
データバスLet1に:介して4ビツトの音階コードが
供給される。そして、その4ビットコードはトランスフ
ァゲートGI G−1,GI O−2゜GI O−s、
Gl ci−4w介して音階コードレジスタ10−1の
入力端子に印加される。このトランスフアゲ−)GI
O−I NGt O−4(その信金てのトランス7アゲ
ートも同様)はゲート電圧がHtgh(論理値「1」)
レベルのとき開成される。従って、1制御&l!3から
コントロールバスCIY介して供給ζjる制御信号SC
WがLOWレベル(通常Highレベル、他の制御信号
も全く同様)となったときナントゲートNANDIO−
177)出力がHighレベルとなって上記トランス7
アゲー)GI O−I NGI O−4が開成すること
になへ一方、千〇りきこの音階コードレジスタ1O−1
の出力端子から一般にリサキュレートシて、入力端子に
供給ブれる音階コードニ、トランスフアゲ−)Gl
O−5、0I O−6、Gl O−7,GIO−8
が閉成されるので、音階コードレジスタ10−1に新た
な内容が書き込まれることになる。なお。
各チャンネルは第5図(2)〜0)に示謬れるタイミン
グ信号t!〜t4と同期しており、制御部3で発生これ
るタイミング信号t1〜t4のいずれか選択されたチャ
ンネルのタイミングで音階コードレジスタ10−1の内
容が変更されることになる。
グ信号t!〜t4と同期しており、制御部3で発生これ
るタイミング信号t1〜t4のいずれか選択されたチャ
ンネルのタイミングで音階コードレジスタ10−1の内
容が変更されることになる。
また、上記ナンドデー)NANDI 0−1vcに制御
部3からコントロールパスC1Il#介して制”御信号
80Rが供給きれ、この制御信号SCRがLOWレベル
となった際、トランスファゲートq!O−1〜GtO−
4が開成して、音階コードレジスタ1O−1から出力さ
れた音階コードがデーp /(スD1を介して制御部3
に供給略れることになる0従って、制御部3では、音階
コードレジスタ10−1の内容も判別し得ることになる
。
部3からコントロールパスC1Il#介して制”御信号
80Rが供給きれ、この制御信号SCRがLOWレベル
となった際、トランスファゲートq!O−1〜GtO−
4が開成して、音階コードレジスタ1O−1から出力さ
れた音階コードがデーp /(スD1を介して制御部3
に供給略れることになる0従って、制御部3では、音階
コードレジスタ10−1の内容も判別し得ることになる
。
また、オクターブコードレジスタ10−2にも。
上記音階コーVレジスタ10−1と同様、制御部3から
オクターブコードが供給されて書舞込まれると共に、そ
の内容ヶ読出してデータバスDt9を介して制御部3に
供給することも出来る。
オクターブコードが供給されて書舞込まれると共に、そ
の内容ヶ読出してデータバスDt9を介して制御部3に
供給することも出来る。
即ち、トランスファケート’at O−9,01O−1
0,Gl O−11はデータバスLetの「1」。
0,Gl O−11はデータバスLetの「1」。
(zJ、raJの重み付けのラインに後練−されており
、制御信号OCWの出力時あるいは制御信号ucnの出
力時に、ナンドデー)NANDIO−2の出力がH1g
畳レベルとなり、オクターブコードレジスター0−2へ
の入出力制御が可能と71.kまた。トランスフアゲ−
)GI O−’l 2. GI O−13,Gt O−
14に、制(Ill信号OCWがLowレベル(通常H
ighレベル)となった時点で閉成され、リサキエレー
トループ?カットして新たなオクターブコードが上記ト
ランスファゲートGIG−9〜QIG−10から入力す
ることになる。
、制御信号OCWの出力時あるいは制御信号ucnの出
力時に、ナンドデー)NANDIO−2の出力がH1g
畳レベルとなり、オクターブコードレジスター0−2へ
の入出力制御が可能と71.kまた。トランスフアゲ−
)GI O−’l 2. GI O−13,Gt O−
14に、制(Ill信号OCWがLowレベル(通常H
ighレベル)となった時点で閉成され、リサキエレー
トループ?カットして新たなオクターブコードが上記ト
ランスファゲートGIG−9〜QIG−10から入力す
ることになる。
そして、この音階コードレジスター0−1.オクターブ
コードレジスター0−2の内容は、音階りayり発生回
路1O−3に供給づれる。この音階クロック発生回路1
0−3のfpllaIは示さないが例えば、不出−人が
既に出願しである特願昭53−31369号(%開@5
4−123937号1発明の名称「電子電器に於ける楽
音波形設定方式」)にもこの音階りaツク発生回路1o
−aと同様な回路のtiP#llな構成が示されている
6即ち、この音階クロック発生回路to−BTICは内
部vc4チャンネルのシフトレジスタ、音階コート0.
オクターブコードにより加数が選択されるマトリクス回
路(R,OM ) 、加算器等を有する。そして・この
音階クロック発生回路!O−3からは、上記音階コード
、オクターブコードにエリそれに対応したスケールクロ
ックSCC’LsKが各チャンネル毎に発生される。そ
して、そのスケールクロック8e8LKは丁ンドゲート
人NDIO−19f介して。
コードレジスター0−2の内容は、音階りayり発生回
路1O−3に供給づれる。この音階クロック発生回路1
0−3のfpllaIは示さないが例えば、不出−人が
既に出願しである特願昭53−31369号(%開@5
4−123937号1発明の名称「電子電器に於ける楽
音波形設定方式」)にもこの音階りaツク発生回路1o
−aと同様な回路のtiP#llな構成が示されている
6即ち、この音階クロック発生回路to−BTICは内
部vc4チャンネルのシフトレジスタ、音階コート0.
オクターブコードにより加数が選択されるマトリクス回
路(R,OM ) 、加算器等を有する。そして・この
音階クロック発生回路!O−3からは、上記音階コード
、オクターブコードにエリそれに対応したスケールクロ
ックSCC’LsKが各チャンネル毎に発生される。そ
して、そのスケールクロック8e8LKは丁ンドゲート
人NDIO−19f介して。
波形ステップカウンタ部2G、乗算部90.累算gto
oへ供給される。なお、このアンドゲートANDIO−
1の一方の入力端には、上記特殊コード「1111」が
出力した時、壱で、その出力の論理値がrOJとなるナ
ンドデー)NANDIG−3の出力が印加されている。
oへ供給される。なお、このアンドゲートANDIO−
1の一方の入力端には、上記特殊コード「1111」が
出力した時、壱で、その出力の論理値がrOJとなるナ
ンドデー)NANDIG−3の出力が印加されている。
従って、音階コードレジスタ1O−IK%殊コードが入
力してい彦ければ、音階クロック発生回路10−3から
与えられるスケールクロック8CCLKlに一アントゲ
ー)ANDIO−1に出力することに愈る。
力してい彦ければ、音階クロック発生回路10−3から
与えられるスケールクロック8CCLKlに一アントゲ
ー)ANDIO−1に出力することに愈る。
しかして−このスケールクロック8CCLKlは各音高
毎に決定これる周期をもつクロックで。
毎に決定これる周期をもつクロックで。
このりaツクの16発分の長さが当該音高の周期に相当
てる。従って、このりaツク8CeLK框、平均率音階
の場合、半音間で周波数が12”i倍異なってくる。
てる。従って、このりaツク8CeLK框、平均率音階
の場合、半音間で周波数が12”i倍異なってくる。
波形ステップカウンタ部20には波形ステップレジスタ
20−1と、その内容(ステップデータ)を歩進する為
のハーフアダー20−2とt有丁へこの波形ステップレ
ジスタ20−21−!クロックe(45図(2)参照)
Kてシフトでるシフトレジスタより成り、4ビツトパラ
レル[4段のシフト動作する。そして、この波形ステッ
プレジスタ2〇−1は波形RAM部30に対し、rつ」
〜「15」の16ステツプのアドレス端子定−fる。
20−1と、その内容(ステップデータ)を歩進する為
のハーフアダー20−2とt有丁へこの波形ステップレ
ジスタ20−21−!クロックe(45図(2)参照)
Kてシフトでるシフトレジスタより成り、4ビツトパラ
レル[4段のシフト動作する。そして、この波形ステッ
プレジスタ2〇−1は波形RAM部30に対し、rつ」
〜「15」の16ステツプのアドレス端子定−fる。
また、その内容は、音階り°aミック学生部0から供給
これるスケールクロック8CeLKかハーフアダー20
−2のキャリー入力端子C1n[供給されることに1つ
歩進される。
これるスケールクロック8CeLKかハーフアダー20
−2のキャリー入力端子C1n[供給されることに1つ
歩進される。
この波形ステーツブカウンタ部20に対し制#部3から
はコントロールバスC1yt介して制御信号信号8TW
は1通常Highレベルの信号であり。
はコントロールバスC1yt介して制御信号信号8TW
は1通常Highレベルの信号であり。
波形ステップレジスタ20−1の出力端子から出力され
たスデップデータゼトランスファゲートG20−1,0
2G−2,020−3,020−4を介してハーフアダ
ー20−2へ供給し、リサキュレートループを構成する
が、この制御1!号8TWがLowレベルの信号として
設定でれると、上吋己トランス7丁ゲート02G−1〜
G2G−4が閉じ、ナントゲートNAND20−11C
接続されたトランスフアゲ−)G20−5.G20−6
゜020−7.G20−8が開成する。従って、制御部
3からデータバスDAY介して与えられる4ビツトデー
タを波形のステップデータとして書き込むことが出来る
。その場合、制御部3は、第5図体)〜0)rc示され
るタイミング信号t1〜t4により、いずれのチャンネ
ルを選択するか制御出来る。
たスデップデータゼトランスファゲートG20−1,0
2G−2,020−3,020−4を介してハーフアダ
ー20−2へ供給し、リサキュレートループを構成する
が、この制御1!号8TWがLowレベルの信号として
設定でれると、上吋己トランス7丁ゲート02G−1〜
G2G−4が閉じ、ナントゲートNAND20−11C
接続されたトランスフアゲ−)G20−5.G20−6
゜020−7.G20−8が開成する。従って、制御部
3からデータバスDAY介して与えられる4ビツトデー
タを波形のステップデータとして書き込むことが出来る
。その場合、制御部3は、第5図体)〜0)rc示され
るタイミング信号t1〜t4により、いずれのチャンネ
ルを選択するか制御出来る。
また、制御l1Il信−18T凡は1通常Highレベ
ルの信号であるが、この信号がLowレベルに設定さj
、ると、トランスファゲート020−5〜020−8が
開成し、波形ステップレジスタ2 G −1カらのステ
ップデータがデータバスDIY介して。
ルの信号であるが、この信号がLowレベルに設定さj
、ると、トランスファゲート020−5〜020−8が
開成し、波形ステップレジスタ2 G −1カらのステ
ップデータがデータバスDIY介して。
制御部3へ送出されることになり、制御部3でに指定し
たチャンネルが如何なるステップにあるのかが判別出来
る。
たチャンネルが如何なるステップにあるのかが判別出来
る。
波形RAM部3部内0内波形RAM5O−iを有する。
この波形RAM30−1は2種ljl(MAIN/5U
B)の波形の差分値(1ステツプが3ビツトにて看現さ
れる。)が16ステツプにわけて入力設定これると共に
波形ステップレジスタ20−1の出力端子から与えられ
るステップデータrOJ〜「16」及びチャンネル制御
部40からの信号MAIN/8UBKより対応するデー
タが読出これる。
B)の波形の差分値(1ステツプが3ビツトにて看現さ
れる。)が16ステツプにわけて入力設定これると共に
波形ステップレジスタ20−1の出力端子から与えられ
るステップデータrOJ〜「16」及びチャンネル制御
部40からの信号MAIN/8UBKより対応するデー
タが読出これる。
即ち、この波形ルAM30−1は、2(種類)×16(
ステップ)×3(ビット)=96ビツト容量のRAMで
あり、この波形RAM30−1にはアドレス端子として
A 1 、 A 雪、A a 、 A sのほかMAI
N/8UB;1有し、データ入力端子としてIs、Is
、Is’有し、データ出力端子として0凰、0雪、0容
を有し、リード/ライト端子としてR/WF/有する。
ステップ)×3(ビット)=96ビツト容量のRAMで
あり、この波形RAM30−1にはアドレス端子として
A 1 、 A 雪、A a 、 A sのほかMAI
N/8UB;1有し、データ入力端子としてIs、Is
、Is’有し、データ出力端子として0凰、0雪、0容
を有し、リード/ライト端子としてR/WF/有する。
この波形RAM3G−IK制御部3がら所定の波形を書
き込む際は、先ず、データ入力端子I s。
き込む際は、先ず、データ入力端子I s。
Is、IsK対し、データバx D t v 「tJ=
r2J。
r2J。
「4」の重み付けのラインを介して、当骸データな印加
する。そして、制御信号R/ W f L o wレベ
ルとすれば、波形ステップレジスタ20−1から与えら
れるアドレスで、しかも後述するチャンネル制御部40
から供給される信号MAIN/8UBにて選択される種
類の波形エリアに上記波形が書き込まれることに表る。
する。そして、制御信号R/ W f L o wレベ
ルとすれば、波形ステップレジスタ20−1から与えら
れるアドレスで、しかも後述するチャンネル制御部40
から供給される信号MAIN/8UBにて選択される種
類の波形エリアに上記波形が書き込まれることに表る。
従って、この波形RAM3G−IK所定のデータな書き
込む際[H,予め波形ステップレジスタ20−1の内容
あるいはチャンネル11tII一部40内の音色IW制
御レジスタ40−1の内容v11き込みたいエリアを指
定するように制御部3からの制御信号8TW、M/SW
とデータバスD!のデータにLつ書き替えておき、順次
そのデータで上記波形RAM30−1のアドレスを指定
してゆけは良へこのようにして、書き込まれる各ステッ
プ毎のデータW1〜W a Hsビット構成で、その内
容に第1ビツトW s 、第2ビツトW倉が波形の差分
値ケ示し、第3ピツ) W sが符号r+/−Jw示す
こ°とになる。ただし1編4表に示すように、@11ビ
ツト1.第2ビットWtの組み合わせにより。
込む際[H,予め波形ステップレジスタ20−1の内容
あるいはチャンネル11tII一部40内の音色IW制
御レジスタ40−1の内容v11き込みたいエリアを指
定するように制御部3からの制御信号8TW、M/SW
とデータバスD!のデータにLつ書き替えておき、順次
そのデータで上記波形RAM30−1のアドレスを指定
してゆけは良へこのようにして、書き込まれる各ステッ
プ毎のデータW1〜W a Hsビット構成で、その内
容に第1ビツトW s 、第2ビツトW倉が波形の差分
値ケ示し、第3ピツ) W sが符号r+/−Jw示す
こ°とになる。ただし1編4表に示すように、@11ビ
ツト1.第2ビットWtの組み合わせにより。
rOJ、rlJ、r2J、 「ajを指示″fる工う
になる。
になる。
そして、このようにして書き込まれた波形の差分値デー
タは、波形ステップレジスタ20−1 カら供給これる
波形のステップデータと、音色制御レジスタ40−1か
ら供給される信号MAIN/8UBとによりアドレス指
定され、対応するデータが順次読み出これることになる
。
タは、波形ステップレジスタ20−1 カら供給これる
波形のステップデータと、音色制御レジスタ40−1か
ら供給される信号MAIN/8UBとによりアドレス指
定され、対応するデータが順次読み出これることになる
。
チャンネル制御部40には、上述したように音色制御レ
ジスタ4O−IVlirL、この音色制御レジスタ4G
−1rLりayり2(第s図(al参照) vc テシ
フトするシフトレジスタより成り、容量1ビツトで4段
のシフト動作する。
ジスタ4O−IVlirL、この音色制御レジスタ4G
−1rLりayり2(第s図(al参照) vc テシ
フトするシフトレジスタより成り、容量1ビツトで4段
のシフト動作する。
この音色制御レジスタ40−1は、その内容か論理値「
1」であればMAINの特性ケ指定し。
1」であればMAINの特性ケ指定し。
論理値[0丁であれば8UBの特性を指定することにな
る士しかして、この音色制御レジスタ4〇−1の内容を
臀き替える場合は、データバスD1の電み付けrlJの
ラインにそのデータを送出aコントミールパスCtから
制御信号M/5W7LOWレベルとして出力する。
る士しかして、この音色制御レジスタ4〇−1の内容を
臀き替える場合は、データバスD1の電み付けrlJの
ラインにそのデータを送出aコントミールパスCtから
制御信号M/5W7LOWレベルとして出力する。
上記制御信号M/8Wは、ナンドゲー)NAND40−
11C供給され、トランス7アゲー)040−1g開成
し、−万、音色制御レジスタ40−1のリサ中ニレード
ループ上にあるトランスファゲートG4.O−2に閉成
する。従って、上記データバスDIK送出されたデータ
?音色制御レジスタ4G−IKmft!込むことが出来
る。なお、その場合、制御部3では、第5図億)〜0)
に示されるタイミング信吟により、各チャンネルが指定
し得る瓢各チャンネルの判別が出来る。
11C供給され、トランス7アゲー)040−1g開成
し、−万、音色制御レジスタ40−1のリサ中ニレード
ループ上にあるトランスファゲートG4.O−2に閉成
する。従って、上記データバスDIK送出されたデータ
?音色制御レジスタ4G−IKmft!込むことが出来
る。なお、その場合、制御部3では、第5図億)〜0)
に示されるタイミング信吟により、各チャンネルが指定
し得る瓢各チャンネルの判別が出来る。
更に、制御部3では、音色制御レジスタ4〇−1に書込
んだMAIN/SUBの情報?、制御信号M 78 R
y I、 o wレベルとすることKより読み出すこと
が出来、その出力は、データバスD1の重み付け「1」
のラインに得られる。
んだMAIN/SUBの情報?、制御信号M 78 R
y I、 o wレベルとすることKより読み出すこと
が出来、その出力は、データバスD1の重み付け「1」
のラインに得られる。
しかして、今、音色制御レジスタ40−1に第5t#に
示したデータな書込んだ場合について以下に説明する。
示したデータな書込んだ場合について以下に説明する。
95表
その結果、音色制御レジスタ40−1から出力これる信
号MAIN/8UBは第5図の)に示す如くなる。そし
て、その信号は波形RAM3G−1のアドレス端子MA
IN/8UBのほか、チャンネル制御部40内のアント
ゲ−)AND40−1ブロツクに供給される。また、上
記インバータI40−1の出力は、AD8Rレジスタ部
50部側0して、上記アンドゲートAND40−1.A
ND40−zrci、第5図(a) (n基本りayり
砕が与えられ、アントゲ−)ANDao−1からは第5
図(C) K示す如きクロックgwが出力し、アントゲ
−)AND4G−2からは第・5図(d)K示す如きク
ロックの−が出力する。なお、このクロックyJ11゜
クロック2■は、後述する累算部100などに供給され
る。
号MAIN/8UBは第5図の)に示す如くなる。そし
て、その信号は波形RAM3G−1のアドレス端子MA
IN/8UBのほか、チャンネル制御部40内のアント
ゲ−)AND40−1ブロツクに供給される。また、上
記インバータI40−1の出力は、AD8Rレジスタ部
50部側0して、上記アンドゲートAND40−1.A
ND40−zrci、第5図(a) (n基本りayり
砕が与えられ、アントゲ−)ANDao−1からは第5
図(C) K示す如きクロックgwが出力し、アントゲ
−)AND4G−2からは第・5図(d)K示す如きク
ロックの−が出力する。なお、このクロックyJ11゜
クロック2■は、後述する累算部100などに供給され
る。
5 AD8Rレジスタ部50
部側0SRレジスタ部50&Cは、アタック時間な決定
するアタッククロック選択データな記憶するラッチ50
−1.50−2.ディケイ時間な決定でるディケイクロ
ック選択データを記憶するランチ50−3.50−4.
リリース時間な決定するリリースクロック選択データ
を記憶するラッチ50−5.50−11.サスナインレ
ベルな決定するサスティンレベルデータを記憶するラッ
チ50−7゜5O−Sを有する。
するアタッククロック選択データな記憶するラッチ50
−1.50−2.ディケイ時間な決定でるディケイクロ
ック選択データを記憶するランチ50−3.50−4.
リリース時間な決定するリリースクロック選択データ
を記憶するラッチ50−5.50−11.サスナインレ
ベルな決定するサスティンレベルデータを記憶するラッ
チ50−7゜5O−Sを有する。
そして、このラッチ50−1. 50−3.50−5.
50−7は2種類(MAIN/5UB)の楽音あうち、
MA’IN側の情報を記憶するラッチであり、ランチ5
0−2,50−4,5G−6゜50−8はSUB側の情
報V記憶するラッ≠である。
50−7は2種類(MAIN/5UB)の楽音あうち、
MA’IN側の情報を記憶するラッチであり、ランチ5
0−2,50−4,5G−6゜50−8はSUB側の情
報V記憶するラッ≠である。
しかして、この各データは、第4図に示すエンベa−プ
波形の形状な決定することになる。即ち’5ツチ5G−
1.50−2に!e[’JRるアタッククロック選択デ
ータにより、アタック時間(発音開始点から最大レベル
点までの時間)が決定ざパラッチ50−3.50−4に
記憶されるディケイクロック選択データに工9ディケイ
時間(最大レヘ# 点カC−,サスティンレベルまでの
時間)が決定され、ラッチ50−5.50−6に記憶さ
れるリリースクロック選択データにエリリリース時間(
サスティンレベルから発音終了点までの時間)が決定さ
れる。更に、ラッチ50−7.50−8に記[されるサ
スティンレベルデータによりサスティンレベルが決定さ
れる。
波形の形状な決定することになる。即ち’5ツチ5G−
1.50−2に!e[’JRるアタッククロック選択デ
ータにより、アタック時間(発音開始点から最大レベル
点までの時間)が決定ざパラッチ50−3.50−4に
記憶されるディケイクロック選択データに工9ディケイ
時間(最大レヘ# 点カC−,サスティンレベルまでの
時間)が決定され、ラッチ50−5.50−6に記憶さ
れるリリースクロック選択データにエリリリース時間(
サスティンレベルから発音終了点までの時間)が決定さ
れる。更に、ラッチ50−7.50−8に記[されるサ
スティンレベルデータによりサスティンレベルが決定さ
れる。
なお、このサスティンレベルデータナ最大レベルと同じ
にしておけば(後述するようVC,このサスティンレベ
ルデータは、エンベロープカウンタ部70から出力され
るエンベa−プデータの上位4ビツトと同じ重み付けが
なされている。)、オルガン音的なエンベロープが付加
し得ることに危り、このサスティンレベルデータを最小
レベル(0レベル)と同じにしておけば、撥弦音的なエ
ンベ、a−プを付加し得′ることになり、第4図に示し
たような一レベルにサスティンレベルY設fLでおけば
、アタック、ディケイ、サスティン、リリースの各変化
(ステータス)?モつエンベロープを付加し得ることに
なる。
にしておけば(後述するようVC,このサスティンレベ
ルデータは、エンベロープカウンタ部70から出力され
るエンベa−プデータの上位4ビツトと同じ重み付けが
なされている。)、オルガン音的なエンベロープが付加
し得ることに危り、このサスティンレベルデータを最小
レベル(0レベル)と同じにしておけば、撥弦音的なエ
ンベ、a−プを付加し得′ることになり、第4図に示し
たような一レベルにサスティンレベルY設fLでおけば
、アタック、ディケイ、サスティン、リリースの各変化
(ステータス)?モつエンベロープを付加し得ることに
なる。
次に、このラッチ5G−1〜50−8に、各データな設
定する場合について説明する。先ず、ラッチ50−1.
50−2にアタッククロック選択データを入力する場合
、先ず、SUBのデータ?データバスDIWc*III
御部3から出力する。そして。
定する場合について説明する。先ず、ラッチ50−1.
50−2にアタッククロック選択データを入力する場合
、先ず、SUBのデータ?データバスDIWc*III
御部3から出力する。そして。
そのデータケクロック鉤ムによりラッチ5G−11Cセ
ツトする。なお、このりaツクΔ!ムは制御部3から与
えられるクロックで、ラッチ50−1,5O−2VC共
通に供給される。
ツトする。なお、このりaツクΔ!ムは制御部3から与
えられるクロックで、ラッチ50−1,5O−2VC共
通に供給される。
次に、データバスD1に制御部3からMAINのデータ
な出力する。そしてクロックσ!ムにニジ。
な出力する。そしてクロックσ!ムにニジ。
そのデータケラッチ50−1にセットし、しかも。
既にラッチ50−1に入カブれていたSUBのデータケ
ラッチ5O−2VCセツトする二このようにして、ラッ
チ50−1[MAINのアタッククロック選択データを
、ラッチ50−2にSUBのアタッククロック選択デー
タな設定する。
ラッチ5O−2VCセツトする二このようにして、ラッ
チ50−1[MAINのアタッククロック選択データを
、ラッチ50−2にSUBのアタッククロック選択デー
タな設定する。
また、ラッチ5G−8,50−4にディケイクロック選
択データな設定する場合も、上記同様にして行えるが、
この場合、制御部3からに読込みクロックとして9tw
がラッチ50−3.50−4に供給′されている。
択データな設定する場合も、上記同様にして行えるが、
この場合、制御部3からに読込みクロックとして9tw
がラッチ50−3.50−4に供給′されている。
更vcSラツ千50−5.50−6にリリースクロック
選択データを、ランチ50−7.50−8にサスティン
レベルデータを設定する場合も、上記同様に行え、制御
部3から、読込みクロックとしてランチ50−5,50
−6にクロックV!璽乞ラッチ50−7.50−8にク
ロックΔ!I&供給する。
選択データを、ランチ50−7.50−8にサスティン
レベルデータを設定する場合も、上記同様に行え、制御
部3から、読込みクロックとしてランチ50−5,50
−6にクロックV!璽乞ラッチ50−7.50−8にク
ロックΔ!I&供給する。
以上の如くして、各ラッチ50−1〜50−8に記憶さ
れたデータは、チャンネル制御部40から供給これる信
号MAIN/8UB、後述するステータスレジスタ部8
0から入力する信号A T T。
れたデータは、チャンネル制御部40から供給これる信
号MAIN/8UB、後述するステータスレジスタ部8
0から入力する信号A T T。
DEC,RBLによって選択出力するものである。
即ち、ラッチ50−1の出カバ、トランス7アゲー)G
50−1.Gso−2,Goo−3,05G−41に:
介し、更にトランスファゲートq5〇−s、 Gs o
−s、 Gs O−7,Os o−slに:介して、エ
ンベa−ブークロック発生部60に与えられる。また、
ラッチ50−2の出力は、トランス77ゲー)G50−
e、 G5 o−t o、 G5 o’ −11,05
0−12を介し、トランスファゲートG50−5.0s
o−6,GISO−7,050−8ケ介してエンベロー
プクロック発生部601C与えられる。
50−1.Gso−2,Goo−3,05G−41に:
介し、更にトランスファゲートq5〇−s、 Gs o
−s、 Gs O−7,Os o−slに:介して、エ
ンベa−ブークロック発生部60に与えられる。また、
ラッチ50−2の出力は、トランス77ゲー)G50−
e、 G5 o−t o、 G5 o’ −11,05
0−12を介し、トランスファゲートG50−5.0s
o−6,GISO−7,050−8ケ介してエンベロー
プクロック発生部601C与えられる。
上記トランスファゲートG5o−1〜G50−4のゲー
ト信号は、上記信号MAIN/8UBvインバータ15
0−1!介して反転された信号であQ、従って、チャン
ネル制御部4oがMAINの楽音を指定した場合に、こ
のトランスフアゲ−)050−1〜050−4は開成す
る。
ト信号は、上記信号MAIN/8UBvインバータ15
0−1!介して反転された信号であQ、従って、チャン
ネル制御部4oがMAINの楽音を指定した場合に、こ
のトランスフアゲ−)050−1〜050−4は開成す
る。
逆に、トランス7アゲー)05G−9〜Gs。
−12のゲート信号は、上記信号MAIN/8UBであ
り、従って、チャンネル制御部40が8UBの楽音を指
定した場合に、このトランスファゲートG80−9 N
G50−121!開成16゜そして、トランスフアゲ−
)GISO−5〜Gi。
り、従って、チャンネル制御部40が8UBの楽音を指
定した場合に、このトランスファゲートG80−9 N
G50−121!開成16゜そして、トランスフアゲ−
)GISO−5〜Gi。
−8はステータスレジスタ部8oから信号人TTが供給
された場合、開成する。
された場合、開成する。
このように、ラッチ50−1.!to−2に記憶京れた
MAIN、SUBの楽音のアタッククロック選択データ
は、エンベロープステータスがアタックの場合に限v、
しかも、MAIN/SUBの指定により1選択的にエン
ベa−プクロック発生部60に供給されることになる。
MAIN、SUBの楽音のアタッククロック選択データ
は、エンベロープステータスがアタックの場合に限v、
しかも、MAIN/SUBの指定により1選択的にエン
ベa−プクロック発生部60に供給されることになる。
次にラッチ50−3.50−4に記憶したディケイクロ
ック選択データがエンベロ−プクaツク発生部60に供
給される場合について説明する。
ック選択データがエンベロ−プクaツク発生部60に供
給される場合について説明する。
即ち、ラッチ50−3の出、力は、トランス7アゲート
Gso−1s、G5 o−t 4. Gs O−15゜
050−18t’介し、更にトランスファゲートG50
−1 ?、 G50−18. G5 o−19,050
−20を介して、エンベロープクロック発生部60に供
給される。また、ラッチ50−4の出力に。
Gso−1s、G5 o−t 4. Gs O−15゜
050−18t’介し、更にトランスファゲートG50
−1 ?、 G50−18. G5 o−19,050
−20を介して、エンベロープクロック発生部60に供
給される。また、ラッチ50−4の出力に。
トランスファゲート050−21.050−22゜05
G−28,G50−24’l’介し、トランス7アゲ
ー)G50−17.050−18. G!i 0−1e
、G5o−2ov介してエンベa−ブクロツク発生部6
0に与えられる。
G−28,G50−24’l’介し、トランス7アゲ
ー)G50−17.050−18. G!i 0−1e
、G5o−2ov介してエンベa−ブクロツク発生部6
0に与えられる。
上記トランスファゲート050−1!l〜Gs。
−18のゲート信号に、上記信号MAIN/8UBχイ
ンバータl5G−2V介して反転された信号であり・従
って・チャンネル制御部40がMAIN。
ンバータl5G−2V介して反転された信号であり・従
って・チャンネル制御部40がMAIN。
の楽音を指定した場合に、このトランスフアゲ−)05
0−1s〜050−16は開成する。
0−1s〜050−16は開成する。
一方、トラフX7アゲー) G 5 G −21−05
0−24のゲート信号は、上記信号MAIN7817B
であり、従って、チャンネル制御部40がSUBの楽f
%−ffi定した場合に、このトランスフアゲ−)G5
0−21〜Q50−24は開成する。
0−24のゲート信号は、上記信号MAIN7817B
であり、従って、チャンネル制御部40がSUBの楽f
%−ffi定した場合に、このトランスフアゲ−)G5
0−21〜Q50−24は開成する。
そして、トランスファゲートG50−17〜G15G−
20はステータスレジスタ部8oから信号DBeが供給
きれた場合開成する。
20はステータスレジスタ部8oから信号DBeが供給
きれた場合開成する。
コノように、ラッチ5G−3,50−4に記憶されたM
AIN、8UBの楽音のディケイクロック選択データは
、エンベロープステータスがディケイの場合に限り、し
かも、MAIN/SUBの指定にエク1選択的にエンベ
a−プクロツク発生部60に供給されることになる。
AIN、8UBの楽音のディケイクロック選択データは
、エンベロープステータスがディケイの場合に限り、し
かも、MAIN/SUBの指定にエク1選択的にエンベ
a−プクロツク発生部60に供給されることになる。
す
次rc、ラッチ50−5.50−6に記憶した手リース
クロック選択データがエンベロープクロック発生部60
に供給される場合について説明する。
クロック選択データがエンベロープクロック発生部60
に供給される場合について説明する。
即チ、ラッチ50−5の出カバ、トランスフアゲ−)0
5 G−25,0s O−26,050−27゜050
−28%j介し、更にトランスファゲートGs O−2
9,Gs o−s o、G5 o−a 1. G50−
32を介して、エンベロープクロック発生部60に供給
−#1する。また、ラッチ50−6の出力は。
5 G−25,0s O−26,050−27゜050
−28%j介し、更にトランスファゲートGs O−2
9,Gs o−s o、G5 o−a 1. G50−
32を介して、エンベロープクロック発生部60に供給
−#1する。また、ラッチ50−6の出力は。
トランス7丁ゲートG50−33. G!S O−34
゜G50−srs、G50−36を介し、1!にトラン
スファゲート050−29.050−30,050−3
1.(150−32’i’介してエンベa−プククツク
発生部60に与えられる。
゜G50−srs、G50−36を介し、1!にトラン
スファゲート050−29.050−30,050−3
1.(150−32’i’介してエンベa−プククツク
発生部60に与えられる。
上記) ’)7 X 7 Tブー)05 G−21i
NG50−28のゲート信号は、上記信号MAIN/8
UBケインバーター50−3を介して反転された信号で
あり、従って、チャンネル制御部40がMAINの楽音
を指定した場合に、このトランス7アゲ−)050−2
5〜G5G−28は開成する。
NG50−28のゲート信号は、上記信号MAIN/8
UBケインバーター50−3を介して反転された信号で
あり、従って、チャンネル制御部40がMAINの楽音
を指定した場合に、このトランス7アゲ−)050−2
5〜G5G−28は開成する。
−万、トランスフアゲ−)050−33〜050−36
のゲート信号は、上記信号MAIN/8UBであり、従
って、チャンネル制御部40が80Hの楽音?指定した
場合に、このトランス7アゲー)G50−as〜G50
−36は開成する。
のゲート信号は、上記信号MAIN/8UBであり、従
って、チャンネル制御部40が80Hの楽音?指定した
場合に、このトランス7アゲー)G50−as〜G50
−36は開成する。
そして、トランスファゲート050729〜q50−3
2Hステ一タスレジスタ部80から信号RELが供給こ
れた場合開成する@ この工うに、ラッチ50−5.50−6に記憶ζt’t
たMAIN、SUBの楽音のリリースクロツタ選択デー
タは、エンベa−プステータスがリリースノ場合rc@
r)、Lか4MAIN/8UBの指定T/cより1選択
的にエンベロープクロック発生部60に供給されること
になる。
2Hステ一タスレジスタ部80から信号RELが供給こ
れた場合開成する@ この工うに、ラッチ50−5.50−6に記憶ζt’t
たMAIN、SUBの楽音のリリースクロツタ選択デー
タは、エンベa−プステータスがリリースノ場合rc@
r)、Lか4MAIN/8UBの指定T/cより1選択
的にエンベロープクロック発生部60に供給されること
になる。
次に、ラッチ5G−7,5O−11C記憶したヤスティ
ンレベルデータがステータスレジスタ部80に供給ζt
する場合について説明する。
ンレベルデータがステータスレジスタ部80に供給ζt
する場合について説明する。
即ち、ラッチ50−7の出カバ、トランスファゲートG
50−37. Gり 0−38. G50−39゜G
50−40t’介してステータスレジスタ部80に供給
され、ラッチ50−8の出カニ、トランスファゲートG
50−41.050−42.G50−43.GISO−
44ケ介してステータスレジスタ部80に供給これる。
50−37. Gり 0−38. G50−39゜G
50−40t’介してステータスレジスタ部80に供給
され、ラッチ50−8の出カニ、トランスファゲートG
50−41.050−42.G50−43.GISO−
44ケ介してステータスレジスタ部80に供給これる。
そして、上記トランスファゲートG50−37〜G50
−40のゲート信号は、上記信号MAIN/5UBvイ
アバーll5O−4Y介して反転しrS信号であり、従
って、チャンネル制御部40がMAINの楽音ケ指定し
に場合に、このトランスフアゲ−)G50−37〜G5
o−4oa開成する。
−40のゲート信号は、上記信号MAIN/5UBvイ
アバーll5O−4Y介して反転しrS信号であり、従
って、チャンネル制御部40がMAINの楽音ケ指定し
に場合に、このトランスフアゲ−)G50−37〜G5
o−4oa開成する。
一方、トランスファゲートG50−41〜050あり、
従って、チャンネル制御部40がSUBの楽音を指定し
た場合に、このトランスファゲートG50−41 NG
50−44は開成する。
従って、チャンネル制御部40がSUBの楽音を指定し
た場合に、このトランスファゲートG50−41 NG
50−44は開成する。
このように、ラッチ5G−7,50−8に記憶したMA
IN、8UBの楽音のヤスティンレベルデータは1M人
IN/8UBの指定により1選択的にステータスレジス
タ部80に供給されることに゛なる。
IN、8UBの楽音のヤスティンレベルデータは1M人
IN/8UBの指定により1選択的にステータスレジス
タ部80に供給されることに゛なる。
旦
本実施例の楽音にエンベロープクロック発生部60、エ
ンベロ−プカウンタ部70.ステータスレジスタ部80
によりエンベa−プ制御がな寧れるものである。
ンベロ−プカウンタ部70.ステータスレジスタ部80
によりエンベa−プ制御がな寧れるものである。
しかして、エンベロープクロック発生部60江AD8R
レジスタ部SOバら供給これるデータと。
レジスタ部SOバら供給これるデータと。
ステータスレジスタ部80から供給される信号ATT、
Dgc、REL、8U8vcxr)対応16速度のエン
ベロープクロックENV eLKを発生しく信号8U
8が入力する場合にエンベa−プクaツクENV C
LKr!発生しない。)エンベロープカウンタ部70に
供給する。
Dgc、REL、8U8vcxr)対応16速度のエン
ベロープクロックENV eLKを発生しく信号8U
8が入力する場合にエンベa−プクaツクENV C
LKr!発生しない。)エンベロープカウンタ部70に
供給する。
このエンベロープクロック発生部60の詳細な回路構成
図は省略するか、他のクロックの4チヤンネルの時分割
動作に対応し、各チャンネル毎−エンペa−プクaツク
BNV CLKlに発生丁ヘカお、このエンベロープ
クロック発生部60と同様な回路は本出願人が既に出願
しである特願昭53−31369号(%開昭54−12
3937号。
図は省略するか、他のクロックの4チヤンネルの時分割
動作に対応し、各チャンネル毎−エンペa−プクaツク
BNV CLKlに発生丁ヘカお、このエンベロープ
クロック発生部60と同様な回路は本出願人が既に出願
しである特願昭53−31369号(%開昭54−12
3937号。
発明の名称[電子楽器に於ける楽音波形設定方式)にも
開示しである。
開示しである。
そして、エンベa−プクロツク発生8(160から発生
したエンベロープクロックMNV CLKB。
したエンベロープクロックMNV CLKB。
エンベロープカウンタ部70に入力ず゛る。
このエンベロ−プカウンタ部70$−j、祥細な回範構
成は省略てる(がお、上記特願昭53−31369号(
特開昭54−123937号、頼明の名称「電子楽器に
於ける楽音波形設定方式」)にも、この部分の技術が開
示これている。)が、加算器、4段の5ビツトパラレル
にシフト動作するシフトレジスタと、その他ゲート回路
とより成る。
成は省略てる(がお、上記特願昭53−31369号(
特開昭54−123937号、頼明の名称「電子楽器に
於ける楽音波形設定方式」)にも、この部分の技術が開
示これている。)が、加算器、4段の5ビツトパラレル
にシフト動作するシフトレジスタと、その他ゲート回路
とより成る。
なお、上記シフトレジスタはクロックβ(第5図(a)
参照)にxvシフトする。
参照)にxvシフトする。
また、このエンベロープカウンタ部70L/cば。
ステータスレジスタ部8019倍!ATT、JJ12ζ
REL、808が与えられ、アップカウントするか(ア
タック#)ダウンカウントするか(ディケイ時、リリー
ス時)が指定される。
REL、808が与えられ、アップカウントするか(ア
タック#)ダウンカウントするか(ディケイ時、リリー
ス時)が指定される。
そして、このエンベロープカウンタ70の5ビツト出力
は乗算部90に供給されるほか、サネティンレベルとの
一致検出の為、上位4ビツト(重み付けrzJ、r4J
、rsJ、rxs、J )がステータスレジスタ部60
のイクスクルーシプノアゲー ト gNURso−1、
gNORe O−2,BNUi−180−3,ENO
R80−4に供給’Jt’l。
は乗算部90に供給されるほか、サネティンレベルとの
一致検出の為、上位4ビツト(重み付けrzJ、r4J
、rsJ、rxs、J )がステータスレジスタ部60
のイクスクルーシプノアゲー ト gNURso−1、
gNORe O−2,BNUi−180−3,ENO
R80−4に供給’Jt’l。
マタ、このエンペロ−プカウンタ部70からのエンペa
−プキャリー(ボo −)信号ENVC@は。
−プキャリー(ボo −)信号ENVC@は。
エンベロープステータスの変更ft行’>為、xy−−
タスレジスタ部80円のハーフアダー80−!の中ヤリ
ー入力端子CiK供給される。
タスレジスタ部80円のハーフアダー80−!の中ヤリ
ー入力端子CiK供給される。
次に、ステータスレジスタ部8oの詳細にづいて説明す
る。このステータスレジスタ1S80vct−X、ステ
ータスレジスタ80−2.サスティンステータスレジス
タ80−3@薯する。そして、このステータスレジスタ
8G−2H,りaツクO(第5ルのシフトレジスタであ
り、サスティンステータスレジスタ80−3は、クロッ
クe(@5図(a)参照)にてシフトする1ビツトで4
111.s4成のシフトレジスタである。
る。このステータスレジスタ1S80vct−X、ステ
ータスレジスタ80−2.サスティンステータスレジス
タ80−3@薯する。そして、このステータスレジスタ
8G−2H,りaツクO(第5ルのシフトレジスタであ
り、サスティンステータスレジスタ80−3は、クロッ
クe(@5図(a)参照)にてシフトする1ビツトで4
111.s4成のシフトレジスタである。
このステータスレジスタ80−2の内容と、サスナイン
ステータスレジスタ80−3の内容と。
ステータスレジスタ80−3の内容と。
エンベロープステータスとの関係は第6表に示すとおり
である。
である。
第 6 表
この第6表に示す工うに、tた第4図に示す工うに、デ
ィケイ状態とサスティン状態とは、サスティンステータ
スレジスタ80−3の内容がrOJであるのか「l」で
あるのかによって決定されもしかして、このステータス
レジスタ80−2の内容?クリア状態からアタック状態
に変更する。
ィケイ状態とサスティン状態とは、サスティンステータ
スレジスタ80−3の内容がrOJであるのか「l」で
あるのかによって決定されもしかして、このステータス
レジスタ80−2の内容?クリア状態からアタック状態
に変更する。
換言すると、楽音の放音を開始するようにするには、制
御部3から制御信号KEYONをLowレベル(!*理
値「0」)とする。なお、この制御信号KEYONは通
常状態でHighレベル(論理値「1」)である。
御部3から制御信号KEYONをLowレベル(!*理
値「0」)とする。なお、この制御信号KEYONは通
常状態でHighレベル(論理値「1」)である。
そして、その制御信号KEYONに、インバータl5o
−IK!?)反転−grt、、 オーrケ−)OR8G
−IK供給さtl、、ステータスレジスタ8o−2の重
み付けrlJの入力端子に論理値「1」の信号Y供給で
ることになる。一方、上記制御信号KEYONがアント
ゲ−)AND8G−1に供給ばれる為、ステータスレジ
スタ80−2の重み付ff r2Jの入力端子に論理値
fOJの信号を供給することになる。
−IK!?)反転−grt、、 オーrケ−)OR8G
−IK供給さtl、、ステータスレジスタ8o−2の重
み付けrlJの入力端子に論理値「1」の信号Y供給で
ることになる。一方、上記制御信号KEYONがアント
ゲ−)AND8G−1に供給ばれる為、ステータスレジ
スタ80−2の重み付ff r2Jの入力端子に論理値
fOJの信号を供給することになる。
その結果、ステータスレジスタ80−2の内容aro、
t」となり、アタック状態に設定される。
t」となり、アタック状態に設定される。
そして、この内容は、順次りaツクaでシフトされて、
出力端子からデコーダ80−4に供給される。いま、こ
のデコーダ80−4にて、アタック状態であることが検
出されると信号ATT@上述したトランスフアゲ−)0
50−5〜G50−8゜エンペa−プクロック発生部6
0.エンベロープカウンタ部70に供給し1、アタック
状態の動作な開始することになる。
出力端子からデコーダ80−4に供給される。いま、こ
のデコーダ80−4にて、アタック状態であることが検
出されると信号ATT@上述したトランスフアゲ−)0
50−5〜G50−8゜エンペa−プクロック発生部6
0.エンベロープカウンタ部70に供給し1、アタック
状態の動作な開始することになる。
また、上記ステータスレジスタ80−2の出力に、ハー
フアダー8O−1)l介し、’j!にオアゲー)C)R
80−1あるいにオアゲー)0880−2゜アントゲ−
)AND80−1+!r介して入力端子にリサキュレー
トすることになる。
フアダー8O−1)l介し、’j!にオアゲー)C)R
80−1あるいにオアゲー)0880−2゜アントゲ−
)AND80−1+!r介して入力端子にリサキュレー
トすることになる。
しかして、以下、上述の如くアタック状態に設定したチ
ャンネルの動作のみ説明するか、他のチャンネルも全く
独立的にエンペロープ制御の為の動作を行うようになる
。
ャンネルの動作のみ説明するか、他のチャンネルも全く
独立的にエンペロープ制御の為の動作を行うようになる
。
さて、アタック状態に設定されたチャンネルに対しては
、ヱンペa−ブクaツク発生部60から入力するエンベ
a−プクaツクENV CLKIC応じて順次カウン
トアツプする動作がエンベロープカウンタ部70にで行
なわれる。
、ヱンペa−ブクaツク発生部60から入力するエンベ
a−プクaツクENV CLKIC応じて順次カウン
トアツプする動作がエンベロープカウンタ部70にで行
なわれる。
従って、その出力は、 「00000Jから順次増加
し、第4図に示す如く最大レベル「11111」に達す
る。そして1次のエンベローブクミツクBNV eL
Kが入力すると、エンベロープキャリー信号gNvce
ケエンベa−プヵウンタ部70i出力し、ハーフアダー
8O−IK与える。
し、第4図に示す如く最大レベル「11111」に達す
る。そして1次のエンベローブクミツクBNV eL
Kが入力すると、エンベロープキャリー信号gNvce
ケエンベa−プヵウンタ部70i出力し、ハーフアダー
8O−IK与える。
その結果、ハーフアダー80−1で現在までの値「01
」に対し「+1」動作が行われて、その内容? [l
OJとし、以下この内容をステータスレジスタ8O−2
ij循環保持することになる。
」に対し「+1」動作が行われて、その内容? [l
OJとし、以下この内容をステータスレジスタ8O−2
ij循環保持することになる。
そして、デコーダ8o−4では、ディケイ状態であるこ
と?検出し、信号DECf上述したトランスフアゲ’−
)050−17〜050−20. !ンベa−プクロッ
ク発生部60.エンベロープカウンタ部70及びステー
タスレジスタ部80内のアンドゲートANI)8G−2
に供給し、ディケイ状態の動作を開始するようになる。
と?検出し、信号DECf上述したトランスフアゲ’−
)050−17〜050−20. !ンベa−プクロッ
ク発生部60.エンベロープカウンタ部70及びステー
タスレジスタ部80内のアンドゲートANI)8G−2
に供給し、ディケイ状態の動作を開始するようになる。
その結果、ディケイ状態に設定きれたチャンネルに対し
ては、エンベロープ発生部60から入力するエンベロー
ブクミツクENV (?LKK応じて一次カウントダ
ウンする動作がエンベロープカウンタ部70にて行なわ
れる。
ては、エンベロープ発生部60から入力するエンベロー
ブクミツクENV (?LKK応じて一次カウントダ
ウンする動作がエンベロープカウンタ部70にて行なわ
れる。
そして、エンベロープカウンタ部70の出力は。
乗筐部90に供給されると共に、上位4ビツト出力がイ
クスクルーシプノアゲートENOR8G−1〜WNUR
80−4に与えられる。このイクスクルーシブノアゲー
トHNOR80−1〜gNOR80−4の他方の入力端
子に4(AD8Rレジスタ部50からサスティンレベル
データが供給これ。
クスクルーシプノアゲートENOR8G−1〜WNUR
80−4に与えられる。このイクスクルーシブノアゲー
トHNOR80−1〜gNOR80−4の他方の入力端
子に4(AD8Rレジスタ部50からサスティンレベル
データが供給これ。
全ヒラトノ内容が一致した際、このイクスクルーシプノ
アゲートBNURs O−I NENOR80−4の出
力が印加これるアンドゲートAND80−3から論理値
「1」か出力することになる◎そして、上記アンドゲー
トAND80−3の出力はアントゲ−)AND80−2
に供給これ1%Aま、このアンドゲート人NDgo−2
の他の入力は全て「l」であること(即ち、デコーダ8
〇−4から信号DECが論理値「1」で与えられ、サス
ティンステータスレジスタ8o−3の出力がインバータ
Igo−2にて反転して論理値rlJで与えられる。)
VCより、オアゲートouso−3ヶ介してその信号が
サスティンステータスレジスタ80−3に供給されるこ
とになる。
アゲートBNURs O−I NENOR80−4の出
力が印加これるアンドゲートAND80−3から論理値
「1」か出力することになる◎そして、上記アンドゲー
トAND80−3の出力はアントゲ−)AND80−2
に供給これ1%Aま、このアンドゲート人NDgo−2
の他の入力は全て「l」であること(即ち、デコーダ8
〇−4から信号DECが論理値「1」で与えられ、サス
ティンステータスレジスタ8o−3の出力がインバータ
Igo−2にて反転して論理値rlJで与えられる。)
VCより、オアゲートouso−3ヶ介してその信号が
サスティンステータスレジスタ80−3に供給されるこ
とになる。
その為、サスティ/ステータスレジスタ80−30当核
チヤンネルに論理値rlJとなり、その出力はエンベロ
ープクロック発生部6O,エンベa−プカウンタ部7o
に対し信号8U8として供給#n、エンエンベロープタ
ヶサスティンレベルで保持するようにする。また、サス
ティンステータスレジスタ80−3の出方は、アンドゲ
ートANDsO−4に供給源れ、このアントゲ−)AN
Dgo−4#Ict!、デコーダ80−4+7)信号R
ELがインバータl8O−3Y介して供給ブれている為
、その出力が論理値rlJとなり、オアゲート0880
−Bf介してサスディンステータスレジスタ80−3の
入力端子に与えられることになる。
チヤンネルに論理値rlJとなり、その出力はエンベロ
ープクロック発生部6O,エンベa−プカウンタ部7o
に対し信号8U8として供給#n、エンエンベロープタ
ヶサスティンレベルで保持するようにする。また、サス
ティンステータスレジスタ80−3の出方は、アンドゲ
ートANDsO−4に供給源れ、このアントゲ−)AN
Dgo−4#Ict!、デコーダ80−4+7)信号R
ELがインバータl8O−3Y介して供給ブれている為
、その出力が論理値rlJとなり、オアゲート0880
−Bf介してサスディンステータスレジスタ80−3の
入力端子に与えられることになる。
従って、サスティンステータスレジスタ80−3には、
サスティン状態を示す「1」信号が当該チャンネルに循
環記憶されることになる。
サスティン状態を示す「1」信号が当該チャンネルに循
環記憶されることになる。
そして、このサスティン状態からリリース状態に変化す
るの框、制御部3から制御信号KEYOF F Y L
o wレベル(論理値「1」)とすること[エリ行が
われる。なお、この制御信号KEYOFFは1通常状態
でHighレベル(論理値「1」)である。
るの框、制御部3から制御信号KEYOF F Y L
o wレベル(論理値「1」)とすること[エリ行が
われる。なお、この制御信号KEYOFFは1通常状態
でHighレベル(論理値「1」)である。
そL7て、この制御信号KEY OFF[、インバー
タl5O−4にエリ反転これでオアゲートOR80−1
,OR80−2に与えられる。従って。
タl5O−4にエリ反転これでオアゲートOR80−1
,OR80−2に与えられる。従って。
ステータスレジスタ80−2の内容[「ISl」となり
リリース状態とこれ、デコーダ80一番からに信号RE
Lが出力することになる。
リリース状態とこれ、デコーダ80一番からに信号RE
Lが出力することになる。
そして、この信号RELは上記トランスフアゲ−)Gs
O−29〜050−32に供給されるほか、エンベa−
プクロック発生goo、エンベa−プカウンタ部70に
与えられる。また、上記信号RELは、インバータl8
G−31に:介してアンドゲートAND80−4に印加
される。
O−29〜050−32に供給されるほか、エンベa−
プクロック発生goo、エンベa−プカウンタ部70に
与えられる。また、上記信号RELは、インバータl8
G−31に:介してアンドゲートAND80−4に印加
される。
ソノ結果、エンベロープクロック発生部60には、リリ
ースクロック選択データが与えられ、そのデータに応シ
た速度のエンベロープクロックENV CLKがエン
ベロープカウンタ部70に与、tられ、エンベa−プカ
ウンタ部70ではダウンカウントな開始する。
ースクロック選択データが与えられ、そのデータに応シ
た速度のエンベロープクロックENV CLKがエン
ベロープカウンタ部70に与、tられ、エンベa−プカ
ウンタ部70ではダウンカウントな開始する。
tr、:、サスティンステータスレジスタ80−3の一
内容ハ、アントゲ−)AND80−4が閉成情しル為、
リサキュレートループが閉じて、論理値「0」が保持こ
れることになる。
内容ハ、アントゲ−)AND80−4が閉成情しル為、
リサキュレートループが閉じて、論理値「0」が保持こ
れることになる。
そして、エンベロ−プカウンタ部70からキャリー(ボ
ー−)信号F、NVC・が出力するまで。
ー−)信号F、NVC・が出力するまで。
ダウンカウントが続けられ、そのデータは乗算部90に
印加される。そして、上記キャリー信号ENvCoか出
力すると、その信号はハーフアダー’g o −tのキ
ャリー入力端子に与えられ、ステータスレジスタ80−
2の当該チャンネルの内容を10、OJK設定する。そ
の結果、そのチャンネルの楽音出力は停止する仁とにな
る、 以上の説明で、アタック、ディケイ、サスティン、リリ
ースの各状態に応じて@4図に示す如きエンベロープデ
ータが出力でることが理解されるが1%に鍵盤のキーオ
フ状態を検出し、即座に匍制御部3から制御信号KEY
OFFv出力した場合。
印加される。そして、上記キャリー信号ENvCoか出
力すると、その信号はハーフアダー’g o −tのキ
ャリー入力端子に与えられ、ステータスレジスタ80−
2の当該チャンネルの内容を10、OJK設定する。そ
の結果、そのチャンネルの楽音出力は停止する仁とにな
る、 以上の説明で、アタック、ディケイ、サスティン、リリ
ースの各状態に応じて@4図に示す如きエンベロープデ
ータが出力でることが理解されるが1%に鍵盤のキーオ
フ状態を検出し、即座に匍制御部3から制御信号KEY
OFFv出力した場合。
ステータスレジスタ80−2がたとえ、アタック状態、
ディケイ状態?示すデータ[0,IJ。
ディケイ状態?示すデータ[0,IJ。
rl、OJ7記憶していたとしても1強制的に「l、1
」のリリース状態とし#P、リリースの動作2行うよう
になる。
」のリリース状態とし#P、リリースの動作2行うよう
になる。
なお、上記信号KEY(JN、KEYOFFは。
マニュアル演奏の場合のキーオン、dP−オフを示すほ
か、自動演奏の場合1発音開始、リリース状態への移行
を夫々、示すものである。
か、自動演奏の場合1発音開始、リリース状態への移行
を夫々、示すものである。
このように、ステータスレジスタ部80の制御のもとに
、エンベa−プクロック発生部60.エンベロープカウ
ンタ部70は動作するようになり。
、エンベa−プクロック発生部60.エンベロープカウ
ンタ部70は動作するようになり。
順次−エンベa−プデータを乗算部9 (lc4チャン
ネルの時分割動作に応じて出力する工うになる。
ネルの時分割動作に応じて出力する工うになる。
また、制、4部3は、ステータスレジスタ80−2、サ
スティンステータスレジスタ80−30内輯1に:tI
e出して、空チャンネルな検出する等の処理を行なうこ
とが出来る。即ち、制御部3から制御信号ENVR@L
owレベル信号として出力すると、その出力がインバー
タl5o−sy介してトランスファゲートGs O−4
5,Gs O−4s。
スティンステータスレジスタ80−30内輯1に:tI
e出して、空チャンネルな検出する等の処理を行なうこ
とが出来る。即ち、制御部3から制御信号ENVR@L
owレベル信号として出力すると、その出力がインバー
タl5o−sy介してトランスファゲートGs O−4
5,Gs O−4s。
G30−47に与えられ、このトランスフアゲ−)G8
0−45〜G30−47が開成することによす、データ
バスDIの重み付け「l」、。「2」のラインにステー
、タスレジスタ80−2の重み付けjlJ、「2Jのデ
ータが、またデータバスD!の重み付け「4」のライン
に、サスティンステータスレジスタ80−3の内容が出
力することになる。
0−45〜G30−47が開成することによす、データ
バスDIの重み付け「l」、。「2」のラインにステー
、タスレジスタ80−2の重み付けjlJ、「2Jのデ
ータが、またデータバスD!の重み付け「4」のライン
に、サスティンステータスレジスタ80−3の内容が出
力することになる。
乗算部90d、デコーダ90−1とシフト回路90−2
とを有する。そして、デコーダ9O−1KH,波形RA
M部30から出力される波形の差分値データW * 、
W *か供給これる。
とを有する。そして、デコーダ9O−1KH,波形RA
M部30から出力される波形の差分値データW * 、
W *か供給これる。
そして、このデータW*、Wsにより、纂4表に示した
a口き4段階の出力な得る。即ち、差分値データW1.
W黛が「o、OJであると、エンベa−プカウンタ70
からのエンベロープデータが如何なる値であろうとも1
乗算部90からは論理@ rOJの出カケ得る。
a口き4段階の出力な得る。即ち、差分値データW1.
W黛が「o、OJであると、エンベa−プカウンタ70
からのエンベロープデータが如何なる値であろうとも1
乗算部90からは論理@ rOJの出カケ得る。
即ち、デコーダ90−1の「0」の出力にシフト回路9
0−2内のトランスフアゲ−)G90−1、G90−2
.G90−3.G90−4.Gq。
0−2内のトランスフアゲ−)G90−1、G90−2
.G90−3.G90−4.Gq。
−5,090−6,090−7に印加これる。このトラ
ンスファゲート090−1〜090−7の一端はグラン
ドレベル(Lowレベル、論理値「0」 )に印加これ
、他端は出カラインL1〜Lマに供給これる。従って、
デコーダ90−1から出力「0」を得ると、全ラインL
1〜L?の出力に全て「0」となる。
ンスファゲート090−1〜090−7の一端はグラン
ドレベル(Lowレベル、論理値「0」 )に印加これ
、他端は出カラインL1〜Lマに供給これる。従って、
デコーダ90−1から出力「0」を得ると、全ラインL
1〜L?の出力に全て「0」となる。
また、デコーダー90−1のrlJの出力は、シフト回
路90 2内のトランスファゲートG90−8.090
−9. G90−10.090−11゜09 G−1!
、 G90−11.090−14に印加される。そして
、このトランスフアゲ−)G90−8〜G9G−12に
は、エンベa−プカウンタ部70のエンベロ−プデータ
が一端に供給され。
路90 2内のトランスファゲートG90−8.090
−9. G90−10.090−11゜09 G−1!
、 G90−11.090−14に印加される。そして
、このトランスフアゲ−)G90−8〜G9G−12に
は、エンベa−プカウンタ部70のエンベロ−プデータ
が一端に供給され。
またトランス7丁ケートG90−13.G90−14の
一端Vcσグランドレベルが接a#n、、’他端は出力
ラインL1〜Lyに供給される。従って。
一端Vcσグランドレベルが接a#n、、’他端は出力
ラインL1〜Lyに供給される。従って。
デコーダ90−1から出力「1」を得ると、ラインL1
〜Lマから、エンベクープデータが直接出力することに
なる。
〜Lマから、エンベクープデータが直接出力することに
なる。
更に、デコーダ90−1の「2」の出力は、シフト回路
90−2内のトランスフアゲ−)09G−15,090
−16,G90−17. G90−18.09G−19
,090−20,G90−21に印加ブれる。そして、
このトランス7アゲート090−15rtグランドレベ
ルに接続これ、他端がラインL1に接続これる。またト
ランス7アゲー)090−16〜090−20は一端が
エンベクープカウンタ部70のエンベa−プ出力端子に
接続され、他端がラインL黛〜L@に接続さnる。
90−2内のトランスフアゲ−)09G−15,090
−16,G90−17. G90−18.09G−19
,090−20,G90−21に印加ブれる。そして、
このトランス7アゲート090−15rtグランドレベ
ルに接続これ、他端がラインL1に接続これる。またト
ランス7アゲー)090−16〜090−20は一端が
エンベクープカウンタ部70のエンベa−プ出力端子に
接続され、他端がラインL黛〜L@に接続さnる。
更にトランス7アゲートG90−21は一端がグラント
レヘルに接続され、他端がラインL I Kg続これる
。従って、デコーダ90−1から出力rzJvsると、
94751〜5丁力\ら、エンベロープデータが2倍(
1ビツトシフト)された値のデータが出力でろことにな
る。
レヘルに接続され、他端がラインL I Kg続これる
。従って、デコーダ90−1から出力rzJvsると、
94751〜5丁力\ら、エンベロープデータが2倍(
1ビツトシフト)された値のデータが出力でろことにな
る。
また、デコーダ90−1の1」の出力は、シフト回路9
O−21Wのトランスファゲート090−21.G90
−23.G90−24.G90−25、 Gs O−2
6,090−27,G90−28f印加さj、る。そし
て、、このトランス7アゲートG9Q−22,G90−
23の一端にグランドルベルに接続これ、他端はライン
L1.Lmに接続ζj、ル。オたトランス7アゲードG
90−24〜G90−28の一端はエンベロープカウン
タ部70のエンベa−プ出力端子に接続これ、他端は、
ラインLs−LyK接続これる。従って、デコーダ90
−1から出力「4」ン得ると、ラインL1〜Lvからエ
ンベa−プデータが4倍(2ビツトシフト)これた僅の
データが出力することになる。
O−21Wのトランスファゲート090−21.G90
−23.G90−24.G90−25、 Gs O−2
6,090−27,G90−28f印加さj、る。そし
て、、このトランス7アゲートG9Q−22,G90−
23の一端にグランドルベルに接続これ、他端はライン
L1.Lmに接続ζj、ル。オたトランス7アゲードG
90−24〜G90−28の一端はエンベロープカウン
タ部70のエンベa−プ出力端子に接続これ、他端は、
ラインLs−LyK接続これる。従って、デコーダ90
−1から出力「4」ン得ると、ラインL1〜Lvからエ
ンベa−プデータが4倍(2ビツトシフト)これた僅の
データが出力することになる。
1006C送出これる。
なお、この乗算部90内のトランスファゲートGs O
−2e、 G9 o−a oは、音階クロック発生部1
0からスケールクロック8eCLKが発生したときのみ
開成し、上記差分値データWl、Wlケデコーダ90−
1へ供給でるもので、このス←ルクロック8001.f
の発生時に限V、この乗算部90は有効なデータが出力
し、その他のタイミングでは1乗算部90は「0」を出
力する。
−2e、 G9 o−a oは、音階クロック発生部1
0からスケールクロック8eCLKが発生したときのみ
開成し、上記差分値データWl、Wlケデコーダ90−
1へ供給でるもので、このス←ルクロック8001.f
の発生時に限V、この乗算部90は有効なデータが出力
し、その他のタイミングでは1乗算部90は「0」を出
力する。
累算部10Gでば、2種類(MAIN/5UB)のエン
ベa−プ1111#これた差分値データを累算して、撮
幅憧あるいは複数の楽音が発生しているどきは夫々の振
幅儂の加算my、各種11(M人IN/stJ]3 )
毎に交互に外部のD/A変換器へ出力するものである。
ベa−プ1111#これた差分値データを累算して、撮
幅憧あるいは複数の楽音が発生しているどきは夫々の振
幅儂の加算my、各種11(M人IN/stJ]3 )
毎に交互に外部のD/A変換器へ出力するものである。
いま、@5表に示した工うに、チャンネル1を8LTB
の楽音として、チャンネル2〜4 YMA IN 17
’3 爬音として出力でる場合について以下に説明f心
。
の楽音として、チャンネル2〜4 YMA IN 17
’3 爬音として出力でる場合について以下に説明f心
。
即ち、上記乗算部90からラインL1〜L丁を介して供
給される7ビツトデータは、加算器10〇−1のA入力
端子のうち屯み付け[tJ、 r2J。
給される7ビツトデータは、加算器10〇−1のA入力
端子のうち屯み付け[tJ、 r2J。
rag、 [」、 Free、 r3zJ、 「e4J
の端子へイクスクルーンプオアゲー)、HORl 0
0−1. gol(100−2,BURI OO−3,
gORloo−4,EURl 00−5.BORI O
O−6,H(JRI O0−7v介して印加される。′
!に、この各イクス!ルーシブオアゲートEURtOO
−1〜E(JRI 00−7の他方の入力端子及びA入
力端子の事み付けr128J、[256J、rstsg
の端子、キャリー入力端子Ginには、波形1’LAM
30−1の出力Ws(符号ビット)がトランス7アゲー
)0100−I?介して供給される。
の端子へイクスクルーンプオアゲー)、HORl 0
0−1. gol(100−2,BURI OO−3,
gORloo−4,EURl 00−5.BORI O
O−6,H(JRI O0−7v介して印加される。′
!に、この各イクス!ルーシブオアゲートEURtOO
−1〜E(JRI 00−7の他方の入力端子及びA入
力端子の事み付けr128J、[256J、rstsg
の端子、キャリー入力端子Ginには、波形1’LAM
30−1の出力Ws(符号ビット)がトランス7アゲー
)0100−I?介して供給される。
従って、音階クロック発生回路10−3から。
スケールクロック8CCLKが発生した際vc、波形R
AM30−1の出力データW畠が「0」であれば、この
加算器too−tはB入力端子(tみ付け「lJ NF
212Jの1−θビット)に供給されるデータと、*鼻
部90から供給これるテータとを加筆して8出カ端子(
tみ付けrlJ″−+rst2」のlθピット)から出
力するが、上記データWsが「1」であれば1乗算部9
oから供給これるデータの論理レベルケ反転し、更にそ
の僅に「+1」したデータ、換言丁れば乗算部9oの出
力データの符号を反転し、負の値としたデータか加算器
100−1のA入力端子及びキャリー入力端子Ginに
印加さnl、他方のB入力端子からのデータと加算して
S出力端子から出方する。このようにして。
AM30−1の出力データW畠が「0」であれば、この
加算器too−tはB入力端子(tみ付け「lJ NF
212Jの1−θビット)に供給されるデータと、*鼻
部90から供給これるテータとを加筆して8出カ端子(
tみ付けrlJ″−+rst2」のlθピット)から出
力するが、上記データWsが「1」であれば1乗算部9
oから供給これるデータの論理レベルケ反転し、更にそ
の僅に「+1」したデータ、換言丁れば乗算部9oの出
力データの符号を反転し、負の値としたデータか加算器
100−1のA入力端子及びキャリー入力端子Ginに
印加さnl、他方のB入力端子からのデータと加算して
S出力端子から出方する。このようにして。
正、貴いずれの差分値データをも累算部100にて累算
することが可能である。
することが可能である。
そして、加算器Zoo−1から出方されるデータハ、ト
ランス7アゲートGl o O−2,G100−s、
01 o O−4,Gt o o−s、 Gt o o
−6、GI OO−7,Gt OO−8,GI OO
−9゜Gx o o−t o、Gt o O−1xvc
印加ζし、コのトランス7アゲートGt OO−2〜G
100−1117)出力は、ラッチ100−2.100
−:lC印加される。しかして、上記トランス7アゲー
トGl 00−1〜0100−11Krl:、加算器Z
o。
ランス7アゲートGl o O−2,G100−s、
01 o O−4,Gt o o−s、 Gt o o
−6、GI OO−7,Gt OO−8,GI OO
−9゜Gx o o−t o、Gt o O−1xvc
印加ζし、コのトランス7アゲートGt OO−2〜G
100−1117)出力は、ラッチ100−2.100
−:lC印加される。しかして、上記トランス7アゲー
トGl 00−1〜0100−11Krl:、加算器Z
o。
−lのキャリー出力端子Goutの出方と、トランス7
丁ゲートGloo−t2V介して供給される波形RAM
30−1の波形データWsとがイクスクルーシブノアゲ
ートBNURIGO−1に供給され、その出力が印加こ
れる。
丁ゲートGloo−t2V介して供給される波形RAM
30−1の波形データWsとがイクスクルーシブノアゲ
ートBNURIGO−1に供給され、その出力が印加こ
れる。
即ち、このイクスクルーシプノアゲートENURtoo
−IH1力C算器10G−1(n、t−バー70一時の
処理を行うもので1通常状鰐では、上記トランスファゲ
ートGl o O−2〜GI OO−11は開成するが
、正塘た框負のオーバーフa−が生じたときは、このト
ランス7アゲー)GIGO−2〜G10O−11は閉成
される。
−IH1力C算器10G−1(n、t−バー70一時の
処理を行うもので1通常状鰐では、上記トランスファゲ
ートGl o O−2〜GI OO−11は開成するが
、正塘た框負のオーバーフa−が生じたときは、このト
ランス7アゲー)GIGO−2〜G10O−11は閉成
される。
そして、このオーバー7c1一時には、ラッチZoo−
2またはラッチ100−3の出方が、再びこのラッーチ
100−2まrs汀ラッチ100−3に入力されるよう
に、トランス7アケー)G100−13.Gl 00−
14. Gl 00−15. G10O−16,Gto
o−17,0100−18゜Qt 00−19. Gl
0 G−20,G10O−21゜0100−22が開
成する。即ち、このトランスフアゲ−)GI OO−1
GI 〜GI OO−22tCE、JS記イクスクルー
シプノアゲートENO)LI OO−1の出力がインバ
ータl100−IKで反転さj、て印加されている。
2またはラッチ100−3の出方が、再びこのラッーチ
100−2まrs汀ラッチ100−3に入力されるよう
に、トランス7アケー)G100−13.Gl 00−
14. Gl 00−15. G10O−16,Gto
o−17,0100−18゜Qt 00−19. Gl
0 G−20,G10O−21゜0100−22が開
成する。即ち、このトランスフアゲ−)GI OO−1
GI 〜GI OO−22tCE、JS記イクスクルー
シプノアゲートENO)LI OO−1の出力がインバ
ータl100−IKで反転さj、て印加されている。
そ[て、上記ラッチtoo−2,100−3は夫々y
a yりyi III、fj m (第5図(C)、
(d)参fi ) f読込動作ケ行うもので、その紀1
状態げ、第5図(e)、 (f>K、示す如く変更これ
ることになる。従つて。
a yりyi III、fj m (第5図(C)、
(d)参fi ) f読込動作ケ行うもので、その紀1
状態げ、第5図(e)、 (f>K、示す如く変更これ
ることになる。従つて。
今の場合、チャンネル1のデータはラッチ10〇−3に
記憶されチャンネル2−4のデータはラッチtoo−2
に記憶されることになる。
記憶されチャンネル2−4のデータはラッチtoo−2
に記憶されることになる。
そして、ラッチ100−2のデータは、チャンネルn’
+nm部40からの信号MAIN/8UB (第5図(
b)参照)Kより開閉ytrll 瞬−#れるトランス
7アゲートGI G O−23,0I OO−24,G
10O−25,G10O−26,Gtoo−27,G1
0O−28,G10O−29,010°o−go。
+nm部40からの信号MAIN/8UB (第5図(
b)参照)Kより開閉ytrll 瞬−#れるトランス
7アゲートGI G O−23,0I OO−24,G
10O−25,G10O−26,Gtoo−27,G1
0O−28,G10O−29,010°o−go。
G10O−81,GIGゝ東−329/介して、加算@
l 00−1のB入力端子へ供給されると共に。
l 00−1のB入力端子へ供給されると共に。
2チヤンネル毎にレベルを反転するりaツクtn(第5
図(k)参照)が印加されるトランス7アゲー)GI
OO−33,0I OO−34,Gl 00−35、G
10O−36,0100=37.G10O−38,01
00−39,’Gtoo−40,0100−41. G
I OO−42%’介してラッチ100−4に供給され
、クロックan<第5図(1)参照)にて読込fiする
。
図(k)参照)が印加されるトランス7アゲー)GI
OO−33,0I OO−34,Gl 00−35、G
10O−36,0100=37.G10O−38,01
00−39,’Gtoo−40,0100−41. G
I OO−42%’介してラッチ100−4に供給され
、クロックan<第5図(1)参照)にて読込fiする
。
一万、ラッチZoo−3のデータは、チャンネル制御部
40からの信号MAIN/8UB(第5図Φ)参照)が
インバータl100−2が反転これて与えられるトラン
ス7アゲートG10O−43゜GIGO−44,G10
O−45,0100−46゜Gl o O−47,Gl
o o−a s、 Gtoo−49゜01o o−s
o、Gl o o−51,0100−52を介して、
加算器100−1のB入力端子へ供給これると共に、上
記クロックtn(第5図例)参照)カ(yバー/I 1
00−3?介して与えられるトランスフアゲ−)GI
OO−58,G10O−54゜G10O−55、GI
OO−56SGl 0 G−57,Gl 00−58、
Gt o o−59,Gt o O−60,0to。
40からの信号MAIN/8UB(第5図Φ)参照)が
インバータl100−2が反転これて与えられるトラン
ス7アゲートG10O−43゜GIGO−44,G10
O−45,0100−46゜Gl o O−47,Gl
o o−a s、 Gtoo−49゜01o o−s
o、Gl o o−51,0100−52を介して、
加算器100−1のB入力端子へ供給これると共に、上
記クロックtn(第5図例)参照)カ(yバー/I 1
00−3?介して与えられるトランスフアゲ−)GI
OO−58,G10O−54゜G10O−55、GI
OO−56SGl 0 G−57,Gl 00−58、
Gt o o−59,Gt o O−60,0to。
−61,Gt o o−a 2Y介シテ、ラッチ100
−46C印加されて読込まれる。
−46C印加されて読込まれる。
その結果、このラッチ100−4からは、第5図(m)
KijRO<、MAIN、=8UBの夫々の楽音が交T
LvCクロックan<第5図(1)参照)に同期してi
)/A変換6にパスラインBs(10ビツトライン)?
介して出力することになる。
KijRO<、MAIN、=8UBの夫々の楽音が交T
LvCクロックan<第5図(1)参照)に同期してi
)/A変換6にパスラインBs(10ビツトライン)?
介して出力することになる。
hお、上述したように、加算器100−10オー/(−
7a一時に、オーバーフローする以前のデータケラッチ
100−2あるいはラッチ100−3に配憶させる為、
上記トランスファゲートG100−23〜G100−3
2f7)出力及びトランス7丁ゲートq100−43〜
(3100−52の出力げ、トランスファゲートG10
O−13〜0100−22に供給されるようになってい
る。
7a一時に、オーバーフローする以前のデータケラッチ
100−2あるいはラッチ100−3に配憶させる為、
上記トランスファゲートG100−23〜G100−3
2f7)出力及びトランス7丁ゲートq100−43〜
(3100−52の出力げ、トランスファゲートG10
O−13〜0100−22に供給されるようになってい
る。
以上のように、この累算部100においては。
2種類MAIN/8UBの楽音の振幅データあるいは、
各チャンネルの振幅データの加算値データが、−独立の
ランチ100−2.ラッチtoo−3に配憶これJその
データが交互にL)/A変換器4に出力されるようにな
り、このLSIチップlの外部で汀、この交互に出力さ
れるデータに対し。
各チャンネルの振幅データの加算値データが、−独立の
ランチ100−2.ラッチtoo−3に配憶これJその
データが交互にL)/A変換器4に出力されるようにな
り、このLSIチップlの外部で汀、この交互に出力さ
れるデータに対し。
更に、独立的にフィルタケかけることや、音量比を楽音
MAIN/SUBで可変側−することが出来る。
MAIN/SUBで可変側−することが出来る。
即ち、第5図(n) K示す如く、タイミング信号ts
の出力時においては、サンプルホールド回路5M1D/
A変換器4から出力中のアナログ量のMAINの楽音信
号なサンプルホールド回路てフィルタ回路6M、可変抵
抗器VkLMへ供給する。他方、第5図(0)に示す如
く、タイミング信号t1の出力時においては、ナンプル
ホール)’[路58が1)/A変換器4から出力中の了
すaグ量のSUて外部スイッチ操作にエリ上iP!フィ
ルタ回路6M。
の出力時においては、サンプルホールド回路5M1D/
A変換器4から出力中のアナログ量のMAINの楽音信
号なサンプルホールド回路てフィルタ回路6M、可変抵
抗器VkLMへ供給する。他方、第5図(0)に示す如
く、タイミング信号t1の出力時においては、ナンプル
ホール)’[路58が1)/A変換器4から出力中の了
すaグ量のSUて外部スイッチ操作にエリ上iP!フィ
ルタ回路6M。
6Sや可変抵抗器VRM、VB、8pt夫々独立的K
′駆動することに工r)、MAIN/SUBの各特
性の楽音に対し独立的にフィルタケかけて音色を制御I
l1丁心0とや、音量比ン可変制御できるものでめる。
′駆動することに工r)、MAIN/SUBの各特
性の楽音に対し独立的にフィルタケかけて音色を制御I
l1丁心0とや、音量比ン可変制御できるものでめる。
その為1例えば、メロディ音と伴奏音あるいはマニュア
ル演奏音と自動演奏音、その他2系統の楽音を夫々独立
的に外部で処理することが出来る。
ル演奏音と自動演奏音、その他2系統の楽音を夫々独立
的に外部で処理することが出来る。
本実施例においては、上述、した如く、4チヤンネルの
時分割処理ケ行う電子楽器において、各チャンネル’k
MAIN/SUBの2檀類の楽音のいずれ?発生させる
チャンネルとするかを指定し得るようにし1.また各楽
音毎に波形ある′いは、エンベロープゲ任意に設定出来
るようにして各楽音を同時に発生し得る工うにし、更に
またMAIN/SUBの2種類の楽音91個のl)/A
変換器を介して各種類゛(系統)に対するサンプルホー
ルド回路に夫kdJ加り、C7’LVcjll)MAI
N/8UB(7)各特性の楽音[対して独立的にフィル
タケかけ。
時分割処理ケ行う電子楽器において、各チャンネル’k
MAIN/SUBの2檀類の楽音のいずれ?発生させる
チャンネルとするかを指定し得るようにし1.また各楽
音毎に波形ある′いは、エンベロープゲ任意に設定出来
るようにして各楽音を同時に発生し得る工うにし、更に
またMAIN/SUBの2種類の楽音91個のl)/A
変換器を介して各種類゛(系統)に対するサンプルホー
ルド回路に夫kdJ加り、C7’LVcjll)MAI
N/8UB(7)各特性の楽音[対して独立的にフィル
タケかけ。
音量比ケ可変1制御可能としたから、極めて少いハード
ウェアで2撞類の楽音ゼSることかで會、また本実施例
の回路[1チツプのLSIにて構成したから非常にコン
パクトな暖子楽器yxli造可能であり、しか4L8
l化−、際してほぞのビン数が少〈て済み製造が容易で
ある利点もある。更に上述した如く!!I!r特性の楽
音に対し外部スイッチ操作により独立的にフィルタケか
け、また音量比乞可変制御できるから高度な演奏技術に
も充分対応できる利点もある。
ウェアで2撞類の楽音ゼSることかで會、また本実施例
の回路[1チツプのLSIにて構成したから非常にコン
パクトな暖子楽器yxli造可能であり、しか4L8
l化−、際してほぞのビン数が少〈て済み製造が容易で
ある利点もある。更に上述した如く!!I!r特性の楽
音に対し外部スイッチ操作により独立的にフィルタケか
け、また音量比乞可変制御できるから高度な演奏技術に
も充分対応できる利点もある。
なお、上記実施例でく、4チヤンネルの時分割処理を咎
う電子楽器に本発明を適用したが、それ以上あるいはそ
れ以下の複数チャンネルの時分割処理を行う電子楽器に
も本発明を適用し得る。
う電子楽器に本発明を適用したが、それ以上あるいはそ
れ以下の複数チャンネルの時分割処理を行う電子楽器に
も本発明を適用し得る。
また、上記実施例でに2種類の楽音MAIN/8UB@
各チャンネル毎に指定出来るようにしたが、如何なるチ
ャンネルがMAINで、如何なるチャンネルが80Bで
あるかを固定的に設定しである場合にも1本発明?適用
てることが出来る。
各チャンネル毎に指定出来るようにしたが、如何なるチ
ャンネルがMAINで、如何なるチャンネルが80Bで
あるかを固定的に設定しである場合にも1本発明?適用
てることが出来る。
その場合は1例えば全チャンネルyiつの楽音で発生す
るか、それとも固定的に設定これたMAIN/SUBの
種類で各チャンネルから楽音を発生するかを選択指定出
来るようにしても良い。
るか、それとも固定的に設定これたMAIN/SUBの
種類で各チャンネルから楽音を発生するかを選択指定出
来るようにしても良い。
更に、上記実施例でに2樵類(MAIN/80B)の楽
音な発生する場合について説明したが、それ以上の種類
の楽音?時分割処理の各チャンネルから選択的に発生す
るようにすることも出来る。
音な発生する場合について説明したが、それ以上の種類
の楽音?時分割処理の各チャンネルから選択的に発生す
るようにすることも出来る。
また、上記実施例では、楽音の特性として、波形と、エ
ンベロープ波形とWS択し、これらY切替えるようにし
て2種類の楽音を同時に生成する工うKしたが、その他
、ビブラート効果、トレモロ効果の付加方法r各種類で
変更したり、あるいは、その他の効果を各種類毎Kf更
したりてるようにすることも可能である@ この発明は以上説明したように、少くとも2系統の楽音
?時分割処理によって生成し、1個のディジタル/アナ
ログ変換回路に供給するようにした電子楽器を提供した
から、ディジタル/アナログ変換回路等が1個で済んで
ハードウェアが極めて簡単になり、したがってLSI化
の際には必要なピン数が少くて済むからLSI化が容易
となり。
ンベロープ波形とWS択し、これらY切替えるようにし
て2種類の楽音を同時に生成する工うKしたが、その他
、ビブラート効果、トレモロ効果の付加方法r各種類で
変更したり、あるいは、その他の効果を各種類毎Kf更
したりてるようにすることも可能である@ この発明は以上説明したように、少くとも2系統の楽音
?時分割処理によって生成し、1個のディジタル/アナ
ログ変換回路に供給するようにした電子楽器を提供した
から、ディジタル/アナログ変換回路等が1個で済んで
ハードウェアが極めて簡単になり、したがってLSI化
の際には必要なピン数が少くて済むからLSI化が容易
となり。
極めてコンパクトな電子楽器な得ることができる4ので
ある。また上記ディジタル/アナログ変換回路か、ら出
力する各特性の楽音に対し独立的にフィルタなかけて音
色側#を行つたり或いは音量比の制御を行った0″fる
ことが外部スイッチ操作によって容易に可能となり、高
度な演奏技術に対応できる利点もある。
ある。また上記ディジタル/アナログ変換回路か、ら出
力する各特性の楽音に対し独立的にフィルタなかけて音
色側#を行つたり或いは音量比の制御を行った0″fる
ことが外部スイッチ操作によって容易に可能となり、高
度な演奏技術に対応できる利点もある。
9司は本発明の一実m剣?示し、第1図は1本実施例の
曜子楽、器に用−られるLSIチップの機能フロックお
よび2系統設けられたサンプルホールド回路等の回路を
図した図、fil、2図(A)〜<C>は同実施例のL
81.チップの詳細な回路構成図。 第3図は第2図(A)〜CC)の図−の接続状態な示す
図、第4図は本実施例のエンベロープ波形を示す図、@
5図に5本実施例の動作t’a明する為のタイムチャー
トである。 !・・・LSIチップ、 2用楽音生成部。 3・・・制御部、 4・・・D/AR換器。 5M、58・・・サンプルホールド回路。 6M、68−軸フィルタ回路。 VRM、VB2・・・可変抵抗器。 7・・・ミキサ、 8・・・アンプ、 9・・・ス
ピーカ。 10・・・音階クロック発生部。 20・・・波形ステップカウンタ部。 30・・・波形RAM部。 40・・・チャンネル制御部。 40−1・・・音色制御レジスタ 50・・・ADSRレジスタ部。 S O−・・エンベロープクロック発生部。 70…エンベa−プカウンタ部。 80・・・ステータスレジスタ部。 90・・・乗算部、 Zoo・・・累算部。 特許出願人 カシオ計算機株式会社 第3図 第5図 (d)φS −(f)
う・lチー5 (j)↑4 ゴ]
曜子楽、器に用−られるLSIチップの機能フロックお
よび2系統設けられたサンプルホールド回路等の回路を
図した図、fil、2図(A)〜<C>は同実施例のL
81.チップの詳細な回路構成図。 第3図は第2図(A)〜CC)の図−の接続状態な示す
図、第4図は本実施例のエンベロープ波形を示す図、@
5図に5本実施例の動作t’a明する為のタイムチャー
トである。 !・・・LSIチップ、 2用楽音生成部。 3・・・制御部、 4・・・D/AR換器。 5M、58・・・サンプルホールド回路。 6M、68−軸フィルタ回路。 VRM、VB2・・・可変抵抗器。 7・・・ミキサ、 8・・・アンプ、 9・・・ス
ピーカ。 10・・・音階クロック発生部。 20・・・波形ステップカウンタ部。 30・・・波形RAM部。 40・・・チャンネル制御部。 40−1・・・音色制御レジスタ 50・・・ADSRレジスタ部。 S O−・・エンベロープクロック発生部。 70…エンベa−プカウンタ部。 80・・・ステータスレジスタ部。 90・・・乗算部、 Zoo・・・累算部。 特許出願人 カシオ計算機株式会社 第3図 第5図 (d)φS −(f)
う・lチー5 (j)↑4 ゴ]
Claims (1)
- 少くとも2系統の楽音を時分割処理によりディジタル的
に生成する楽音生成手段と、この楽音生成手段が時分割
的に出力する各系統のディジタル量の楽音データな夫々
アナログ量の楽音信号に変換するディジタル/アナログ
変換手段と、このディジタル/アナログ変換手段の出力
を系統別にサンプルホールドする複数のサンプルホール
ド1回路とを具備し、上記複数のサンプルホールド回路
の出力に基づき2系統以上の楽音Y同時に放音すること
V特徴とする電子楽器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56190402A JPS5891500A (ja) | 1981-11-26 | 1981-11-26 | 電子楽器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56190402A JPS5891500A (ja) | 1981-11-26 | 1981-11-26 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5891500A true JPS5891500A (ja) | 1983-05-31 |
JPH0421878B2 JPH0421878B2 (ja) | 1992-04-14 |
Family
ID=16257545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56190402A Granted JPS5891500A (ja) | 1981-11-26 | 1981-11-26 | 電子楽器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5891500A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008274173A (ja) * | 2007-05-02 | 2008-11-13 | Kunimatsu Kuroda | 燃料ガス製造装置 |
US10407329B2 (en) | 2016-01-21 | 2019-09-10 | National Institute For Environmental Studies | Wastewater treatment system and gas liquid partition valve |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5143913A (ja) * | 1974-10-04 | 1976-04-15 | Nippon Musical Instruments Mfg | |
JPS5227621A (en) * | 1975-08-11 | 1977-03-02 | Risaachi Lab Ltd Deutsche | Double tone synthesizer |
JPS53125007A (en) * | 1977-04-08 | 1978-11-01 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
JPS5436847A (en) * | 1977-08-26 | 1979-03-17 | Torii Daikasuto Kougiyou Kk | Metal mold for molding fastener |
JPS55105296A (en) * | 1979-02-05 | 1980-08-12 | Kawai Musical Instr Mfg Co | Electronic musical instrument |
JPS56126894A (en) * | 1980-02-22 | 1981-10-05 | Kurisuchiyan Jiyakue Defuore | Syntherizer |
-
1981
- 1981-11-26 JP JP56190402A patent/JPS5891500A/ja active Granted
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5143913A (ja) * | 1974-10-04 | 1976-04-15 | Nippon Musical Instruments Mfg | |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008274173A (ja) * | 2007-05-02 | 2008-11-13 | Kunimatsu Kuroda | 燃料ガス製造装置 |
US10407329B2 (en) | 2016-01-21 | 2019-09-10 | National Institute For Environmental Studies | Wastewater treatment system and gas liquid partition valve |
Also Published As
Publication number | Publication date |
---|---|
JPH0421878B2 (ja) | 1992-04-14 |
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