JPS5890201A - 三重系プロセス入出力装置 - Google Patents
三重系プロセス入出力装置Info
- Publication number
- JPS5890201A JPS5890201A JP18685281A JP18685281A JPS5890201A JP S5890201 A JPS5890201 A JP S5890201A JP 18685281 A JP18685281 A JP 18685281A JP 18685281 A JP18685281 A JP 18685281A JP S5890201 A JPS5890201 A JP S5890201A
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- JP
- Japan
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- signal
- central computer
- abnormality
- transmission
- unit
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- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は三重系プロセス入出力装置に係り、特に中央計
算機からティジタル多重伝送された制御信号をプロセス
へ高信頼・lでもって出力する機能を有した1原子カプ
ラント等に好適な三虚糸プロセス入出力装置に関する。
算機からティジタル多重伝送された制御信号をプロセス
へ高信頼・lでもって出力する機能を有した1原子カプ
ラント等に好適な三虚糸プロセス入出力装置に関する。
原子カプラント等の一信籾度を要求されるプロセス制@
l糸に於ては、中央計算機からディジタル伝送されてき
た信号を、1つの出力について三重化した入出力装置で
受信し、この受信信号の内、最も確からしいものを多数
決論理により選択してプロセスへ出力するという方法が
知られている。
l糸に於ては、中央計算機からディジタル伝送されてき
た信号を、1つの出力について三重化した入出力装置で
受信し、この受信信号の内、最も確からしいものを多数
決論理により選択してプロセスへ出力するという方法が
知られている。
第1図はこのような従来のプロセス人出方装置例を示す
もので、中央計算機からの信号はアナログ化され目標信
号lOとして与えられているとする。このfHHIO2
同一構造を有する演算増幅回路Ba 、Bb及び8Cに
入力されてVI 、Vt及びV3として出力さ扛、こ
れらはアナログ多数決論理回路6へ入力される。この回
路6は、後述のように入力V0.V2 、■、のうち最
も確からしい一つの信号を開側1対象9へ出力してこれ
を制御する。
もので、中央計算機からの信号はアナログ化され目標信
号lOとして与えられているとする。このfHHIO2
同一構造を有する演算増幅回路Ba 、Bb及び8Cに
入力されてVI 、Vt及びV3として出力さ扛、こ
れらはアナログ多数決論理回路6へ入力される。この回
路6は、後述のように入力V0.V2 、■、のうち最
も確からしい一つの信号を開側1対象9へ出力してこれ
を制御する。
ここでアナログの演算増幅回路8a 、8b及び8Cは
フィードバックループ内に接続されておシ、制御対象9
の状態を検出した信号は、導IvlII+91を経て各
演算増1腐回路f3a 、8b及びf3cm\帰還され
る。
フィードバックループ内に接続されておシ、制御対象9
の状態を検出した信号は、導IvlII+91を経て各
演算増1腐回路f3a 、8b及びf3cm\帰還され
る。
多数決論理回路6の動作は、例えばV、>V。
〉■、と仮定すると、負のバイアス電源65が抵抗器6
4a 、64b 、64Cを介して印加されているので
、導線66a上の電圧は、 V、 >V、のためダイオ
ード618オン、ダイオード628オフとなることから
、犬なる方のVlとなる。同様に導線66b上の電圧I
″iV 、とV、のうち犬なる方のvl となり、導線
66C上の電圧はV、とv3のうち犬なる方のV、とな
る。従ってダイオード63a 、63b 、63Cfd
:これらの導線66a。
4a 、64b 、64Cを介して印加されているので
、導線66a上の電圧は、 V、 >V、のためダイオ
ード618オン、ダイオード628オフとなることから
、犬なる方のVlとなる。同様に導線66b上の電圧I
″iV 、とV、のうち犬なる方のvl となり、導線
66C上の電圧はV、とv3のうち犬なる方のV、とな
る。従ってダイオード63a 、63b 、63Cfd
:これらの導線66a。
66b 、66C上の電圧のうち最も小なるもの、すな
わち上述の例ではV2を選択して出力する。
わち上述の例ではV2を選択して出力する。
これはV + > V 2 > V sでない場合も同
様であって、常に中間にある埴が最も確からしい信号と
して選択される。即ち1例えば演算増幅回路8a。
様であって、常に中間にある埴が最も確からしい信号と
して選択される。即ち1例えば演算増幅回路8a。
Bb 、Bcのうちいずれかが酸1歇してVI +L
+V、のうちいずれかの値が全く極端な値になった場合
でも、他の2つの値が正常である限り、多数決論理回路
6はこの異常+ii1ケ排除して正常な値を出力するも
のである。
+V、のうちいずれかの値が全く極端な値になった場合
でも、他の2つの値が正常である限り、多数決論理回路
6はこの異常+ii1ケ排除して正常な値を出力するも
のである。
しかしこの従来装置では、ディジタル伝送されてきた信
号を受信してこれをD/A−変換(ディジタルアナログ
変換)等により目標信号源10を得る部分が共通であっ
て、この部分の誤動作や故障には対処できず、信頼性の
点で問題があった。
号を受信してこれをD/A−変換(ディジタルアナログ
変換)等により目標信号源10を得る部分が共通であっ
て、この部分の誤動作や故障には対処できず、信頼性の
点で問題があった。
本発明の目的は、上記した従来技術の欠点をなくシ、よ
り信頼度の筒い三重系プロセス入出力装置を提供するこ
とにある。
り信頼度の筒い三重系プロセス入出力装置を提供するこ
とにある。
本発明は、三重化した装置の各装置毎に受信処理部を設
けて、この各受信処理部で受信した中央計′X機からの
信号の健全性をチェックし、もし異常がある場合にはそ
の多数決論理回路への出力を極端な値にすることによっ
て当該受信処理部の出力が多数決論理によシ選択されな
いようにしたことを特徴とするものである。
けて、この各受信処理部で受信した中央計′X機からの
信号の健全性をチェックし、もし異常がある場合にはそ
の多数決論理回路への出力を極端な値にすることによっ
て当該受信処理部の出力が多数決論理によシ選択されな
いようにしたことを特徴とするものである。
以下1本発明を実施例によって詳細に説明する。
第2図は本発明の装置の一実施例を示す概略構成図で中
央計算機lは、バスカプラ21、データバス2.バスカ
プラ22a 、22b 、22Cを介して三重化したプ
ロセス入出力装置に結合される。
央計算機lは、バスカプラ21、データバス2.バスカ
プラ22a 、22b 、22Cを介して三重化したプ
ロセス入出力装置に結合される。
この本発明の装置は、送受信処理部3a、3b。
3c、 リレーコイル4a、4b、4Cとそれらの常
閉接点5 a+ 5 b+ 50を及び多数決論理回路
6よジ成っており、第2図ではこの本発明の装置が一系
統外のみ示されている。従って実際には同様な装置がデ
ータバス2には一般に複数組接続されるが、これは省略
している。
閉接点5 a+ 5 b+ 50を及び多数決論理回路
6よジ成っており、第2図ではこの本発明の装置が一系
統外のみ示されている。従って実際には同様な装置がデ
ータバス2には一般に複数組接続されるが、これは省略
している。
この第2図の構成に於て、プロセス7から検出された信
号11は、送受信処理部3a 、3b及び3Cに入力さ
れ、信号処理された後、中央計算機1の指令に従って送
受信処理部内の伝送制御部からシリアル多重化されて中
央計算機1へ伝送される。中央WF算機1で受信された
信号は、各積演算処理された後、制御信号としてシリア
ル多重化されて送出され、各送受信処理部の伝送制御部
で受信されてパラレル信号に変換され、さらにD/A変
換処理を受けたのち、リレー接点5a、5b及び5C’
r介してアナログ多数決論理6へ入力される。ここで送
受信処理部3a 、3b及び3Cでは、プロセスへの出
力信号の健全性と各4’*m能の健全性ケチニックし、
異常がある場合には、リレーコイル4a、4bあるいV
i4Cによりリレー接点5a、5b6るいは5Cをブレ
ークすることにより、アナログ多数決論理6への入力を
極端な値として、それがプロセスへ出力されないように
する。
号11は、送受信処理部3a 、3b及び3Cに入力さ
れ、信号処理された後、中央計算機1の指令に従って送
受信処理部内の伝送制御部からシリアル多重化されて中
央計算機1へ伝送される。中央WF算機1で受信された
信号は、各積演算処理された後、制御信号としてシリア
ル多重化されて送出され、各送受信処理部の伝送制御部
で受信されてパラレル信号に変換され、さらにD/A変
換処理を受けたのち、リレー接点5a、5b及び5C’
r介してアナログ多数決論理6へ入力される。ここで送
受信処理部3a 、3b及び3Cでは、プロセスへの出
力信号の健全性と各4’*m能の健全性ケチニックし、
異常がある場合には、リレーコイル4a、4bあるいV
i4Cによりリレー接点5a、5b6るいは5Cをブレ
ークすることにより、アナログ多数決論理6への入力を
極端な値として、それがプロセスへ出力されないように
する。
ただしここではプロセスへアナログ化されて出力される
制御信号は単極性であって、零又はその近僧の値ではな
く、ある程度の大きさを正常値として有しているものと
している。
制御信号は単極性であって、零又はその近僧の値ではな
く、ある程度の大きさを正常値として有しているものと
している。
第3図は、上記のよりな動作を行うだめの、本発明の特
徴とする送受信処理部3a(他も同じ構成)の構成例を
示すもので、演算処理装置31、伝送iff 1ff(
Iユニット32、メモリ33.AIユニツ)34.AO
ユニット35、バッファ36.自己診断ユニット37、
異常処理ユニット38から成る。
徴とする送受信処理部3a(他も同じ構成)の構成例を
示すもので、演算処理装置31、伝送iff 1ff(
Iユニット32、メモリ33.AIユニツ)34.AO
ユニット35、バッファ36.自己診断ユニット37、
異常処理ユニット38から成る。
中央計J!′機1との信号の送受信は、演算処理装置3
1の命令に従って伝送開側1ユニット32で行われる。
1の命令に従って伝送開側1ユニット32で行われる。
中央計算機1からの送信信号は、伝送制mljユニット
32に受信され、演算処理装置31の制御により、メモ
リ33に格納さnるとともに。
32に受信され、演算処理装置31の制御により、メモ
リ33に格納さnるとともに。
AOユニット35でD/A変換され、バッファ36、リ
レー接点5a全通してアナログ多数決論理6に入力され
る。
レー接点5a全通してアナログ多数決論理6に入力され
る。
一方AOユニット35からのアナログ出力信号は、演算
処理装置31の制御によυAIユニット34でA/D変
換されてディジタル信号に再び戻され、メモリ33に格
納されているAOユニット35への入力箇−Qと比較さ
れる。ここでもし不一致があると、これは自己診1析ユ
ニット37により検出され、異常処理ユニット38全通
してリレーコイル4aが駆動さnl、リレー接点5aが
切離さ扛る。
処理装置31の制御によυAIユニット34でA/D変
換されてディジタル信号に再び戻され、メモリ33に格
納されているAOユニット35への入力箇−Qと比較さ
れる。ここでもし不一致があると、これは自己診1析ユ
ニット37により検出され、異常処理ユニット38全通
してリレーコイル4aが駆動さnl、リレー接点5aが
切離さ扛る。
−2だ自己診断ユニット37では、ユニット単位の機能
動作を監視しており、異常を検出した場合には同僚にリ
レー接点5aをオフとする。
動作を監視しており、異常を検出した場合には同僚にリ
レー接点5aをオフとする。
更に3個の送受信処理部3a、3b、3c内の対応メモ
リ33にそれぞれ格納さ扛たデータは。
リ33にそれぞれ格納さ扛たデータは。
それぞれの中の演算処理装置31の制御によりバスカブ
ラ22a 、22b 、22C,データバス2を介して
相〃チェックさnており、自装置内に格納されたデータ
L他の2つの装置内データとが不一致の場合には、同様
な処理が行われる。
ラ22a 、22b 、22C,データバス2を介して
相〃チェックさnており、自装置内に格納されたデータ
L他の2つの装置内データとが不一致の場合には、同様
な処理が行われる。
このように、各送受信処理部3a 、3b 、3cでは
、プロセスへの出力信号の健全性と各種機能の健全性ケ
常時チェックしており、もし異常があればアナログ多数
決論理6への入力電圧を苓とする。従って、他の2つの
アナログ多数決論理6への入力が正常であれば(正常値
は本実施例では絶対値が零近傍にはないとしている)、
3人力のうち、2つの正常1直のうちの絶対値の小なる
方の電圧が最も確からしい信号としてプロセス7へ出力
され、極めて信頼度の高いプロセス制011を行うこと
ができる。
、プロセスへの出力信号の健全性と各種機能の健全性ケ
常時チェックしており、もし異常があればアナログ多数
決論理6への入力電圧を苓とする。従って、他の2つの
アナログ多数決論理6への入力が正常であれば(正常値
は本実施例では絶対値が零近傍にはないとしている)、
3人力のうち、2つの正常1直のうちの絶対値の小なる
方の電圧が最も確からしい信号としてプロセス7へ出力
され、極めて信頼度の高いプロセス制011を行うこと
ができる。
なお1以上の実施例では、異常検出時に多数決論理回路
への出力をリレー接点をオフすることにより零とするよ
うにしたが、これは正常な制御信号の範囲外にあるよう
な電圧を出力するようにすればよいのであって、リレー
以外にも槙々の手段を用いうることは明らかである。
への出力をリレー接点をオフすることにより零とするよ
うにしたが、これは正常な制御信号の範囲外にあるよう
な電圧を出力するようにすればよいのであって、リレー
以外にも槙々の手段を用いうることは明らかである。
また、中央計算機とプロセス入出力装置とのデータバス
接続をループ構成としたが、これは他のバス構成1例え
ばスター、マルチドロップ等、いずれであってもよい。
接続をループ構成としたが、これは他のバス構成1例え
ばスター、マルチドロップ等、いずれであってもよい。
更に、多くのプロセス制御での制御出力はアナログ信号
でおるが、ディジタル信号()・イかローかのいずれか
の信号)f:プロセスへ出力する場合(9) には、第3図の実施例に於てAIユニット34、AOユ
ニット35はともにフリップフロップとなる。この場合
は信号のハイレベルとローレベルノ識別を確実に三宣化
糸で行うものであり、本発明の適用可能な場合の一つで
ある。
でおるが、ディジタル信号()・イかローかのいずれか
の信号)f:プロセスへ出力する場合(9) には、第3図の実施例に於てAIユニット34、AOユ
ニット35はともにフリップフロップとなる。この場合
は信号のハイレベルとローレベルノ識別を確実に三宣化
糸で行うものであり、本発明の適用可能な場合の一つで
ある。
以上の説明から明らかなように、本発明によれは、テイ
ジタルプロセス制御システムに於る中央¥f算機からの
出力制御信号を極めて高い信頼度でもってプロセスへ出
力できるという効果がある。
ジタルプロセス制御システムに於る中央¥f算機からの
出力制御信号を極めて高い信頼度でもってプロセスへ出
力できるという効果がある。
第1図は従来の三重系プロセス入出力装置の構成図、第
2図は本発明の一実施例を示す全体構成図、第3図は第
2図の実施例の詳aを示す図である。 1・・・中央計算機、3a 、3b 、3c・・・送受
信処理部、4a 、4b 、4cm リレーコイル、
5a。 5b 、5c・・・リレー接点、6・・・アナログ多数
決論理回路、7・・・プロセス、31・・・演算処理装
置、32・・・伝送制御ユニット、33・・・メモリ、
34・・・AIユニット、35・・AOユニット、36
・・・パン(10) ファ、37・・・自己診断ユニット、38・・・異常処
理ユニット。 代理人 弁理士 秋本正実 (11)
2図は本発明の一実施例を示す全体構成図、第3図は第
2図の実施例の詳aを示す図である。 1・・・中央計算機、3a 、3b 、3c・・・送受
信処理部、4a 、4b 、4cm リレーコイル、
5a。 5b 、5c・・・リレー接点、6・・・アナログ多数
決論理回路、7・・・プロセス、31・・・演算処理装
置、32・・・伝送制御ユニット、33・・・メモリ、
34・・・AIユニット、35・・AOユニット、36
・・・パン(10) ファ、37・・・自己診断ユニット、38・・・異常処
理ユニット。 代理人 弁理士 秋本正実 (11)
Claims (1)
- 【特許請求の範囲】 ■、 中央計算機へプロセス端からのプロセスデーダを
送信しかつ中央計算機からのディジタル制御信号?受信
してプロセス端へ供給する供給信号に変換して出力する
機能を有した3個の送受信処理部と、該各送受信処理部
の3個の出力の内の中間1直を選択してプロセス端へ出
力するアナログ多数決論理回路とから成るとともに、上
記送受信処理部の各々は、上記供給信号をディジタル信
号例逆変換して上記中央計算機からのディジタル制両信
号と比較する第1の手段と、該比較の結果不一致が生じ
た場合もしくは自処理部内に他の異常が生じた場合にこ
れを異常として検出する第2の手段と、該異常検出時に
上記供給信号を咳信号の正常頃の範d外の値に強制的に
セントすることによって上記アナログ多数決論理回路に
より自処理部からの供給信号が選択されないようにする
第3の手段とを備えたことを特徴とする三重系プロセス
入出力装置。 2、 前記供給信号の正常値の範囲が正又は負の一方の
みにある場合に、前記第3の手段を、前記第2の手段が
異常検出時にオフされるリレーによって構成したことを
特徴とする特許請求の範囲第1項記載の三重系プロセス
入出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18685281A JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18685281A JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5890201A true JPS5890201A (ja) | 1983-05-28 |
Family
ID=16195771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18685281A Pending JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5890201A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187001A (ja) * | 1985-02-07 | 1986-08-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | アナログ出力回路網 |
JP2016103110A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社東芝 | 多重化制御装置 |
-
1981
- 1981-11-24 JP JP18685281A patent/JPS5890201A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187001A (ja) * | 1985-02-07 | 1986-08-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | アナログ出力回路網 |
JP2016103110A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社東芝 | 多重化制御装置 |
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