JPS5890201A - 三重系プロセス入出力装置 - Google Patents
三重系プロセス入出力装置Info
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- JPS5890201A JPS5890201A JP18685281A JP18685281A JPS5890201A JP S5890201 A JPS5890201 A JP S5890201A JP 18685281 A JP18685281 A JP 18685281A JP 18685281 A JP18685281 A JP 18685281A JP S5890201 A JPS5890201 A JP S5890201A
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- Japan
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- signal
- central computer
- abnormality
- transmission
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B9/00—Safety arrangements
- G05B9/02—Safety arrangements electric
- G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は三重系プロセス入出力装置に係り、特に中央計
算機からティジタル多重伝送された制御信号をプロセス
へ高信頼・ｌでもって出力する機能を有した１原子カプ
ラント等に好適な三虚糸プロセス入出力装置に関する。
算機からティジタル多重伝送された制御信号をプロセス
へ高信頼・ｌでもって出力する機能を有した１原子カプ
ラント等に好適な三虚糸プロセス入出力装置に関する。
原子カプラント等の一信籾度を要求されるプロセス制＠
ｌ糸に於ては、中央計算機からディジタル伝送されてき
た信号を、１つの出力について三重化した入出力装置で
受信し、この受信信号の内、最も確からしいものを多数
決論理により選択してプロセスへ出力するという方法が
知られている。
ｌ糸に於ては、中央計算機からディジタル伝送されてき
た信号を、１つの出力について三重化した入出力装置で
受信し、この受信信号の内、最も確からしいものを多数
決論理により選択してプロセスへ出力するという方法が
知られている。
第１図はこのような従来のプロセス人出方装置例を示す
もので、中央計算機からの信号はアナログ化され目標信
号ｌＯとして与えられているとする。このｆＨＨＩＯ２
同一構造を有する演算増幅回路Ｂａ 、Ｂｂ及び８Ｃに
入力されてＶＩ 、Ｖｔ及びＶ３として出力さ扛、こ
れらはアナログ多数決論理回路６へ入力される。この回
路６は、後述のように入力Ｖ０．Ｖ２ 、■、のうち最
も確からしい一つの信号を開側１対象９へ出力してこれ
を制御する。
もので、中央計算機からの信号はアナログ化され目標信
号ｌＯとして与えられているとする。このｆＨＨＩＯ２
同一構造を有する演算増幅回路Ｂａ 、Ｂｂ及び８Ｃに
入力されてＶＩ 、Ｖｔ及びＶ３として出力さ扛、こ
れらはアナログ多数決論理回路６へ入力される。この回
路６は、後述のように入力Ｖ０．Ｖ２ 、■、のうち最
も確からしい一つの信号を開側１対象９へ出力してこれ
を制御する。
ここでアナログの演算増幅回路８ａ 、８ｂ及び８Ｃは
フィードバックループ内に接続されておシ、制御対象９
の状態を検出した信号は、導ＩｖｌＩＩ＋９１を経て各
演算増１腐回路ｆ３ａ 、８ｂ及びｆ３ｃｍ＼帰還され
る。
フィードバックループ内に接続されておシ、制御対象９
の状態を検出した信号は、導ＩｖｌＩＩ＋９１を経て各
演算増１腐回路ｆ３ａ 、８ｂ及びｆ３ｃｍ＼帰還され
る。
多数決論理回路６の動作は、例えばＶ、＞Ｖ。
〉■、と仮定すると、負のバイアス電源６５が抵抗器６
４ａ 、６４ｂ 、６４Ｃを介して印加されているので
、導線６６ａ上の電圧は、 Ｖ、 ＞Ｖ、のためダイオ
ード６１８オン、ダイオード６２８オフとなることから
、犬なる方のＶｌとなる。同様に導線６６ｂ上の電圧Ｉ
″ｉＶ 、とＶ、のうち犬なる方のｖｌ となり、導線
６６Ｃ上の電圧はＶ、とｖ３のうち犬なる方のＶ、とな
る。従ってダイオード６３ａ 、６３ｂ 、６３Ｃｆｄ
：これらの導線６６ａ。
４ａ 、６４ｂ 、６４Ｃを介して印加されているので
、導線６６ａ上の電圧は、 Ｖ、 ＞Ｖ、のためダイオ
ード６１８オン、ダイオード６２８オフとなることから
、犬なる方のＶｌとなる。同様に導線６６ｂ上の電圧Ｉ
″ｉＶ 、とＶ、のうち犬なる方のｖｌ となり、導線
６６Ｃ上の電圧はＶ、とｖ３のうち犬なる方のＶ、とな
る。従ってダイオード６３ａ 、６３ｂ 、６３Ｃｆｄ
：これらの導線６６ａ。
６６ｂ 、６６Ｃ上の電圧のうち最も小なるもの、すな
わち上述の例ではＶ２を選択して出力する。
わち上述の例ではＶ２を選択して出力する。
これはＶ ＋ ＞ Ｖ ２ ＞ Ｖ ｓでない場合も同
様であって、常に中間にある埴が最も確からしい信号と
して選択される。即ち１例えば演算増幅回路８ａ。
様であって、常に中間にある埴が最も確からしい信号と
して選択される。即ち１例えば演算増幅回路８ａ。
Ｂｂ 、Ｂｃのうちいずれかが酸１歇してＶＩ ＋Ｌ
＋Ｖ、のうちいずれかの値が全く極端な値になった場合
でも、他の２つの値が正常である限り、多数決論理回路
６はこの異常＋ｉｉ１ケ排除して正常な値を出力するも
のである。
＋Ｖ、のうちいずれかの値が全く極端な値になった場合
でも、他の２つの値が正常である限り、多数決論理回路
６はこの異常＋ｉｉ１ケ排除して正常な値を出力するも
のである。
しかしこの従来装置では、ディジタル伝送されてきた信
号を受信してこれをＤ／Ａ−変換（ディジタルアナログ
変換）等により目標信号源１０を得る部分が共通であっ
て、この部分の誤動作や故障には対処できず、信頼性の
点で問題があった。
号を受信してこれをＤ／Ａ−変換（ディジタルアナログ
変換）等により目標信号源１０を得る部分が共通であっ
て、この部分の誤動作や故障には対処できず、信頼性の
点で問題があった。
本発明の目的は、上記した従来技術の欠点をなくシ、よ
り信頼度の筒い三重系プロセス入出力装置を提供するこ
とにある。
り信頼度の筒い三重系プロセス入出力装置を提供するこ
とにある。
本発明は、三重化した装置の各装置毎に受信処理部を設
けて、この各受信処理部で受信した中央計′Ｘ機からの
信号の健全性をチェックし、もし異常がある場合にはそ
の多数決論理回路への出力を極端な値にすることによっ
て当該受信処理部の出力が多数決論理によシ選択されな
いようにしたことを特徴とするものである。
けて、この各受信処理部で受信した中央計′Ｘ機からの
信号の健全性をチェックし、もし異常がある場合にはそ
の多数決論理回路への出力を極端な値にすることによっ
て当該受信処理部の出力が多数決論理によシ選択されな
いようにしたことを特徴とするものである。
以下１本発明を実施例によって詳細に説明する。
第２図は本発明の装置の一実施例を示す概略構成図で中
央計算機ｌは、バスカプラ２１、データバス２．バスカ
プラ２２ａ 、２２ｂ 、２２Ｃを介して三重化したプ
ロセス入出力装置に結合される。
央計算機ｌは、バスカプラ２１、データバス２．バスカ
プラ２２ａ 、２２ｂ 、２２Ｃを介して三重化したプ
ロセス入出力装置に結合される。
この本発明の装置は、送受信処理部３ａ、３ｂ。
３ｃ、 リレーコイル４ａ、４ｂ、４Ｃとそれらの常
閉接点５ ａ＋ ５ ｂ＋ ５０を及び多数決論理回路
６よジ成っており、第２図ではこの本発明の装置が一系
統外のみ示されている。従って実際には同様な装置がデ
ータバス２には一般に複数組接続されるが、これは省略
している。
閉接点５ ａ＋ ５ ｂ＋ ５０を及び多数決論理回路
６よジ成っており、第２図ではこの本発明の装置が一系
統外のみ示されている。従って実際には同様な装置がデ
ータバス２には一般に複数組接続されるが、これは省略
している。
この第２図の構成に於て、プロセス７から検出された信
号１１は、送受信処理部３ａ 、３ｂ及び３Ｃに入力さ
れ、信号処理された後、中央計算機１の指令に従って送
受信処理部内の伝送制御部からシリアル多重化されて中
央計算機１へ伝送される。中央ＷＦ算機１で受信された
信号は、各積演算処理された後、制御信号としてシリア
ル多重化されて送出され、各送受信処理部の伝送制御部
で受信されてパラレル信号に変換され、さらにＤ／Ａ変
換処理を受けたのち、リレー接点５ａ、５ｂ及び５Ｃ’
ｒ介してアナログ多数決論理６へ入力される。ここで送
受信処理部３ａ 、３ｂ及び３Ｃでは、プロセスへの出
力信号の健全性と各４’＊ｍ能の健全性ケチニックし、
異常がある場合には、リレーコイル４ａ、４ｂあるいＶ
ｉ４Ｃによりリレー接点５ａ、５ｂ６るいは５Ｃをブレ
ークすることにより、アナログ多数決論理６への入力を
極端な値として、それがプロセスへ出力されないように
する。
号１１は、送受信処理部３ａ 、３ｂ及び３Ｃに入力さ
れ、信号処理された後、中央計算機１の指令に従って送
受信処理部内の伝送制御部からシリアル多重化されて中
央計算機１へ伝送される。中央ＷＦ算機１で受信された
信号は、各積演算処理された後、制御信号としてシリア
ル多重化されて送出され、各送受信処理部の伝送制御部
で受信されてパラレル信号に変換され、さらにＤ／Ａ変
換処理を受けたのち、リレー接点５ａ、５ｂ及び５Ｃ’
ｒ介してアナログ多数決論理６へ入力される。ここで送
受信処理部３ａ 、３ｂ及び３Ｃでは、プロセスへの出
力信号の健全性と各４’＊ｍ能の健全性ケチニックし、
異常がある場合には、リレーコイル４ａ、４ｂあるいＶ
ｉ４Ｃによりリレー接点５ａ、５ｂ６るいは５Ｃをブレ
ークすることにより、アナログ多数決論理６への入力を
極端な値として、それがプロセスへ出力されないように
する。
ただしここではプロセスへアナログ化されて出力される
制御信号は単極性であって、零又はその近僧の値ではな
く、ある程度の大きさを正常値として有しているものと
している。
制御信号は単極性であって、零又はその近僧の値ではな
く、ある程度の大きさを正常値として有しているものと
している。
第３図は、上記のよりな動作を行うだめの、本発明の特
徴とする送受信処理部３ａ（他も同じ構成）の構成例を
示すもので、演算処理装置３１、伝送ｉｆｆ １ｆｆ（
Ｉユニット３２、メモリ３３．ＡＩユニツ）３４．ＡＯ
ユニット３５、バッファ３６．自己診断ユニット３７、
異常処理ユニット３８から成る。
徴とする送受信処理部３ａ（他も同じ構成）の構成例を
示すもので、演算処理装置３１、伝送ｉｆｆ １ｆｆ（
Ｉユニット３２、メモリ３３．ＡＩユニツ）３４．ＡＯ
ユニット３５、バッファ３６．自己診断ユニット３７、
異常処理ユニット３８から成る。
中央計Ｊ！′機１との信号の送受信は、演算処理装置３
１の命令に従って伝送開側１ユニット３２で行われる。
１の命令に従って伝送開側１ユニット３２で行われる。
中央計算機１からの送信信号は、伝送制ｍｌｊユニット
３２に受信され、演算処理装置３１の制御により、メモ
リ３３に格納さｎるとともに。
３２に受信され、演算処理装置３１の制御により、メモ
リ３３に格納さｎるとともに。
ＡＯユニット３５でＤ／Ａ変換され、バッファ３６、リ
レー接点５ａ全通してアナログ多数決論理６に入力され
る。
レー接点５ａ全通してアナログ多数決論理６に入力され
る。
一方ＡＯユニット３５からのアナログ出力信号は、演算
処理装置３１の制御によυＡＩユニット３４でＡ／Ｄ変
換されてディジタル信号に再び戻され、メモリ３３に格
納されているＡＯユニット３５への入力箇−Ｑと比較さ
れる。ここでもし不一致があると、これは自己診１析ユ
ニット３７により検出され、異常処理ユニット３８全通
してリレーコイル４ａが駆動さｎｌ、リレー接点５ａが
切離さ扛る。
処理装置３１の制御によυＡＩユニット３４でＡ／Ｄ変
換されてディジタル信号に再び戻され、メモリ３３に格
納されているＡＯユニット３５への入力箇−Ｑと比較さ
れる。ここでもし不一致があると、これは自己診１析ユ
ニット３７により検出され、異常処理ユニット３８全通
してリレーコイル４ａが駆動さｎｌ、リレー接点５ａが
切離さ扛る。
−２だ自己診断ユニット３７では、ユニット単位の機能
動作を監視しており、異常を検出した場合には同僚にリ
レー接点５ａをオフとする。
動作を監視しており、異常を検出した場合には同僚にリ
レー接点５ａをオフとする。
更に３個の送受信処理部３ａ、３ｂ、３ｃ内の対応メモ
リ３３にそれぞれ格納さ扛たデータは。
リ３３にそれぞれ格納さ扛たデータは。
それぞれの中の演算処理装置３１の制御によりバスカブ
ラ２２ａ 、２２ｂ 、２２Ｃ，データバス２を介して
相〃チェックさｎており、自装置内に格納されたデータ
Ｌ他の２つの装置内データとが不一致の場合には、同様
な処理が行われる。
ラ２２ａ 、２２ｂ 、２２Ｃ，データバス２を介して
相〃チェックさｎており、自装置内に格納されたデータ
Ｌ他の２つの装置内データとが不一致の場合には、同様
な処理が行われる。
このように、各送受信処理部３ａ 、３ｂ 、３ｃでは
、プロセスへの出力信号の健全性と各種機能の健全性ケ
常時チェックしており、もし異常があればアナログ多数
決論理６への入力電圧を苓とする。従って、他の２つの
アナログ多数決論理６への入力が正常であれば（正常値
は本実施例では絶対値が零近傍にはないとしている）、
３人力のうち、２つの正常１直のうちの絶対値の小なる
方の電圧が最も確からしい信号としてプロセス７へ出力
され、極めて信頼度の高いプロセス制０１１を行うこと
ができる。
、プロセスへの出力信号の健全性と各種機能の健全性ケ
常時チェックしており、もし異常があればアナログ多数
決論理６への入力電圧を苓とする。従って、他の２つの
アナログ多数決論理６への入力が正常であれば（正常値
は本実施例では絶対値が零近傍にはないとしている）、
３人力のうち、２つの正常１直のうちの絶対値の小なる
方の電圧が最も確からしい信号としてプロセス７へ出力
され、極めて信頼度の高いプロセス制０１１を行うこと
ができる。
なお１以上の実施例では、異常検出時に多数決論理回路
への出力をリレー接点をオフすることにより零とするよ
うにしたが、これは正常な制御信号の範囲外にあるよう
な電圧を出力するようにすればよいのであって、リレー
以外にも槙々の手段を用いうることは明らかである。
への出力をリレー接点をオフすることにより零とするよ
うにしたが、これは正常な制御信号の範囲外にあるよう
な電圧を出力するようにすればよいのであって、リレー
以外にも槙々の手段を用いうることは明らかである。
また、中央計算機とプロセス入出力装置とのデータバス
接続をループ構成としたが、これは他のバス構成１例え
ばスター、マルチドロップ等、いずれであってもよい。
接続をループ構成としたが、これは他のバス構成１例え
ばスター、マルチドロップ等、いずれであってもよい。
更に、多くのプロセス制御での制御出力はアナログ信号
でおるが、ディジタル信号（）・イかローかのいずれか
の信号）ｆ：プロセスへ出力する場合（９） には、第３図の実施例に於てＡＩユニット３４、ＡＯユ
ニット３５はともにフリップフロップとなる。この場合
は信号のハイレベルとローレベルノ識別を確実に三宣化
糸で行うものであり、本発明の適用可能な場合の一つで
ある。
でおるが、ディジタル信号（）・イかローかのいずれか
の信号）ｆ：プロセスへ出力する場合（９） には、第３図の実施例に於てＡＩユニット３４、ＡＯユ
ニット３５はともにフリップフロップとなる。この場合
は信号のハイレベルとローレベルノ識別を確実に三宣化
糸で行うものであり、本発明の適用可能な場合の一つで
ある。
以上の説明から明らかなように、本発明によれは、テイ
ジタルプロセス制御システムに於る中央￥ｆ算機からの
出力制御信号を極めて高い信頼度でもってプロセスへ出
力できるという効果がある。
ジタルプロセス制御システムに於る中央￥ｆ算機からの
出力制御信号を極めて高い信頼度でもってプロセスへ出
力できるという効果がある。
第１図は従来の三重系プロセス入出力装置の構成図、第
２図は本発明の一実施例を示す全体構成図、第３図は第
２図の実施例の詳ａを示す図である。 １・・・中央計算機、３ａ 、３ｂ 、３ｃ・・・送受
信処理部、４ａ 、４ｂ 、４ｃｍ リレーコイル、
５ａ。 ５ｂ 、５ｃ・・・リレー接点、６・・・アナログ多数
決論理回路、７・・・プロセス、３１・・・演算処理装
置、３２・・・伝送制御ユニット、３３・・・メモリ、
３４・・・ＡＩユニット、３５・・ＡＯユニット、３６
・・・パン（１０） ファ、３７・・・自己診断ユニット、３８・・・異常処
理ユニット。 代理人 弁理士 秋本正実 （１１）
２図は本発明の一実施例を示す全体構成図、第３図は第
２図の実施例の詳ａを示す図である。 １・・・中央計算機、３ａ 、３ｂ 、３ｃ・・・送受
信処理部、４ａ 、４ｂ 、４ｃｍ リレーコイル、
５ａ。 ５ｂ 、５ｃ・・・リレー接点、６・・・アナログ多数
決論理回路、７・・・プロセス、３１・・・演算処理装
置、３２・・・伝送制御ユニット、３３・・・メモリ、
３４・・・ＡＩユニット、３５・・ＡＯユニット、３６
・・・パン（１０） ファ、３７・・・自己診断ユニット、３８・・・異常処
理ユニット。 代理人 弁理士 秋本正実 （１１）
Claims (1)
- 【特許請求の範囲】 ■、 中央計算機へプロセス端からのプロセスデーダを
送信しかつ中央計算機からのディジタル制御信号？受信
してプロセス端へ供給する供給信号に変換して出力する
機能を有した３個の送受信処理部と、該各送受信処理部
の３個の出力の内の中間１直を選択してプロセス端へ出
力するアナログ多数決論理回路とから成るとともに、上
記送受信処理部の各々は、上記供給信号をディジタル信
号例逆変換して上記中央計算機からのディジタル制両信
号と比較する第１の手段と、該比較の結果不一致が生じ
た場合もしくは自処理部内に他の異常が生じた場合にこ
れを異常として検出する第２の手段と、該異常検出時に
上記供給信号を咳信号の正常頃の範ｄ外の値に強制的に
セントすることによって上記アナログ多数決論理回路に
より自処理部からの供給信号が選択されないようにする
第３の手段とを備えたことを特徴とする三重系プロセス
入出力装置。 ２、 前記供給信号の正常値の範囲が正又は負の一方の
みにある場合に、前記第３の手段を、前記第２の手段が
異常検出時にオフされるリレーによって構成したことを
特徴とする特許請求の範囲第１項記載の三重系プロセス
入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18685281A JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18685281A JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890201A true JPS5890201A (ja) | 1983-05-28 |
Family
ID=16195771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18685281A Pending JPS5890201A (ja) | 1981-11-24 | 1981-11-24 | 三重系プロセス入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890201A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187001A (ja) * | 1985-02-07 | 1986-08-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | アナログ出力回路網 |
| JP2016103110A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社東芝 | 多重化制御装置 |
-
1981
- 1981-11-24 JP JP18685281A patent/JPS5890201A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187001A (ja) * | 1985-02-07 | 1986-08-20 | ウエスチングハウス エレクトリック コ−ポレ−ション | アナログ出力回路網 |
| JP2016103110A (ja) * | 2014-11-27 | 2016-06-02 | 株式会社東芝 | 多重化制御装置 |
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