JPS588334A - 入出力チヤネル装置 - Google Patents
入出力チヤネル装置Info
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- JPS588334A JPS588334A JP56105567A JP10556781A JPS588334A JP S588334 A JPS588334 A JP S588334A JP 56105567 A JP56105567 A JP 56105567A JP 10556781 A JP10556781 A JP 10556781A JP S588334 A JPS588334 A JP S588334A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、主記憶装置（ＭＳ ）と入出力装置（１０）
との間のデータ転送を制御する入出力チャネル装置（Ｃ
Ｈ）に関し、更（：詳細（−いうならば、ＩＯ，！−Ｃ
Ｈの間のインターフェース（ＩＯゼインーフェース）動
作（：伴い発生する種々の障害に対し、より改良され九
ＣＨの障害処理を提供する）＝ある。
との間のデータ転送を制御する入出力チャネル装置（Ｃ
Ｈ）に関し、更（：詳細（−いうならば、ＩＯ，！−Ｃ
Ｈの間のインターフェース（ＩＯゼインーフェース）動
作（：伴い発生する種々の障害に対し、より改良され九
ＣＨの障害処理を提供する）＝ある。
周知のようＣ二、ＣＨと■０との間の■０インターフェ
ース制御は１．予め定められたインターフェース動作仕
様に従い、ＣＨと■０とが相互Ｃ二相子装置から入力し
九インターフェース信号シ一ついて、そのインターフェ
ース動作仕様（二基き、ｌ！（二は自装置の状態を参照
して解読を行ない、その結果、相手装置に対して適切な
応答信号を送り返し、相手装置よりの次の応答信号を待
つという一連の処理の繰り返しにより、所望の入出力動
作が行、なわれる。ところで、ＣＨと■０との間は、比
較的劣悪な条件下、例えば床下等を通過するインターフ
ェースケーブル（二よって接続されており、ＩＯインタ
ーフェース動作中、このインターフェース信号＠！Ｉｎ
例えばクロストーク、静電気等（二より、インターフェ
ース動作仕様（二違反した形でノイズが混入することが
ある。この為、ＣＨは常々このインターフェース仕様（
二違反した異常信号を監視しており、異常信号の混入を
検出した場合、直ち：二インターフェース動作を停止し
、プログラム（二対、 して指定された入出力動作が
異常停止した旨報告する。この異常停止の報告を受は取
ると、プログラムは所望の入出力処理を完遂せしめるべ
く、再試行の丸めの入出力分会を発行するが、この異常
時のプログラムによる再試行処理の頻度が高くなると、
再試行処理′オーバーヘッドが高くなり、ひいてはシス
テム全体の処理効率を低下させることになる。
ース制御は１．予め定められたインターフェース動作仕
様に従い、ＣＨと■０とが相互Ｃ二相子装置から入力し
九インターフェース信号シ一ついて、そのインターフェ
ース動作仕様（二基き、ｌ！（二は自装置の状態を参照
して解読を行ない、その結果、相手装置に対して適切な
応答信号を送り返し、相手装置よりの次の応答信号を待
つという一連の処理の繰り返しにより、所望の入出力動
作が行、なわれる。ところで、ＣＨと■０との間は、比
較的劣悪な条件下、例えば床下等を通過するインターフ
ェースケーブル（二よって接続されており、ＩＯインタ
ーフェース動作中、このインターフェース信号＠！Ｉｎ
例えばクロストーク、静電気等（二より、インターフェ
ース動作仕様（二違反した形でノイズが混入することが
ある。この為、ＣＨは常々このインターフェース仕様（
二違反した異常信号を監視しており、異常信号の混入を
検出した場合、直ち：二インターフェース動作を停止し
、プログラム（二対、 して指定された入出力動作が
異常停止した旨報告する。この異常停止の報告を受は取
ると、プログラムは所望の入出力処理を完遂せしめるべ
く、再試行の丸めの入出力分会を発行するが、この異常
時のプログラムによる再試行処理の頻度が高くなると、
再試行処理′オーバーヘッドが高くなり、ひいてはシス
テム全体の処理効率を低下させることになる。
本発明は、上記プログラム（二対する異常処理オーバー
ヘッドを軽減するため、ＣＨｉ＝おいて検出されｔＩＯ
インターフェース上の障害のうち、ＣＨが正常なＩＯイ
ンターフェース動作を続行するに支障をき九さない種類
の障害であると判断した障害については、ＩＯインター
フェース動作を停止させプログラムに異常を報告するこ
となく、障害状態をリセットして正常なインターフェー
ス処理を続行せしめることが可能なＣＨを提供するもの
である。
ヘッドを軽減するため、ＣＨｉ＝おいて検出されｔＩＯ
インターフェース上の障害のうち、ＣＨが正常なＩＯイ
ンターフェース動作を続行するに支障をき九さない種類
の障害であると判断した障害については、ＩＯインター
フェース動作を停止させプログラムに異常を報告するこ
となく、障害状態をリセットして正常なインターフェー
ス処理を続行せしめることが可能なＣＨを提供するもの
である。
以下、本発明の一実施例について図面を用いて詳細Ｃ二
説明する。
説明する。
第１図は本発明によるＣＨのＩＯインターフェース制御
を行なうシーケンス制御部に関する部分のブロック図で
あり、第２図はＣＨクシ−ンス制御とＩＯインターフェ
ース信号の対応を示した図、 である。
を行なうシーケンス制御部に関する部分のブロック図で
あり、第２図はＣＨクシ−ンス制御とＩＯインターフェ
ース信号の対応を示した図、 である。
さて、ＣＨ処理の流れを統括・制御するところのマイク
ロプログラム（以下ＭＰと略称する）制御部３０５より
、ＩＯへの起動指示に先だって、入出力動作の対象とな
るＩＯ番号と、入出力動作の種類を指定するコマンドと
が、アウト・バス３０６を介して順次出力レジスタ３０
７，３０８＋ニセツトされる。この時点では、出力レジ
スタ３０７にセットされているＩＯ番号がＢＵＳ・ＯＵ
Ｔ ３１０を介してＩＯ３２６に送出されて送出され
ており、第２図（＝おける■の状態（；対応する。次（
＝ＭＰ制御部３−０５は、アウト・バス３０６を介して
該ＣＨクシ−ンス制御部（一対するＩＯへの起動指示と
してシーケンスコードレジスタ（以下ＳＣと略称する）
３０１ に、起動を指示するコード（ＳＥＱ Ｃ０ＤＥ
）として１０１１をセットする。これはｓ２図（二おけ
る■の状態に対応する。位相カウンタ（以下ＰＣと略称
する）３０２、サイクルカウンタ（以下ＣＣと略称する
）３０３は、ＳＣセットと同時（＝＠０”にリセットさ
れ、その後、ＣＣ３０３はＷＡＩＴラツ′チ３１３がセ
ットされるまでの間、Ｃ０ＵＮＴＥＲ制御部３１４によ
り１マシンサイクル毎に＋１される。
ロプログラム（以下ＭＰと略称する）制御部３０５より
、ＩＯへの起動指示に先だって、入出力動作の対象とな
るＩＯ番号と、入出力動作の種類を指定するコマンドと
が、アウト・バス３０６を介して順次出力レジスタ３０
７，３０８＋ニセツトされる。この時点では、出力レジ
スタ３０７にセットされているＩＯ番号がＢＵＳ・ＯＵ
Ｔ ３１０を介してＩＯ３２６に送出されて送出され
ており、第２図（＝おける■の状態（；対応する。次（
＝ＭＰ制御部３−０５は、アウト・バス３０６を介して
該ＣＨクシ−ンス制御部（一対するＩＯへの起動指示と
してシーケンスコードレジスタ（以下ＳＣと略称する）
３０１ に、起動を指示するコード（ＳＥＱ Ｃ０ＤＥ
）として１０１１をセットする。これはｓ２図（二おけ
る■の状態に対応する。位相カウンタ（以下ＰＣと略称
する）３０２、サイクルカウンタ（以下ＣＣと略称する
）３０３は、ＳＣセットと同時（＝＠０”にリセットさ
れ、その後、ＣＣ３０３はＷＡＩＴラツ′チ３１３がセ
ットされるまでの間、Ｃ０ＵＮＴＥＲ制御部３１４によ
り１マシンサイクル毎に＋１される。
シーケンス制御とは、予じめ各シーケンスで定）
められた条件が成立した場合のみ、定められた処理を順
次行なう制御方式の一携であるが、本発明実施例におい
ては、８Ｃ＝０１．ＰＣ＝ＯＯの７−ケンスは、ＢＵＳ
０ＵＴ３１０１ニセツトされているＩＯ番号をＩＯ
３２６に論理的（二送り届けるための信号ＡＤＲ０ＵＴ
（アドレス・アウト）、５ＥＬ−ＯＵＴ （セレクト・
アウト）、ＨＬＤＯＵＴ （ホールド・アウト）をセッ
トするためのシーケンスとして定義されている。５Ｃ３
０１、ＰＣ３０２の各出力信号はデコーダ３０４（二常
に入力しており、このデコーダ３０４が８Ｃ＝０１かつ
ＰＣ＝ｏｏを認識すると、５ｃ−ｏｌとＰＣ＝ＯＯの論
理積を示す信号Ｓ１をＯＵＴ信号制御部３１５Ｅ入力す
る。０ｔＪＴ信号制御部３１５１：、はＣＣ３０３の出
力信号も入力されており、該０ＵＴＩ号制御部３１５で
はデコーダ３０４の出力信号Ｓ１とＣＣ３０３の出力と
の論理積条件をとって、出力タグレジスタ（ＯＵＴ Ｔ
ＡＧＲＥＧ）３２０の各ＯＵＴ ＴＡＧ信号をセットす
る。即ち、ＳｌとＣＣ−０１の論理積条件Ｃ二よってＡ
ＤＲＯＵＴ信号をセットし、ＳｌとＣＣ＝０２の論理積
条件（＝よって８ｇＬＯＵＴ信号、ＨＬＤＯＵＴ信号を
セットする。これは第２図（；おけるＯの状態（：対応
する。
次行なう制御方式の一携であるが、本発明実施例におい
ては、８Ｃ＝０１．ＰＣ＝ＯＯの７−ケンスは、ＢＵＳ
０ＵＴ３１０１ニセツトされているＩＯ番号をＩＯ
３２６に論理的（二送り届けるための信号ＡＤＲ０ＵＴ
（アドレス・アウト）、５ＥＬ−ＯＵＴ （セレクト・
アウト）、ＨＬＤＯＵＴ （ホールド・アウト）をセッ
トするためのシーケンスとして定義されている。５Ｃ３
０１、ＰＣ３０２の各出力信号はデコーダ３０４（二常
に入力しており、このデコーダ３０４が８Ｃ＝０１かつ
ＰＣ＝ｏｏを認識すると、５ｃ−ｏｌとＰＣ＝ＯＯの論
理積を示す信号Ｓ１をＯＵＴ信号制御部３１５Ｅ入力す
る。０ｔＪＴ信号制御部３１５１：、はＣＣ３０３の出
力信号も入力されており、該０ＵＴＩ号制御部３１５で
はデコーダ３０４の出力信号Ｓ１とＣＣ３０３の出力と
の論理積条件をとって、出力タグレジスタ（ＯＵＴ Ｔ
ＡＧＲＥＧ）３２０の各ＯＵＴ ＴＡＧ信号をセットす
る。即ち、ＳｌとＣＣ−０１の論理積条件Ｃ二よってＡ
ＤＲＯＵＴ信号をセットし、ＳｌとＣＣ＝０２の論理積
条件（＝よって８ｇＬＯＵＴ信号、ＨＬＤＯＵＴ信号を
セットする。これは第２図（；おけるＯの状態（：対応
する。
史（＝デコーダ３０４の出力信号Ｓ１はＷＡ Ｉ Ｔ制
御部３１８にも入力しており、ＷＡＩＴ制御部３１８は
ＳｌとＣＣ＝０２の論理積条件シーよってＷＡＩＴラッ
チ３１３をセットする。このＷＡＩＴラッチ３１３がセ
ットされた状態とは、ＣＨがＩＯからの信号応答を待っ
ている状態であることを示し、Ｃ０ＵＮＴＥ几制御部３
１４娼：よるＣＣ３０３の＋１動作が抑止される。
御部３１８にも入力しており、ＷＡＩＴ制御部３１８は
ＳｌとＣＣ＝０２の論理積条件シーよってＷＡＩＴラッ
チ３１３をセットする。このＷＡＩＴラッチ３１３がセ
ットされた状態とは、ＣＨがＩＯからの信号応答を待っ
ている状態であることを示し、Ｃ０ＵＮＴＥ几制御部３
１４娼：よるＣＣ３０３の＋１動作が抑止される。
更（二Ｃ０ＵＮＴ′ＥＲ制御部３１４は、信号もとＣＣ
＝２の論理積条件にてＰＣ３０２を＠００”より′０１
’Ｅ更新する。このｐｃ−ｏｉのシーケンスは、ＩＯ
よ′すＣＦ（が期待する応答信号ＯＰＩ、ＩＮ（オペレ
ーショナル・イン）が立ち上がってくるのを待つシーケ
ンスであり、ＩＯ，ＪＪＯＰＬ ＩＮ信号が立ちとが
ってくるまでは、ＷＡＩＴラッチ３１３がセットされた
状態で、ＣＨは何の動作も行なわない。
＝２の論理積条件にてＰＣ３０２を＠００”より′０１
’Ｅ更新する。このｐｃ−ｏｉのシーケンスは、ＩＯ
よ′すＣＦ（が期待する応答信号ＯＰＩ、ＩＮ（オペレ
ーショナル・イン）が立ち上がってくるのを待つシーケ
ンスであり、ＩＯ，ＪＪＯＰＬ ＩＮ信号が立ちとが
ってくるまでは、ＷＡＩＴラッチ３１３がセットされた
状態で、ＣＨは何の動作も行なわない。
この様な状態においては、デコーダ３０４は５Ｃ＝０１
とＰＣ＝０１の論理積条件を示す信号Ｓ２を出力してお
り、この信号は期待ＩＮ信号選択制御部３１７、非期待
ＩＮ信号選択制御部３１６、ＯＵＴ信号制御部３１５、
Ｃ０ＵＮＴＥＲ制御部３１４及びＷ入ＩＴ制御部３１８
１”：、入力される。期待ＩＮ信号選択制御部３１７は
、信号Ｓ１によりＯＰＬ ＩＮ信号のみを期待する様（
＝比較回路３２２に信号を人力しており、ＩＯからのＯ
ＰＬ ＩＮ信号が入力レジスタ（ＩＮ ＴＡＧ ＢＥＧ
） ３２１ （ｎセットされ、さら（二比較回路３２
２１”：、入力してくるのを待っている。
とＰＣ＝０１の論理積条件を示す信号Ｓ２を出力してお
り、この信号は期待ＩＮ信号選択制御部３１７、非期待
ＩＮ信号選択制御部３１６、ＯＵＴ信号制御部３１５、
Ｃ０ＵＮＴＥＲ制御部３１４及びＷ入ＩＴ制御部３１８
１”：、入力される。期待ＩＮ信号選択制御部３１７は
、信号Ｓ１によりＯＰＬ ＩＮ信号のみを期待する様（
＝比較回路３２２に信号を人力しており、ＩＯからのＯ
ＰＬ ＩＮ信号が入力レジスタ（ＩＮ ＴＡＧ ＢＥＧ
） ３２１ （ｎセットされ、さら（二比較回路３２
２１”：、入力してくるのを待っている。
ＩＯからのＯＰＬ ＩＮＩ号と制御部３１７からの０Ｐ
Ｌ ＩＮを期待する信号が一致したならば、比較′回路
３２２は一致検出プリップ７０ツブ３２４をセットする
。フリッププロップ３２４の出力信号はＷＡＩＴ回路３
１８：二人力し一１ｓｌとＰＣ＝０１”とｃｃ＝ＯＯの
論理積条件（二よりＷＡＩＴラッチ３１３をリセットす
る。
Ｌ ＩＮを期待する信号が一致したならば、比較′回路
３２２は一致検出プリップ７０ツブ３２４をセットする
。フリッププロップ３２４の出力信号はＷＡＩＴ回路３
１８：二人力し一１ｓｌとＰＣ＝０１”とｃｃ＝ＯＯの
論理積条件（二よりＷＡＩＴラッチ３１３をリセットす
る。
ＷＡＩＴラッチ３１３がリセットされ九ことで、Ｃ０Ｕ
ＮＴＥＲ制御部３１４が動作を開始し、ＣＣ３０３は１
サイクル毎１；＋１される。そして、Ｓ２とＣＣ＝１の
論理積条件（二より、ＯＵＴ ＴＡＧル冶３２０のＡＤ
ＲＯＵＴがリセットされ、さらに出力レジスタ３０７よ
りＢＯ２０ＵＴ３１０上Ｃ二送出されてい＋ＩＯ番号が
送出されなくなる。
ＮＴＥＲ制御部３１４が動作を開始し、ＣＣ３０３は１
サイクル毎１；＋１される。そして、Ｓ２とＣＣ＝１の
論理積条件（二より、ＯＵＴ ＴＡＧル冶３２０のＡＤ
ＲＯＵＴがリセットされ、さらに出力レジスタ３０７よ
りＢＯ２０ＵＴ３１０上Ｃ二送出されてい＋ＩＯ番号が
送出されなくなる。
このシーケンス状ｆｉ（ＳＣ＝０１、ＰＣ＝０１）（＝
おいては、ＣＨの期待するＩＯからの信号はＯＰＬ Ｉ
Ｎのみであり、他の１０からの入力タグ信号は期待して
いない。このシーケンスを示す８２信号が入力している
非期待ＩＮ信号選択制御部３１６１＝おいては、０ＰＬ
ＩＮ以外のＩＯからの信号は期待しないことを示す信号
を比較回路３２３に入力しておき、仮１−Ｎ Ｏより期
待しない信号が来た場合、比較回路３２３Ｃ−より非期
待信号検出フリップ７０ツブ３２５をセットせしめる。
おいては、ＣＨの期待するＩＯからの信号はＯＰＬ Ｉ
Ｎのみであり、他の１０からの入力タグ信号は期待して
いない。このシーケンスを示す８２信号が入力している
非期待ＩＮ信号選択制御部３１６１＝おいては、０ＰＬ
ＩＮ以外のＩＯからの信号は期待しないことを示す信号
を比較回路３２３に入力しておき、仮１−Ｎ Ｏより期
待しない信号が来た場合、比較回路３２３Ｃ−より非期
待信号検出フリップ７０ツブ３２５をセットせしめる。
第２図（二おける他の各シーケンスの処理を説明すると
、５Ｃ＝０１とＰＣ＝０２の論理積条件が成立するシー
ケンスでは、ＩＯからアドレス・イン（ＡＤＲＩＮ）信
号が来るのを待って、コマンド・アウト（ＣＭＤ ０Ｕ
Ｔ）信号・の送出を行い。
、５Ｃ＝０１とＰＣ＝０２の論理積条件が成立するシー
ケンスでは、ＩＯからアドレス・イン（ＡＤＲＩＮ）信
号が来るのを待って、コマンド・アウト（ＣＭＤ ０Ｕ
Ｔ）信号・の送出を行い。
８Ｃ＝０１とＰＣ＝０３の論理積条件が成立するシーケ
ンスでは、ＩＯからＡＤＲＩＮがり−に７）されてくる
のを待ってＣＭＤ ＯＵＴをリセットする。
ンスでは、ＩＯからＡＤＲＩＮがり−に７）されてくる
のを待ってＣＭＤ ＯＵＴをリセットする。
さて、シーケンス８Ｃ−０１・ＰＣ＝０２は、ＩＯより
の人力タグ信号のうち、ＯＰＬ ＩＮが＠１ｍの状態を
維持し、新た（：人ＤｋＬＩＮ信号が”１−１ニなって
くるのを期待するシーケンスであり、非斯待ＩＮ信号選
択制御部３１６はＯＰＬ ＩＮが１０１＝なるかもしく
はＡＩ）ＲＩＮ以外の信号が＠ｉ ’ｃなる異常状態を
監視している。この状態（＝２いて、第２図；＝破線で
示す如く、異常信号ＳＴＡ ＩＮ力裟２マシンサイクル
の間１１″となる異常状態が発生した場合、その異常状
態は非期待ＩＮ信号選択制御部３１６及び比較回路３２
３（二よって検出され、フリッププロップ３２５がセッ
トされる。プリップフロップ３２５がセットされるとこ
、シーケンス制御部分の動作は全て一担凍結される。
の人力タグ信号のうち、ＯＰＬ ＩＮが＠１ｍの状態を
維持し、新た（：人ＤｋＬＩＮ信号が”１−１ニなって
くるのを期待するシーケンスであり、非斯待ＩＮ信号選
択制御部３１６はＯＰＬ ＩＮが１０１＝なるかもしく
はＡＩ）ＲＩＮ以外の信号が＠ｉ ’ｃなる異常状態を
監視している。この状態（＝２いて、第２図；＝破線で
示す如く、異常信号ＳＴＡ ＩＮ力裟２マシンサイクル
の間１１″となる異常状態が発生した場合、その異常状
態は非期待ＩＮ信号選択制御部３１６及び比較回路３２
３（二よって検出され、フリッププロップ３２５がセッ
トされる。プリップフロップ３２５がセットされるとこ
、シーケンス制御部分の動作は全て一担凍結される。
一方、異常を検出し、動作の凍結されたことがＭＰ制御
部３０５（二報告されると、ＭＰの障害処理ルーチンが
動き始め、この障害処理ルーチンの中で、単なるＩＯベ
インターフエース上ノイズ（＝よる異常であると判断さ
れると（例えば異常信号がすで：二復旧していることで
判断）、ＭＰはフリッププロップ３２５をリセットする
ことＣ：よって凍結状態を解除し、恰も障害を検出しな
かつ九かの如く処理を進める。
部３０５（二報告されると、ＭＰの障害処理ルーチンが
動き始め、この障害処理ルーチンの中で、単なるＩＯベ
インターフエース上ノイズ（＝よる異常であると判断さ
れると（例えば異常信号がすで：二復旧していることで
判断）、ＭＰはフリッププロップ３２５をリセットする
ことＣ：よって凍結状態を解除し、恰も障害を検出しな
かつ九かの如く処理を進める。
この様（二、障害が検出され七二もか＼わらず、その障
害検出状態をクリアすること（二よって、恰も障害が無
かったかの如く処理を続行することが可能となるのは、
ＩＯベインターフエース上ノイズが他のＣＨ処理部（二
対して能動的にＣＨ処理を続行する５二害する形で作用
していないことをノ１−ドウエアが保証し、Ｍ Ｐ ｌ
’：対してこのことを連絡することを可能としたことＣ
：より実現できるものであり、例えばＢＵＳ ＩＮ上の
パリティ・エラー等、絶対：：障害を無視した形で処理
を続行できない性質のものであれば、ＣＨはその処理を
打ち切り、プログラムに報告する必要がある。
害検出状態をクリアすること（二よって、恰も障害が無
かったかの如く処理を続行することが可能となるのは、
ＩＯベインターフエース上ノイズが他のＣＨ処理部（二
対して能動的にＣＨ処理を続行する５二害する形で作用
していないことをノ１−ドウエアが保証し、Ｍ Ｐ ｌ
’：対してこのことを連絡することを可能としたことＣ
：より実現できるものであり、例えばＢＵＳ ＩＮ上の
パリティ・エラー等、絶対：：障害を無視した形で処理
を続行できない性質のものであれば、ＣＨはその処理を
打ち切り、プログラムに報告する必要がある。
以上説明し九如く、本発明によれば、ＩＯインターフェ
ース上Ｃニノイズ等の障害が誘起され＋（＝もか＼わら
ず、該障害が能動的に７・−ドウエア処理の正常な進行
を阻害していないことをハードウェア自身が保証するこ
と（＝よって、プログラムＣ一対する障害報告を不要と
し、ひいてはプログラムによるリトライ等のオーバーヘ
ッドを減することができる。
ース上Ｃニノイズ等の障害が誘起され＋（＝もか＼わら
ず、該障害が能動的に７・−ドウエア処理の正常な進行
を阻害していないことをハードウェア自身が保証するこ
と（＝よって、プログラムＣ一対する障害報告を不要と
し、ひいてはプログラムによるリトライ等のオーバーヘ
ッドを減することができる。
第１図は本発明の一実施例のブロック図、第２図はＣＨ
フシ−ンス制御と■０インターフェース信号の対応を示
した図である。 ３０１・・・シーケンス・コード・レジスタ、３０２・
・・フェーズ・カウンタ、３０３・・・サイクル・カウ
ンタ、 ３０４・・・デコーダ、 ３０７．３０８・
・・出力レジスタ、３１３・・・ＷＡＩＴラッチ、３２
ｏ・・・出力タグレジスタ、３２１・・・入力タグレジ
スタ、３２２゜３２３・・・比較回路、３２４・・・一
致検出プリップフロップ、３２５・・・非期待信号検出
７ｏリツプフロツプ、３２６・・・■０装置。
フシ−ンス制御と■０インターフェース信号の対応を示
した図である。 ３０１・・・シーケンス・コード・レジスタ、３０２・
・・フェーズ・カウンタ、３０３・・・サイクル・カウ
ンタ、 ３０４・・・デコーダ、 ３０７．３０８・
・・出力レジスタ、３１３・・・ＷＡＩＴラッチ、３２
ｏ・・・出力タグレジスタ、３２１・・・入力タグレジ
スタ、３２２゜３２３・・・比較回路、３２４・・・一
致検出プリップフロップ、３２５・・・非期待信号検出
７ｏリツプフロツプ、３２６・・・■０装置。
Claims (1)
- １、主記憶装置と入出力装置との間のデータ転送を制御
する人出力チャネル装置シーおいて、予め定められたイ
ンターフェース仕様Ｃ二従って入出力装置側より応答し
て来る信号の障害を検出する手段と、前記障害を検出し
丸時、それがチャネル自体の正常な処理の続行シー支障
をきたさないことを保証する障害であるかどうかを判定
し、処理の続行Ｉ：支障をき丸さないと判定された場合
は障害検出状態をリセットする手段とを具備してなる人
出力チャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105567A JPS588334A (ja) | 1981-07-08 | 1981-07-08 | 入出力チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105567A JPS588334A (ja) | 1981-07-08 | 1981-07-08 | 入出力チヤネル装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588334A true JPS588334A (ja) | 1983-01-18 |
| JPS629947B2 JPS629947B2 (ja) | 1987-03-03 |
Family
ID=14411102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105567A Granted JPS588334A (ja) | 1981-07-08 | 1981-07-08 | 入出力チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603732A (ja) * | 1983-06-21 | 1985-01-10 | Honda Motor Co Ltd | 入出力装置の異常検出方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924320A (ja) * | 1972-06-26 | 1974-03-04 |
-
1981
- 1981-07-08 JP JP56105567A patent/JPS588334A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924320A (ja) * | 1972-06-26 | 1974-03-04 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603732A (ja) * | 1983-06-21 | 1985-01-10 | Honda Motor Co Ltd | 入出力装置の異常検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629947B2 (ja) | 1987-03-03 |
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