JPS5880190A - ダイナミック読取基準電圧発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大略、メモリ制御回路に関するものであって
、更に詳細には、メモリセルの記憶内容を読取る為の回
路に於ける改良に関するものである。

メモリセルが行及び列に配列されているソリッドステー
トのメモリアレイに於いては、各行に対しては一本のワ
ード線を設けてあり、且つ各列に対しては一本又はそれ
以上のビット線を設けである。各ワード線はそれに対応
する行内に存在する全てのメモリアレイに共通であり、
又各列に対するビット線はその列内に存在する全てのメ
モリセルに共通である。選択したメモリセルに記憶され
ている内容を読取る為の動作に於いては、選択されたメ
モリセルな包含する行に対応するワード線へ電圧信号を
印加し、その選択したメモリセルを包含する列に於ける
ビット線上の電圧変化を検知する工程を有するものであ
る。ビット線は検知増幅回路（センスアンプ）へ接続さ
れており、そこで使用可能な信号を発生させる。

従来、検知回路用の基準電圧を供給する事は公知であり
、その基準電圧は最も高い電圧供給線からの電圧をオフ
セットさせて発生させている。しかしながら、大型メモ
リアレイに於いては、ワード線が比較的大面積に亘って
物理的に分布されており、従ってメモリセルの夫々輿な
つた行に対して印加されやり一ド纏電圧は不可避的に変
動を表す事と、なる。製造工程り於ける変動によっても
幾分制御性が低下した基準電圧を発生する事となる。

その結果、読取基準電圧と高ワード線電圧の少くとも幾
つかΦものとの間に不可避的な不整合が発生し、従って
雑音余裕の幅が減少されると共に安定性が減退される。

換言すれば、所定のメモリセルの観点から考察した場合
に、基準電圧が変化して現れ、従ってパターン従属性操
作が行なわれる事となる。その他の製造工程に於ける変
動によって読取基準電圧と最も高いワード線電圧との間
に付加的な不整合が発生される事があり、その場合に安
定性が一層害され、且つパターン従属性は一層強められ
る。更に、高供給電圧線上に存在するノイズは読取基準
電圧へ伝達されるが、ワード線上の寄生負荷が著しく異
なり、その為にノイズは必ずしもワード線へ伝達される
訳ではない。メモリセルに於ける擾乱及び操作範囲上の
制限はこの様なノイズに起因するものである。従って、
大型メモリアレイの読取動作に於ける信頼性を向上させ
、この様なアレイを広範囲の条件下に於いて使用する事
を可能とする事の必要性が望まれている。

本発明は以上の点に鑑み成されたものであって、メモリ
読取回路の改善した読取方法及びその回路を提供する事
゛を目的とする。

本発明の一特徴によれば、検知回路に接続された共通ピ
ット線を有する複数個のメモリセルから成るメモリセル
列であって、′前記列内の各メモリセルが対応するワー
ド線上に能動レベルの信号を与える事によって所望のメ
モリセルを選択する為のワード線に接続されているメモ
リセル列内に於ける選択したメモリセルの記憶内容を読
取る方法であって、前記全てのワード線上の電圧を検知
し、前記ワード線の電圧の内で最も能動である事を表す
電圧を供給し、基準電圧を供給する為に前配量も能動で
ある電圧を直接的に表す電圧を前記検知回路へ伝達する
、上記各工程を有する読取方法を提供するものである。

　　　１″ 本発明の別の特徴によれば、複数個のメモリセルを有す
るメモリセル列内の選択したメモリセルの記憶内容を読
取る回路を提供するものであって、前記各メモリセルは
ワード線に接続されており、前記メモリセルは検知回路
に接続された共通ビット線に接続され″ており、所望の
メモリセルに対応するワード線−上に能動レベルの信号
を与える事によつ工所望のメモリセルを選択する事が可
能であり、前記ワード線に接続されており前記ワード線
上の最も能動な電圧を表す電圧を供給する手段を有して
おり、基準電圧を供給する為に前配量も能動な電圧から
派生された電圧を前記検知回路へ伝達する手段を有する
ものである。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。第１図は、典型的には集積回
路チップ上に形成されるメモリセル１０の７レイへの読
取アクセスを制御する為の回路と共に使用されている読
取′基準電圧発生器５（ブロックで示しである）を図示
している。該アレイは行及び列を有しており、図中２本
の列と２本の行とが示されている。図示列の場合は１１
行は英小文字で差別をつけており、又列はダッシュをつ
ける事によつ、て差別している。従って、１番目の行は
セル１０ａ及び１０ａ′を有しており、２番目の行はセ
ル１０ｂ及び１０ｂ′を有している。

各列は一対のビット線を有しており、１番目の列のビッ
ト線は′１２及び１３で示してあり、２番目の列のビッ
ト線は１２′及び１３′で示しである。

各行はワード線を有しており、１番目の行に対してはワ
ード線１５ａが設けられており、２番目の行に対しては
ワード線１５ｂが設けられている。

ワード線１５ａ及び１５ｂは、夫々のエミッタフォロア
１７ａ及び１７ｂで駆動され、これらエミッタフォロア
のベースは行デコーダ１８からの夫々の出力信号によっ
て制御される。更に、各々の行は夫々の待機メモリバイ
アス電流源１９ａ及び１９ｂへ接続されている。列は夫
々に接続されたバイアス回路網２０及び２０′を有して
おり、これらバイアス回路網の各々はそれに対応する列
のビット線へ接続されており、且つ列デコーダ２２から
の夫々の出力信号によって制御される。尚、列デコーダ
２２はバイアス回路網の一つを選択的に一組の電流源２
５へ接続させる。

１番目の列に対する検知回路は、並列接続されエミッ゛
りをビット線１２へ接続したトランジスタ２６及び２７
の第１トランジスタ対と、エミッタをビット線１゛３へ
接続し並列接続したトランジスタ２８及び２９からなる
第２トランジスタ対とを有している。トランジスタ２６
及び２８のベースは、配線３０を介して伝達される事に
より読取基準電圧発生１１５で発生される電圧に維持さ
れる。

〈従来の方式に於いては、これらのベースは高電圧源纏
■匡からの静的オフセット電圧に維持される。一方、本
発明は、後述するダイナミック基準電圧発生器を使用す
るものである。）トランジスタ２７及び２９のベースは
、後述する如く、書込１及び書込０で表される夫々の書
込信号によって制−される。トランジスタ２６及び２７
のコレクタは、第１センスアンプ３２へ接続されており
、一方トランジスタ２８および２９のコレクタは第２セ
ンスアンプ３３へ接続されている。２番目の列に対する
検知回路は、トランジスタ２６’　、２７’　、２８’
　、２９’を有している。センスアンプ３２及び３３は
両方の列に対して共通して使用される。

第２図は、メモリセル１０ａの典型的な構成を示した回
路図であって、その他のセルも実質的に同一の構成を有
するものである。メモリセルの正確な構成は本発明の要
部を構成するものではないので詳細な説明は割愛する。

このセルは、２個のトランジスタ３５及び３７を有して
おり、それらの相対的な状態がセルの内容を構成する。

公知の如く、図示したセル構成に於いては、電流源２５
を適宜のビット線へ接続させ、正パルスを適宜のワード
線へ印加させる事によってセルの読取を行なう。これに
より読取を行なうべきセルが個別的に選択され、セル内
のトランジスタ３５及び３７のどちらが導通状態にある
かと言う事によって決定される電圧パルスがビット線の
一つに現れる。

更に詳細には、トランジス、り３５がオンである場合に
、そのベースはワード線電圧より約０．１３×φ低い値
にあり、一方トランジスタ３７（これはオフ状態にある
）のベースはワード線電圧よりφだけ低い状態にある。

（尚、φは順方向バイアスされたベース−エミッタ接合
を横切っての電圧降下であり、約０．１６ボルトである
）ワード線１５ａは非運−状態にある場合に名目的には
（Ｖｃｃ−２，８Ｘφ）の電圧状態に維持され、一方選
択状態と゛された場合に（Ｖｃｃ　−１，３Ｘφ）の電
圧へ上昇される。書込期間中、配線３０上の基準電圧は
低状態に維持され、書込０用の配線及び書込１用の配線
の一方が（Ｖｃｃ−φ）電圧へ上昇されてセルを所望の
状態に設定する（又は、状態変化を起こさせず従来通り
の状態のままとする）。

第３図は、ダイナミック読取基準電圧発生器５を図示し
た回路図である。最広義の意味に於いて、発生器５は、
最大ワード線電圧に対し一定の既知の関係を有する電圧
を配線３０上に供給するものであって、その為に、全て
のワード線上に於いて最大電圧を表す電圧を供給する回
路５０を有している。この電圧は配線５２を介してオフ
セット回路５５へ伝達され、オフセット回路５５のオフ
セット出力は配線５７を介して出力端を配線３０へ接続
した電圧フォロア回路６０へ伝達する。配線５７は、更
に、電圧クランプ回路６２へ接続されており、電圧クラ
ンプ回路６２は電圧が低くなりすぎる事を防゛止する。

発生器５が通常の１込回路と共に動作する事が可能であ
る為に、書込動作中はダイナミック読取基準電圧発生器
をディスエーブルさせるオーバーライド回路即ち優先回
路６５が設けられている。

回路５０は、ワード纏１５ａ、１５ｂ等に対応して複数
個のトランジスタ７０ａ、７０ｂ等を有しており、これ
らのトランジスタのベースはエミッタフォロア１７ａ、
１７ｂ等を駆動する出力信号と同一の出力信号によって
制御される。トランジスタ７０ａ　、７０ｂ等のエミッ
タは配線５２へ共通接続されている。オフセット回路５
５は抵抗７２及び定電流源７５を有しており、該定電２
１ＩＩＩ７５は常にオン状態であって配線５７上に０．
５１Ｘφの一定のオフセットを与えている。電圧フォロ
ア回路６０はスタンダードなものであるのでその詳細な
説明は割愛する。

クランプ回、ｊＩ６２は抵抗７７と電流１１８０とを有
しており、電流源８０はトランジスタ８３のベース８２
を約（Ｖｃｃ　−１，６Ｘφ）電圧に保持して　゛いる
。トランジスタ８３のエミッタは配線５７へ接続されて
おり、配線５７上の電圧が約（Ｖｃｃ　−２、ａＸφ）
電圧以下に降下する事を防止している。

優先回路６５は、書込期間中に配線５７（従って配線３
０）を低レベルへ維持する機能を有している。この目的
の為に、配線５７に対して第１プルダウン回路及び第２
プルダウン回路が設けられ、更にクランプ回路６２が設
けられている。第１プルダウン回路は、電流制御回路１
１８５及び電流源８７を有している。Ｒ／Ｗで表される
第１制−信号が低状態である場合には、電流源８７から
余分の電流がオフセット回路５５内に於ける抵抗７２を
介して通流され、従って配線５７上の電圧を低下させる
。しかしながら、クランプ回路６２が動作して、電流制
御回路網９０及び電ＩＥＩＩ９２で構成される第２プル
ダウン回路が無かったとした場合には配線５７上の電圧
が降下する場合の範囲に制限を与えている。一方、Ｒ／
Ｗ’で表される第２制御信号が低状態の場合には電流１
９２から余分の電流が抵抗７７を介して通流され、その
結果クランプ回路６２をディスエーブルさせる。

第４図は選択されたワード線が変化する期間中に於ける
電圧と時間との関係を示したグラフ図である。第１ワー
ド線に対する電圧のプロットは参照番号９７で示してあ
り、第２ワード線に対するものは参照番ｆｉ４９８で示
しである。第４図に示した状態は、最初に第１ワード線
が選択されており、次いで第２ワード線が選択された状
態を示している。回路５０内のエミッタを共通接続した
ノードから伝達される配線５２上の電圧のプロットを点
線で示してあり、参照番号１００を付しである。

配線５７（従って、配線３０）上に於ける電圧に対する
プロットも点線で示してあり、参照番号１０２を付しで
ある。図示される如く、ワード線がスイッチされると回
路５０からの電圧に凹部１０５が形成される。凹部１０
５の深さは第２ワード線の上昇及び第１ワード線の降下
の相対的なタイミングに依存するものである。図示例に
於いては、凹部が能動ワード線レベル及び非能動ワード
線レベルの差の約２／３である場合を示している。しか
しながら、クランプ回路６２の降下は配線５７上に於け
るこの様な四部が能動ワード線レベルと非能動ワード線
レベルとの差の約１／２を越える事を防止すると言うも
のである。これにより、電圧プロット１０２は底部が平
坦化した凹部１０７を有している。注意すべき事は、新
しく選択されたセル（ワード線を介して選択される如く
）に於けるデータは、セルの高ベースノード（ワード線
からオフセットされている）が基準電珪レベルを越える
まで検知される事がないと言う事である。

従って、凹部１０７は、新しく選択されたセルが一層早
く検知される事を可能とする。

第４図は、選択されたワード線電圧が名目的に同一の高
値を有するものとして示しているが、製造工程に於ける
変動等によって、通常、選択される夫々のワード線に対
するワード線電圧には差異が存在している。しかしなが
ら、回路５０内に於いてエミッタを接続させたノードは
、製造工程に於いて変動があったか否かと古う事に関わ
らず、同一の高ワード線電圧を生じさせている。従って
、選択された列内に於ける検知用トランジスタ（例えば
、２６及び２８）のベースに於ける読取基準電圧は、ワ
ード線電圧、従ってセル内の高ベースノードに対し既知
の関係を有しており、読取動作に於ける信領性が著しく
向上されている。

以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例に限定されるべきものではなく、
本発明の技術的範囲を逸脱する事なしに種々の変形が可
能である事は勿論である。

例えば、上記実施例に於いては特定の構成を有するクラ
ンプ回路及び優先回路に付０て説明したが、本発明はこ
れら特定のものに限定されるべきものではない。更に、
メモリアレイは屡々ブロック状に構成され、付加的なブ
ロック選択回路が設Ｇｔられる事があり、本発明はその
様な場合又（，１その他の場合の構成に付いても同様に
適応可能なものである。又、上述したメモリセルの特定
の構成に対して適合する電圧レベルに付いて詳細に説明
したが、これらの値は単に例示的なものであって何等限
定的意図を持って成されたものではない。

【図面の簡単な説明】

第１図はメモリセルアレイの一部に対する制御回路を示
した回路図、第２図は―型的なメモリセルの構成を示し
た回路図、第３図は本発明をメモリセルアレイに適応し
た場合を示した回路図、第４図は遷移期間中に於けるワ
ード線及び基準電圧の時間的変化を示したグラフ図、で
ある。 （符号の説明） ５：　読取基準電圧発生器 １０：　メモリセル １２．１３：　　ビット線 １５：　ワード線 １８二　行デコーダ ２２：　列デコーダ ５０：　最大電圧供給回路 ５５４：　　オフセットｇ路 ６０：　電圧フォロア回路 ６２：　クランプ回路 ６５：　優先（オーバーライド）回路 特許出願人　　　　　フェアチアイルド　カメラアンド
　インストルメント コーポレーション 代　　理　　人　　　　　　　　小　　　橋　　　−９
同　　　　　　　　　　　小　　　橋　　　正　　　明
ＦＩＧ、　　４゜

Claims (1)

1. 【特許請求の範囲】 １、検知側路に接続され共通ビット線を有する複数個の
   メ、モリセルから成る列であって、前記列内の各セルは
   対応するワード線へ能動レベルの信号を与える事によっ
   て所望のメモリセルを選択する為に接続されているワー
   ド線を有しており、を読取る方法に於いて、前記全ての
   ワード線上の電圧を検知し、前記ワード線の電圧の内で
   最も能動状態にある事を表す電圧を供給し、前記層も能
   動状態にある電圧である事を直接表す電圧を前記検知回
   路へ伝達させてその基準電圧を供給させる、上記各工程
   を有する事を特徴とする方法。 ２、上記第１項に於いて、前記伝達される電圧が所定量
   を越えて能動レベルから逸れる事が無い様に前記伝達工
   程を制限する事を特徴とする方法。 ３、複数個のメモリセルを有する列内に於いて選択した
   メモリセルから記憶内容を読取る回路に於いて、前記各
   メモリセルはそれに接続されたワード線を有しており、
   前記メモリセルは検知回路に接続された共通ピット線を
   有しており、所望のメモリセルの選択はそのメモリセル
   に対応するワード線上に能動レベルの信号を与える事に
   よって行なわれ、前記ワード線に接続され前記ワード線
   上に最も能動である電圧を表す電圧を供給する為の手段
   を有しており、基準電圧を供給する為に前記層も能動で
   ある電圧から派生された電圧を前記検知回路へ伝達する
   手段を有する事を特徴とする回路。 ４、上記第３項に於いて、前記伝達手段へ接続されてお
   り前記り−ド纏上の電圧の如何にかかわらず前記基準電
   圧が所定量を越えて能動レベルから逸れる事を防止する
   クランプ手段を有する事を特徴とする回路。 ５、上記第３項又は第４項に於いて、前記伝達手段へ接
   続されており前記メモリセルの一つへ書込をさせる為の
   書込信号に応答して前記伝達手段をディスエーブルさせ
   る手段を有する事を特徴とする回路。 ６６上記第３項乃至第５項の内の何れか１項に於いて、
   １記能動レベルが非能動レベルより約１．５倍のダイオ
   ード電圧降下分高いレベルである事を特徴とする回路。 ７、上記第３項乃至第６項の内の何れか１項に於いて、
   前記供給手段が前記複数個のワード線前記各トランジス
   タがそのベースを対応するワード線上のレベルを表すレ
   ベルへ接続されており、前記複数個のトランジスタは夫
   々のエミッタを共通接続して前配量も能動である電圧を
   供給する事を特徴とする回路。 ８、上記第３項乃至第７項の内の何れか１項に於いて、
   前記伝達手段が、前“配量も能動である電圧からオフセ
   ット電圧を供給するオフセット手段と、前配量も能動で
   ある電圧からの前記オフセット電圧が伝達される入力−
   を具備した電圧フォロア手段とを有する事を特徴とする
   回路。 ９、上記第８項に於いて、電圧の振れが所定振幅を越え
   る事を防止する為に前記電圧フォロア入力端へ前記クラ
   ンプ手段を接続させた事を特徴とする回路。。 −１０，上記第８項又は第９項に於いて、前記ディスエ
   ーブル手段が前記電圧フォロア手段の入力端に非蓋動電
   圧を位置する手段を有する事を特徴とする回路。 １１、上記第３項乃至第１０項の内の何れか１項に於い
   て、前記ビット線へ信号を印加する事によって選択した
   メモリセルへ書込を行なわせる為に前記ビット線を前記
   メモリセルへ接続している事を特徴とする回路。