JPS5866169A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5866169A JPS5866169A JP16378582A JP16378582A JPS5866169A JP S5866169 A JPS5866169 A JP S5866169A JP 16378582 A JP16378582 A JP 16378582A JP 16378582 A JP16378582 A JP 16378582A JP S5866169 A JPS5866169 A JP S5866169A
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- Japan
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- switching transistor
- capacitor
- integrated circuit
- input terminal
- electrode
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
- G06G7/186—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop
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- Software Systems (AREA)
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- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、第1のコンデンサを含む帰還路を介して出力
端を反転入力端に接続されている差動増幅器と1、第1
のクロックパルス電圧により制御される第1のスイッチ
ングトランジスタを介して一方の電極を回路入力端子に
接続されている第2のコンデンサとを備え、この第2の
コンデンサの前記電極は第2のクロックパルス電圧によ
り制御される第2のスイッチングトランジスタを介して
前記差動増幅器の反転入力端に接続されているような集
積回路に関する。
端を反転入力端に接続されている差動増幅器と1、第1
のクロックパルス電圧により制御される第1のスイッチ
ングトランジスタを介して一方の電極を回路入力端子に
接続されている第2のコンデンサとを備え、この第2の
コンデンサの前記電極は第2のクロックパルス電圧によ
り制御される第2のスイッチングトランジスタを介して
前記差動増幅器の反転入力端に接続されているような集
積回路に関する。
この種の集積回路は例えばrIEEEJournalo
f 5olid−8tate C1rcuits 、V
ol、 5C−12。
f 5olid−8tate C1rcuits 、V
ol、 5C−12。
A6 、 December 1977 Jの第600
−608頁。
−608頁。
とくに第1図および第2図により公知である。
本発明の目的は、冒頭に述べたような集積回路が次の双
一次の伝達関数、すなわち を満足するようにすることにある。ただし、咋は回路入
力端子に印加される電圧、uAは出力電圧、C1は第1
のコンデンサの容量、C2は第2のコンデンサの容量、
z−1は遅れ演算子である。
一次の伝達関数、すなわち を満足するようにすることにある。ただし、咋は回路入
力端子に印加される電圧、uAは出力電圧、C1は第1
のコンデンサの容量、C2は第2のコンデンサの容量、
z−1は遅れ演算子である。
遅れ演算子は、クロックパルス電圧の周波数をfとし、
クロックパルス電圧の周期(クロック周期)をTとする
とき、 2−1−o−J(2πfT)(2) と表わすことができる。
クロックパルス電圧の周期(クロック周期)をTとする
とき、 2−1−o−J(2πfT)(2) と表わすことができる。
上記目的は本発明によれば、第2のコンデンサの他方の
電極は、第2のスイッチングトランジスタと同期して制
御される第3のスイッチングトランジスタを介して回路
入力端子に接続されていると共に、第1のスイッチング
トランジスタと同期して制御される第4のスイッチング
トランジスタを介して差動増幅器の基準電位にある非反
転入力端に接続されていることによって達成される。
電極は、第2のスイッチングトランジスタと同期して制
御される第3のスイッチングトランジスタを介して回路
入力端子に接続されていると共に、第1のスイッチング
トランジスタと同期して制御される第4のスイッチング
トランジスタを介して差動増幅器の基準電位にある非反
転入力端に接続されていることによって達成される。
双一次の伝達関数(1)を実現するのに用いられる本発
明の集積回路は、とくにドーピングされた半導体上にモ
ノリシック集積することができることが特色である。
明の集積回路は、とくにドーピングされた半導体上にモ
ノリシック集積することができることが特色である。
以下、図面を参照しながら、本発明を実施例について詳
細に説明する。
細に説明する。
第1図は本発明の優れた実施例の原理接続図であり、第
2図は第1図の説明のための電圧のタイムチャートであ
り、第3図は第1図による集積回路の集積回路技術によ
る好ましい構成図を示し、第4図は第3図の装置の■−
■線に沿った横断面図である。
2図は第1図の説明のための電圧のタイムチャートであ
り、第3図は第1図による集積回路の集積回路技術によ
る好ましい構成図を示し、第4図は第3図の装置の■−
■線に沿った横断面図である。
第1図においては回路入力端子lがスイッチングトラン
ジスタS1を介してコンデンサC2の上側電極に接続さ
れており、このトランジスタ81のゲートはクロックパ
ルス電圧φ1にて制御される。コンデンサC2の下側電
極はクロック電圧φ2にて制御されるゲートを有するス
イッチングトランジスタS2を介して回路入力端子1に
導かれている。コンデンサC2の一ヒ側電極は他方では
φ2にて制御されるスイッチングトランジスタS3を介
して差動増幅器2の反転入力端に接続されており、との
差動増幅器の非反転入力端子は基準電位にある。コンデ
ンサC2の下側電極はスイッチングトランジスタS4を
介して基準電位に導かれている。スイッチングトランジ
スタS4のゲートはクロックパルス電圧φlによって制
御される。回路出力端子でもある差動増幅器2の出力端
3はコンデンサC1を含む帰還路4を介して差動増幅器
2の反転入力端に接続されているO uBは回路入力端子1に印加される積分すべき入力電圧
であり、これは連続的に導かれるか、あるいは連続的な
入力信号から例えばスキャンニングホールド素子を介し
て断続的に導かれることもある。入力電圧叶の時間に依
存した極性反転も可能である。φ1(第2図)のクロッ
クパルス5の発生時に、コンデンサC2はその際に導通
させられるトランジスタ81.84を介して電圧値uE
l(第1図に下向き矢印で示されている)へ充電される
。次のφ2のクロックパルス6によってトランジスタS
2およびS3が導通させられ、その結果コンデンサC2
は逆の極性にてこの時点で印加されている電圧値”C2
(これは上向き矢印にて示されている)に置かれる。こ
の場合に増幅器2の電圧増幅度は大きく、増幅器の反転
入力端の電位がほとんど非反転入力端と同じ電位、すな
わち基準電位となるものと仮定する。互いに重なり合わ
ないクロノパルス5,6によって与えられるクロック周
期T内においてコンデンサC2は差電圧UB□−”C2
へ充電され、この差電圧はクロックパルス6の発生時に
トランジスタS3を介してコンデンサC1へ伝達される
。この場合にクロック周期グ理論)が当ては捷るように
短くなければならないO 相継ぐクロック周期Tではその都度コンデンサCIの反
転充電経過が生ぜしめられ、その反転充電経過は大きさ
および極性に応じて個々のクロック周期T内でその都度
得られる差電圧U。□−uE2に対応する。これにより
、コンデンサC1もしくは回路出力端子3のところア、
積分結果として、すなわち入力電圧叶の積分電圧として
受は取るべき出力電圧LIAを取り出すことができる0
炊〒uAと叶との商は双 一次の伝達関数に相当する。
ジスタS1を介してコンデンサC2の上側電極に接続さ
れており、このトランジスタ81のゲートはクロックパ
ルス電圧φ1にて制御される。コンデンサC2の下側電
極はクロック電圧φ2にて制御されるゲートを有するス
イッチングトランジスタS2を介して回路入力端子1に
導かれている。コンデンサC2の一ヒ側電極は他方では
φ2にて制御されるスイッチングトランジスタS3を介
して差動増幅器2の反転入力端に接続されており、との
差動増幅器の非反転入力端子は基準電位にある。コンデ
ンサC2の下側電極はスイッチングトランジスタS4を
介して基準電位に導かれている。スイッチングトランジ
スタS4のゲートはクロックパルス電圧φlによって制
御される。回路出力端子でもある差動増幅器2の出力端
3はコンデンサC1を含む帰還路4を介して差動増幅器
2の反転入力端に接続されているO uBは回路入力端子1に印加される積分すべき入力電圧
であり、これは連続的に導かれるか、あるいは連続的な
入力信号から例えばスキャンニングホールド素子を介し
て断続的に導かれることもある。入力電圧叶の時間に依
存した極性反転も可能である。φ1(第2図)のクロッ
クパルス5の発生時に、コンデンサC2はその際に導通
させられるトランジスタ81.84を介して電圧値uE
l(第1図に下向き矢印で示されている)へ充電される
。次のφ2のクロックパルス6によってトランジスタS
2およびS3が導通させられ、その結果コンデンサC2
は逆の極性にてこの時点で印加されている電圧値”C2
(これは上向き矢印にて示されている)に置かれる。こ
の場合に増幅器2の電圧増幅度は大きく、増幅器の反転
入力端の電位がほとんど非反転入力端と同じ電位、すな
わち基準電位となるものと仮定する。互いに重なり合わ
ないクロノパルス5,6によって与えられるクロック周
期T内においてコンデンサC2は差電圧UB□−”C2
へ充電され、この差電圧はクロックパルス6の発生時に
トランジスタS3を介してコンデンサC1へ伝達される
。この場合にクロック周期グ理論)が当ては捷るように
短くなければならないO 相継ぐクロック周期Tではその都度コンデンサCIの反
転充電経過が生ぜしめられ、その反転充電経過は大きさ
および極性に応じて個々のクロック周期T内でその都度
得られる差電圧U。□−uE2に対応する。これにより
、コンデンサC1もしくは回路出力端子3のところア、
積分結果として、すなわち入力電圧叶の積分電圧として
受は取るべき出力電圧LIAを取り出すことができる0
炊〒uAと叶との商は双 一次の伝達関数に相当する。
第3図は第1図による集積回路のモノシリツク集積され
た実施例を示す。この実施例においてはC2の上側電極
と基準電位にある回路部分との間並びにCIの左側部分
と上記回路部分との間の寄生キャパシタンスがじゅうぶ
んに避けられる。この集積回路はドーピングされた半導
体材料、例えばnドーピングされたシリコンからなる基
板上に形成されている。第4図から、基板7が5i02
のような電気絶縁材料からなる薄い層9にて覆われてい
る上方境界面8を有することがわかる。C2の下側電極
およびCIの右側電極は導電材料、例えば高ドーピング
された多結晶シリコンからなるコーティング10.11
として実施されている。
た実施例を示す。この実施例においてはC2の上側電極
と基準電位にある回路部分との間並びにCIの左側部分
と上記回路部分との間の寄生キャパシタンスがじゅうぶ
んに避けられる。この集積回路はドーピングされた半導
体材料、例えばnドーピングされたシリコンからなる基
板上に形成されている。第4図から、基板7が5i02
のような電気絶縁材料からなる薄い層9にて覆われてい
る上方境界面8を有することがわかる。C2の下側電極
およびCIの右側電極は導電材料、例えば高ドーピング
された多結晶シリコンからなるコーティング10.11
として実施されている。
コーティング10および11はnドーピングされた半導
体区域15.16および17へ向かっている接続帯12
.13および!4を有する。これらの接続帯が半導体区
域15〜17と接触しているところにおいて絶縁層9に
接触孔18〜2oが設けられている。
体区域15.16および17へ向かっている接続帯12
.13および!4を有する。これらの接続帯が半導体区
域15〜17と接触しているところにおいて絶縁層9に
接触孔18〜2oが設けられている。
さらに、区域15および16に対して間隔をおいて配置
されているn導電性の区域21および22が設けられて
いる。区域15.、21問および区域16、’2間にそ
れぞれあグて、スイッチングトラン スタS2およびS
4のチャネル領域となる半導体範囲はφ2およびφlに
て制御されるゲート23および24によって覆われてい
る。区域21は回路入力端子1と導電結合されており、
区域22は増幅器非反転入力端と導電結合されている。
されているn導電性の区域21および22が設けられて
いる。区域15.、21問および区域16、’2間にそ
れぞれあグて、スイッチングトラン スタS2およびS
4のチャネル領域となる半導体範囲はφ2およびφlに
て制御されるゲート23および24によって覆われてい
る。区域21は回路入力端子1と導電結合されており、
区域22は増幅器非反転入力端と導電結合されている。
n導電性半導体区域17は回路出力端子3と接続されて
いる。
いる。
C2の上側電極およびCIの左側電極はコーティング1
0および11の上方にある第2の平面の導電性のコーテ
ィング25.26として示されている。これらは例えば
高ドーピングされた多結晶シリコンからなり、コーティ
ング10および11の1一方1(配置されていて、電気
絶縁材料からなる中間層27(第4図)によって、コー
ティング10 −および11から隔てられている。さ
らに、コーティング10および11は接続帯28〜30
を有し、これらのうち接続帯28および29は接続帯1
2・および13上を走っていてこれらよりもかなり狭く
形成されている。コーテイ /25および261代−一
テイング10および11よりも小面積であリ、それらに
対して、それらの側縁がコーティング25および26の
下で十分に突出するように配置されている。これによっ
て上述の寄生キャパシタンスはそれが実用上無視できる
tチど小さい◇接続帯28および29は接触孔30およ
び31の範囲においてそれぞれn導電性の半導体区域3
2および33と接触する。これらの半導体区域32およ
び33は、n導電性半導体区域34.35と、その中間
にあって境界面8に対して絶縁されていて且つφ1およ
びφ2と接続されたゲート36゜37にて覆われている
半導体範囲はスイッチングトランジスタ81.83とな
る。その場合に区域34は回路入力端子1と導電結合さ
れており、区域35は増幅器反転入力端と導電結合され
ている。
0および11の上方にある第2の平面の導電性のコーテ
ィング25.26として示されている。これらは例えば
高ドーピングされた多結晶シリコンからなり、コーティ
ング10および11の1一方1(配置されていて、電気
絶縁材料からなる中間層27(第4図)によって、コー
ティング10 −および11から隔てられている。さ
らに、コーティング10および11は接続帯28〜30
を有し、これらのうち接続帯28および29は接続帯1
2・および13上を走っていてこれらよりもかなり狭く
形成されている。コーテイ /25および261代−一
テイング10および11よりも小面積であリ、それらに
対して、それらの側縁がコーティング25および26の
下で十分に突出するように配置されている。これによっ
て上述の寄生キャパシタンスはそれが実用上無視できる
tチど小さい◇接続帯28および29は接触孔30およ
び31の範囲においてそれぞれn導電性の半導体区域3
2および33と接触する。これらの半導体区域32およ
び33は、n導電性半導体区域34.35と、その中間
にあって境界面8に対して絶縁されていて且つφ1およ
びφ2と接続されたゲート36゜37にて覆われている
半導体範囲はスイッチングトランジスタ81.83とな
る。その場合に区域34は回路入力端子1と導電結合さ
れており、区域35は増幅器反転入力端と導電結合され
ている。
接続帯30は絶縁層9の別の接触孔39の範囲において
n導電性の区域38と接触する。区域38は差動増幅器
2の反転入力端と接続されている0
n導電性の区域38と接触する。区域38は差動増幅器
2の反転入力端と接続されている0
第1図は本発明の一実施例の原理接続図、第2図は第1
Vを説明するための電圧タイムチャート、第3図は第1
図の集積回路の集積技術による構成図、第4図は第3図
の■−■線に沿う横断面図である。 1・・・回路入力端子、 2・・・差動増幅器、 3・
・回路出力端子、 4・・帰還路、 81〜S4・・・
スイッチングトランジスタ、 C1・・・第1のコンデ
ンサ、 C2・・・第2のコンデンサ、 φl・・・第
1のクロックパルス電圧、 φ2・・・第2のクロック
パルス電圧、 7・・・半導体基板、 9・・・絶縁層
、10.11・・コーティング(コンデンサ電極)、1
2〜14・・接続帯、 15〜17・・半導体区域、1
8〜20・・接触孔、21,22・・・n導電性の区域
、 23.24・・・ゲート、 25.26・・・
コーティング(コンデンサ電極)、 27・・・中間絶
縁層、 28〜30・・・接続帯、 30.31・・・
接触孔、 32〜35・・n導電性の半導体区域、36
゜37・・・ゲート、 38・・・n導電性の区域、
39・・・接触孔。
Vを説明するための電圧タイムチャート、第3図は第1
図の集積回路の集積技術による構成図、第4図は第3図
の■−■線に沿う横断面図である。 1・・・回路入力端子、 2・・・差動増幅器、 3・
・回路出力端子、 4・・帰還路、 81〜S4・・・
スイッチングトランジスタ、 C1・・・第1のコンデ
ンサ、 C2・・・第2のコンデンサ、 φl・・・第
1のクロックパルス電圧、 φ2・・・第2のクロック
パルス電圧、 7・・・半導体基板、 9・・・絶縁層
、10.11・・コーティング(コンデンサ電極)、1
2〜14・・接続帯、 15〜17・・半導体区域、1
8〜20・・接触孔、21,22・・・n導電性の区域
、 23.24・・・ゲート、 25.26・・・
コーティング(コンデンサ電極)、 27・・・中間絶
縁層、 28〜30・・・接続帯、 30.31・・・
接触孔、 32〜35・・n導電性の半導体区域、36
゜37・・・ゲート、 38・・・n導電性の区域、
39・・・接触孔。
Claims (1)
- 【特許請求の範囲】 l)第1のコンデンサを含む帰還路を介して出力端を反
転入力端に接続されている差動増幅器と、第1のクロッ
クパルス電圧により制御される第1のスイッチングトラ
ンジスタを介して一方の電極が回路入力端子に接続され
ていると共に第2のクロックパルス電圧により制御され
る第2のスイッチングトランジスタを介して前記電極が
前記差動増幅器の反転入力端に接続されている第2のコ
ンデンサとを備えた集積回路において、第2のコンデン
サの他方の電極は、第2のスイッチングトランジスタと
同期して制御される第3のスイッチングトランジスタを
介して回路入力端子に接続されていると共に、第1のス
イッチングトランジスタと同期して制御される第4のス
イッチングトランジスタを介して差動増幅器の基準電位
にある非反転入力端に接続されていることを特徴とする
集積回路0 2)集積回路はドーピングされた半導体基板−Fに形成
され、第1および第2のコンデンサの電極はそれぞれ互
いに重なり合い且つ電気絶縁材料によって互いに隔てら
れている2つの導電性のコーティングからなり、下部コ
ーティングはそれぞれ半導体基板の境界面から薄い電気
絶縁層によって隔てられ、上部コーティングは下部コー
ティングよりも小面積に形成されており、下部コーテン
グの側縁が上部コーティングの側縁の下方で突出するよ
うに配置されていることを特徴とする特許請求の範囲第
1項記載の集積回路0 3)第2のコンデンサの電極として用いられるコーティ
ングはスイッチングトランジスタと接続されている接続
帯を備えており、−ヒ側接横方向に突出するように下側
接続帯よりも狭く形成されていることを特徴とする特許
請求の範囲第2項記載の集積回路。 4)半導体基板はドーピングされた単結晶シリコンから
なり、第1および第2のコンデンサの電極は高ドーピン
グされた多結晶シリコンからなることを特徴とする特許
請求の範囲第2項または第3項記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813137708 DE3137708A1 (de) | 1981-09-22 | 1981-09-22 | Integratorschaltung mit einem differenzverstaerker |
DE31377084 | 1981-09-22 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5866169A true JPS5866169A (ja) | 1983-04-20 |
Family
ID=6142336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16378582A Pending JPS5866169A (ja) | 1981-09-22 | 1982-09-20 | 集積回路 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0075122A3 (ja) |
JP (1) | JPS5866169A (ja) |
DE (1) | DE3137708A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59172761A (ja) * | 1983-03-23 | 1984-09-29 | Hitachi Ltd | 半導体装置 |
JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5667480A (en) * | 1979-11-05 | 1981-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Integrating circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3466719A (en) * | 1967-01-11 | 1969-09-16 | Texas Instruments Inc | Method of fabricating thin film capacitors |
FR2138339B1 (ja) * | 1971-05-24 | 1974-08-19 | Radiotechnique Compelec | |
SU470249A1 (ru) * | 1972-12-20 | 1976-08-05 | Предприятие П/Я Г-4515 | Микросхема |
DE2720533A1 (de) * | 1977-05-06 | 1978-11-09 | Siemens Ag | Monolithisch integrierte schaltungsanordnung mit ein-transistor- speicherelementen |
DE2842587A1 (de) * | 1978-09-29 | 1980-04-17 | Siemens Ag | Isolierschichtkondensator |
US4261772A (en) * | 1979-07-06 | 1981-04-14 | American Microsystems, Inc. | Method for forming voltage-invariant capacitors for MOS type integrated circuit device utilizing oxidation and reflow techniques |
-
1981
- 1981-09-22 DE DE19813137708 patent/DE3137708A1/de not_active Withdrawn
-
1982
- 1982-08-23 EP EP82107719A patent/EP0075122A3/de not_active Ceased
- 1982-09-20 JP JP16378582A patent/JPS5866169A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5667480A (en) * | 1979-11-05 | 1981-06-06 | Nippon Telegr & Teleph Corp <Ntt> | Integrating circuit |
Also Published As
Publication number | Publication date |
---|---|
DE3137708A1 (de) | 1983-04-07 |
EP0075122A2 (de) | 1983-03-30 |
EP0075122A3 (de) | 1985-03-20 |
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