JPS5864577A - Shifting circuit for digital picture - Google Patents

Abstract

PURPOSE:To handle a picture consisting of many picture elements through simple constitution, by obtaining a shifted picture signal from an RAM in an output state while transferring data between two RAMs alternately. CONSTITUTION:When the (k)th line of a picture is scanned, a control circuit 9 places an RAM1 in an input state and an RAM2 in an output state. In this state, when a write signal is supplied, (k)th-line data is written in the D0 of the RAM1, and (k-1)th and (k-2)th line data are written in the D1 and D2 of the RAM1 from the RAM2. At this time, the data on the (k)th, (k-1)th, and (k-2)th lines are inputted to a shift register 7 and outputted to a picture processing logical device 8. Then, the circuit 9 places the RAM1 in an output state and the RAM2 in an input state. In this state, the data on (k)th, (k-1)th, and (k-2)th lines are written from the RAM1 to the RAM2 and also outputted to the register 7. Similarly, picture-shifted data are obtained from the register 7.

Description

【発明の詳細な説明】 本発明は、ＴＶカメラ等から得られる画像を処理して、
そこに映っている対象の種類や位置などの質的性状を認
識するような画像処理装置に使用されるディジタル画像
シフト回路に関するものである、 第１図は、ディジタル画像シフトを説明するための説明
図、第２図は、従来のディジタル画像シフト回路の一例
を示す接続図である。DETAILED DESCRIPTION OF THE INVENTION The present invention processes images obtained from a TV camera, etc.
This relates to a digital image shift circuit used in an image processing device that recognizes qualitative characteristics such as the type and position of an object shown therein. Figure 1 is an explanation for explaining digital image shift. 2 are connection diagrams showing an example of a conventional digital image shift circuit.

前記したような画像処理装置においては、第１図に示す
ように、画像の一部ＭＡ（これをマスクと呼び、このマ
スクの形は二こに示すように３×３要素からなる場合の
他に、画像処理の目的によって種々選定される）を設足
し、マスクＭ　Ａを画像上で走査し、各画素間で演算を
することにより、新しい画像を作ることが行なわれてい
る。このような画像シフトを行うために、従来、第２図
に示すような回路手段が用いられている。この回路は、
Ａ　Ｂ　−Ｘの要素からなる３×３のマスクを用〜・ろ
場合のものであって、画像の横方向の画素数ｎと同じだ
けのビット数をもつｎビ、トのシフトレジスタ３Ｒ１，
８Ｒ２を必要とする。In the above-mentioned image processing apparatus, as shown in FIG. A new image is created by scanning the mask MA over the image and performing calculations between each pixel. Conventionally, circuit means as shown in FIG. 2 has been used to perform such image shifting. This circuit is
An n-bit shift register 3R1, which has the same number of bits as the number of pixels in the horizontal direction of the image, n, is used when a 3×3 mask consisting of A B -X elements is used.
Requires 8R2.

しかしながら、通常シフトレジスタのビット数は２の累
乗であって、横方向の画素数が例えば６４以上と多くな
るような場合、これに応じたビット数をもつシフトレジ
スタを用意することは容易でなく、また高価如なる問題
点がある。シフトレジスタに画素数に対応したものがな
い場合、ビット数の少ないシフトレジスタを複数個並べ
て使用することとなる。However, the number of bits in a shift register is usually a power of 2, and when the number of pixels in the horizontal direction increases, for example 64 or more, it is not easy to prepare a shift register with a corresponding number of bits. However, there are also problems such as high cost. If there is no shift register corresponding to the number of pixels, a plurality of shift registers with a small number of bits will be used in parallel.

ここにおいて、本発明は、このような問題点を解決し、
簡単な構成で画素数の多い画像を扱うことのできるディ
ンタル画像シフト回路を実現しようとするものである。Here, the present invention solves such problems,
The objective is to realize a digital image shift circuit that can handle images with a large number of pixels with a simple configuration.

本発明に係る装置におい”〔は、安価なラソグムアクセ
スメモリ（以下ＲＡＭと略す）を用いることによって、
任意のビット数のシフトレジスタを得ろ点にひとつの特
徴がある。In the device according to the present invention, by using an inexpensive RAM access memory (hereinafter referred to as RAM),
One feature is that a shift register with an arbitrary number of bits can be obtained.

口、り図、第４図はその動作波形図である。ここでＨ，
，５Ｘ３の！８！党からなるマスクの場合を想冗しであ
る。Figure 4 is a diagram of its operating waveforms. Here H,
, 5X3! 8! I am imagining the case of a mask consisting of a party.

図において、１は第１のＩＬＡＭ、２は第２　ノＲＡＭ
こ３．４はいずれもゲート回路、５．６はバラツマ　゛
アップ、７げ出力ソフトレジスタ、８は出力シフ　。In the figure, 1 is the first ILAM, 2 is the second RAM
3.4 are all gate circuits, 5.6 is a variable speed up, 7 output soft register, and 8 is an output shift.

べ〉 トレジメタ７からの出力（Ｆｔ号が印加される画偉処理
ロジ、り、９は全体回路を統括制御する制御ｎ路で、こ
れには例えばマイクロプロセッサが使用　”されろ、 第１のＲＡＭ　ｊと第２のＩＬＡＭ２とは、制御回路９
からｐ＋ｌ　−のアｉ゛１／スが与えら矛１ており、両
者の間でデータのやりとりがでとるように結合されてい
　。The output from the register meter 7 (the processing logic to which the Ft signal is applied), and 9 is a control path for controlling the entire circuit, for example, a microprocessor is used for this. j and the second ILAM 2 are the control circuit 9
The i1/ice of p+l- is given to the two, and the two are connected so that data can be exchanged between them.

る。端子ＩＮに印加される画像信号Ｔｍは、パラ　・７
丁アンプ５を介して第１のＩｔＡＭｌに印加されてＪ・
（す、ソフト１″Ｌ第１Ｉ−Ｔ　　々（１１名１１八Ｎ
譬１．２から。Ru. The image signal Tm applied to the terminal IN is para.7
is applied to the first ItAMl via the amplifier 5.
(Software 1″L 1st I-T (11 people 118N)
From Parable 1.2.

出力ンフトンジスタ群７に出力されるようになっている いま、画像の１行分の走査に１秒間がかるもの（５ノ とすれば、入力端子ＩＮには、第４図（Ｏｌに示すよつ
ＩＣ１はじめの１秒間は、ｋ行目を走査した画像（Ｗ　
’Ｑが印加され、次の瞳秒間は入力されず、その次の電
秒間はに＋１１行目走査した画像信号が印加されるよう
になっている。また、第２の７７４ＡＭ　２のアドレス
φ〜ｎ−１には、ｋ行目を走査した画ｒ象信弓が印加さ
れている状ＢＶＣＪ、Ｊいて、１）１１には％　−１行
目（前回の走査）のデータが、Ｔ）１にはに一２行目（
前々回の走査）のデータが既に１４　＃込まれているも
のとする。Now that the output is output to the output register group 7, if it takes one second to scan one line of the image (5 seconds), the input terminal IN has an IC1 as shown in Figure 4 (Ol). For the first second, the image scanned in the kth row (W
'Q is applied, no input is made for the next pupil second, and an image signal scanned from the +11th line is applied for the next electric second. In addition, the address φ~n-1 of the second 774AM 2 has the state BVCJ,J where the image R-elements scanned on the k-th line is applied, and 1) 11 has the %-1st line ( The data of the previous scan) is in the 12th row (T)1 in T)1.
It is assumed that 14 # data from the previous scan) have already been stored.

ｋ行目を定食するとき、制御回路９は、ゲートカイネー
ブル端子）をハイレベルとするとともに、ノ；２ファア
ンプ群５をイネーブルとする。これ釦よって、第１のＩ
ＬＡＭ　１は、出力ディスエーブルとｔｃす、入力状態
になる。一方、ゲート回路４のひとつの入力線ＩＤ　Ｖ
　Ｂ　Ｎを第４図（１０ンこ示すようにハイレベルとす
ることにより、第２のＩＬＡＭ２の０ＥＩ４１子をロー
レベルとするとともに、バ、ファアンブ群（４） ６をディスエーブルとし、第２のｉｕＭ２を出力状態と
する− このような状１０７５（・て、各ＩｔＡＭｊ、２の７ド
レス端子釦、第４図（ｆｌに示すようにφ〜ｎ−＋と順
次アドレス信号を与えるとともに、第４図←４に示すよ
うにライトパルス（書と込み信号）をゲート回路５．４
に与えると、第１のＴｔＡＭｉのＤＱＫは、アドレスφ
〜ｎ−１に入力ＴＮ　Ｋ印加されているに行目のデータ
がバッファアップを介して順次ｔ＋ｅ込まれる。また、
ＩｔＡＭｌのＤｌには、バッファアップ５を介してＩＬ
ＡＭ２のＴ）ｏからの出力データが書き込まれる。ここ
で、ＲＡＭ　２のｎｏには、既圧前回走査時に得られた
１（−１行目のデータが得き込まれているので、このに
−１行目のデータがＲＡＭＩのＴ）＋　Ｋ書き込まれろ
こととなる。同様にＲＡ、Ｍ　ｊの幻には、バッファア
ンプ５を介１−てＲＡＭ　２のＤｌがらの出力データ、
即ち、ｋ−２行目のデータが書き込まれる。したがって
、このときは、出力シフトレジスタフには、１１１にに
行目、ｋ−１行目、ｋ−４行目の各データが入力され、
これが画像処理ロン、り８に出力される。When the k-th row is set for a set meal, the control circuit 9 sets the gate enable terminal to a high level and also enables the second amplifier group 5. According to this button, the first I
LAM 1 goes to the input state with the output disabled. On the other hand, one input line ID V of the gate circuit 4
By setting B N to a high level as shown in FIG. Set iuM2 to the output state - In such a state 1075 (*), each ItAMj, 7 dress terminal buttons of 2, sequentially apply address signals from φ to n-+ as shown in FIG. Gate circuit 5.4 for write pulse (write signal) as shown in figure ←4
, the DQK of the first TtAMi is given at address φ
The data of the 2nd row, which is applied to the input TNK to n-1, is sequentially inputted to t+e via the buffer up. Also,
IL is connected to Dl of ItAMl via buffer up 5.
Output data from T)o of AM2 is written. Here, the no of RAM 2 contains 1 (the data of the -1st line obtained during the previous pressure scan, so the data of the -1st line is T of the RAMI) + K It will be written. Similarly, RA, Mj's output data from RAM 2's Dl via buffer amplifier 5,
That is, the data on the k-2nd row is written. Therefore, at this time, each data of the 2nd row, the k-1st row, and the k-4th row is input to the output shift register 111,
This is output to the image processing unit 8.

次の１秒間（画像信号Ｉｍが入力されていない期間）で
は、制御回路９は、ＯＤＤ線をハイレベル、ＥＶＥＮ線
をローレベルとすることによって、第１のＲＡＭ　１を
出力状態とし、第２のＲＡＭ　２を入力状態とさせる。During the next one second (period in which no image signal Im is input), the control circuit 9 sets the ODD line to a high level and the EVEN line to a low level, thereby bringing the first RAM 1 into an output state and the second RAM 1 into an output state. RAM 2 is brought into the input state.

このような状態において、アドレス４ｉ号がφ〜ｎ−ｊ
と順次変化すると、第１の几ＡＭ１のＤＱからは、ｋ行
目のデータが、出力シフトレジスタＺ側に出力されろと
ともに、バッフ了アンプ６を介して第２のｌ’ｔＡＭ　
２のＴ）Ｑ　［書き込まれる。また、同様にＲＡＭ　ｉ
のＤｌから、ｋ−＋行目のデータが、出力シフトレジス
タＺ側に出力されるとともに、ＵＬＡＭ２のＤｌへ書き
込まれろ。なお、Ｒ，ＡＭｌのＤ２からは、ｋ−２行目
のデータが出力シフトレジスタ７側に出力される。した
が〜て、この状態では、出力シフトレジスタ７には、を
秒前と同様に、順にに行目、ｌ（−１行目、ｋ−２行目
の各データが入力される。In such a state, address No. 4i is φ~n-j
, the data of the k-th row is outputted from the DQ of the first AM1 to the output shift register Z side, and is also sent to the second AM through the buffer amplifier 6.
2 T) Q [Written. Similarly, RAM i
The data on the k-+th row from Dl is output to the output shift register Z side and written to Dl of ULAM2. Note that from D2 of R and AMl, the data of the k-2nd row is output to the output shift register 7 side. Therefore, in this state, the data of the row, l(-1, and k-2) are input to the output shift register 7 in the same way as seconds ago.

以下、同じようにして２個のＲＡＭ　１．２間でデ（７
） 一夕のやり取りを行うことによって、出力シフトレジス
タ７から、順次画像シフトされたデータを得ることがで
きる。Below, in the same way, data (7
) By performing the overnight exchange, sequential image-shifted data can be obtained from the output shift register 7.

第１表は、以上の動作において、ＲＡＭ１．２間のデー
タのやり取りを示したものである。Table 1 shows the data exchange between the RAMs 1 and 2 in the above operation.

第１表 このように構成される装置によれば、アドレスの最大値
ｎ−１は、ＲλＭ１．２のワード数に応じて任意に決め
ることができるので、容易にビット数の多いシフトレジ
スタと同様の機能をさせることができる。例えば、８ビ
ツトＸ　２０４８ワードのＲＡＭでは、最大２０４８ビ
、トのシフトレジスタと同様の機能をもたせることが可
能である。Table 1 According to the device configured as described above, the maximum address value n-1 can be arbitrarily determined according to the number of words of RλM1.2, so it can be easily configured in the same way as a shift register with a large number of bits. function. For example, a RAM of 8 bits x 2048 words can have the same function as a shift register of up to 2048 bits.

なお、この実施例では、マスクとして３×３要素のもの
について例示したが、このマスクの形は任意でよく、Ｒ
ＡＭのデータ入出力Ｄ３、Ｄ４・・を使用することによ
って、多くの行のシフトが行なえる。In addition, in this embodiment, a mask with 3×3 elements was illustrated, but the shape of this mask may be arbitrary, and R
By using the AM data inputs and outputs D3, D4, etc., many rows can be shifted.

第５図は本発明の他の実施例を示す構成ブロック図であ
る。FIG. 5 is a block diagram showing another embodiment of the present invention.

この実施例においては、ＲＡＭ１の出力とＲＡＭ　２の
出力を交互に切換えて出力シフトレジスタ７に入力させ
るマルチプレクサ１０ヶ設けたものである。In this embodiment, ten multiplexers are provided to alternately switch the output of RAM 1 and the output of RAM 2 and input them to the output shift register 7.

また、画像信号をＲＡＭ　１．２のＤＩＱ入力に与え、
各ＲＡＭ　１．２のＤ０１ＤＯ２を他方のＲＡ、ＭのＤ
Ｉ＋、ＤＩ２にそれぞれ接続し、各ＲＡＭ　１．２のＤ
ＯＱ　−ＤＯ２出力をマルチプレクサ１０によって切換
えて取り出すようにしている。Also, give the image signal to the DIQ input of RAM 1.2,
D01DO2 of each RAM 1.2 to the other RA, D of M
Connect to I+ and DI2, respectively, and D of each RAM 1.2.
The OQ-DO2 output is switched and taken out by a multiplexer 10.

この装置において、Ｒ，ＡＭ２には、既に順番にｋ（８
） −１、ｋ−２、ｋ−３行目のデータが書き込まれている
とし、画像信号としてに行目のデータが入力された場合
、ＲＡＭ　ｉ、２間のデータのやり取りは、第２表の通
りとなる。In this device, R, AM2 already have k(8
) If the data in rows -1, k-2, and k-3 are written, and the data in rows is input as an image signal, data exchange between RAM i and RAM 2 is as shown in Table 2. It will be as follows.

第２表 マルチプレクサ１０は、出力状態にあるＲＡＭからの出
力データを選択し、これを出力シフトレジスタ７に送り
出す。これによって、この実施例においては、シフトさ
れた画像データをｔ秒ごとに連続的に得ることができる
。The table 2 multiplexer 10 selects output data from the RAM in the output state and sends it to the output shift register 7. Accordingly, in this embodiment, shifted image data can be continuously obtained every t seconds.

以上説明したように、本発明によれば、高価なシフトレ
ジスタを使用することなく画素数の多い１ｉｊｉ　（１
１を扱うことのできるディジタル画像シフト回路が実現
で弾る。As explained above, according to the present invention, 1iji (1
A digital image shift circuit that can handle 1 has been realized.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はディンクルジグシフトを説明するための説明図
、第２図は従来のディジグル画偉シフト回路の一例を示
す接続図、第３図は本発明に係る回路の一例を示す構成
プｐ７り図、第４＠はその動作波形図、纂５図は本発明
の他の実施例を示す構成プロ、り図である。 １．２・・・ランダムアクセスメモリ、５．４°“ゲー
ト回路、５．６・・・バッフ丁アンプ、７・・・出力シ
フトレジスタ、８・・・画像処理ρシック、９・・・制
御回路。 （１１） 第１図 第２図Fig. 1 is an explanatory diagram for explaining the Dinkle jig shift, Fig. 2 is a connection diagram showing an example of a conventional Diggle shift circuit, and Fig. 3 is a configuration diagram showing an example of the circuit according to the present invention. Figure 4 is a waveform diagram of its operation, and Figure 5 is a diagram showing a configuration of another embodiment of the present invention. 1.2... Random access memory, 5.4° gate circuit, 5.6... Buffer amplifier, 7... Output shift register, 8... Image processing ρ thick, 9... Control Circuit. (11) Figure 1 Figure 2

Claims (2)

【特許請求の範囲】[Claims] （１）互に入力状態と出力状態とが交互に入れ換わりデ
ータのやり取りが交互に行なわれるように接続されると
ともに同一のアドレス信号が与えられる第１、第２のラ
ンダムアクセスメモリを具備し、これらの第１、第２の
ランダムアクセスメモリには少なくとも前回の走査時の
画像信号が書き込まれ、今回の走査時の画像信号を入力
状態にあるランダムアクセスメモリに与えたとき、この
ランダムアクセスメモリに前回の走作時の画像信号が出
力状態にあるランダムアクセスメモリから移動するよう
にし、出力状態にあるランダムアクセスメモリからシフ
トされた画像信号を得るようにしたディジタル画像シフ
ト回路。(1) comprising first and second random access memories connected so that the input state and output state are alternately exchanged and data exchange is performed alternately, and to which the same address signal is applied; At least the image signal from the previous scan is written into these first and second random access memories, and when the image signal from the current scan is given to the random access memory in the input state, the random access memory is A digital image shift circuit in which an image signal from a previous run is moved from a random access memory in an output state, and a shifted image signal is obtained from a random access memory in an output state. （２）　　第１、第２のランダムアクセスメモリからの
出力信号をマルチプレクサを介して交互に選択して得る
ようにした特許請求の範囲第１項記載のディジタル画像
シフト回路。(2) The digital image shift circuit according to claim 1, wherein the output signals from the first and second random access memories are alternately selected and obtained via a multiplexer.