KR100227981B1 - Image processing circuit - Google Patents
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Abstract
본 발명은 액정표시장치로 영상신호를 주사할 때 싱글주사 및 더블주사가 가능한 화상처리회로에 관한 것이다.The present invention relates to an image processing circuit capable of single scan and double scan when scanning an image signal with a liquid crystal display.
이 회로는 영상신호를 액정으로 표시하는 액정표시장치(40)와, 인가되는 R, G, B 영상신호를 각각 M/2개의 출력라인으로 상기 액정표시장치(40)로 순차적으로 출력하는 제1,2 신호여진기(20,21)와, 상기 액정표시장치(40)의 주사선(n)의 n/2만큼의 출력단을 구비하여 상기 제1,2신호여진기(20,21)의 출력을 순차적으로 제어하는 제1,2 게이트여진기(30,31)와, 더블주사 또는 싱글주사선택에 따라 상기 제1,2게이트여진기(30,31)의 각 n/2 출력단 제어를 위한 복수개의 클럭신호를 출력하는 클럭발생기(50)를 구비하여 클럭발생기(50)에서 출력한 클럭신호에 의해 더블, 싱글주사가 가능하고 기존의 게이트여진기의 시프트레지스터의 출력단이 1/2로 감소된다.The circuit includes a liquid crystal display device 40 for displaying an image signal as a liquid crystal, and a first outputting R, G, and B image signal to the liquid crystal display device 40 sequentially with M / 2 output lines. And an output terminal equal to n / 2 of the scan line n of the liquid crystal display device 40, and the outputs of the first and second signal exciters 20 and 21 are provided. A plurality of first and second gate exciters 30 and 31 to control sequentially and a plurality of n / 2 output stages for controlling the first and second gate exciters 30 and 31 according to a double scan or a single scan selection. A clock generator 50 for outputting a clock signal allows a double or single scan to be performed by the clock signal output from the clock generator 50, and the output stage of the shift register of the conventional gate exciter is reduced to 1/2.
Description
제1도는 종래 기술에 의한 화상처리회로도.1 is an image processing circuit diagram according to the prior art.
제2도는 본 발명에 의한 화상처리회로도.2 is an image processing circuit diagram according to the present invention.
제3도는 제2도에 도시한 클럭발생부의 상세회로도.3 is a detailed circuit diagram of the clock generator shown in FIG.
제4도는 제3도의 출력 파형도.4 is an output waveform diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 제어부 20,21 : 제1,2신호여진기10: control unit 20,21: first and second signal excitation
30,31 : 제1,2게이트여진기 32,33 : 시프트레지스터30,31: 1st, 2nd gate exciter 32,33: shift register
40 : 액정표시장치 50 : 클럭발생기40: liquid crystal display device 50: clock generator
51,52 : 반전기 53,54 : 스위치51,52: Inverter 53,54: Switch
55,56,57 : 플립플롭 A1,...,A4,G1,...,Gn : 앤드게이트55,56,57: Flip-flop A1, ..., A4, G1, ..., Gn: Andgate
본 발명은 액정 텔레비젼에 있어서 화상처리장치에 관한 것으로, 특히 액정표시장치(liquid crystal display)로 영상신호를 주사할 때 싱글 주사(single scanning) 및 더블 주사(dubble scanning)가 가능한 화상처리회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus in a liquid crystal television, and more particularly, to an image processing circuit capable of single scanning and double scanning when scanning an image signal with a liquid crystal display. will be.
일반적으로 액정 텔레비젼이라 함은 화상표시장치를 액정디스플레이(liquid crystal display)를 사용한 텔레비젼을 일컬으며, 상기 액정디스플레이의 화상표시는 박막 트랜지스터와 콘덴서 및 액정으로 하나하나의 화소가 표시되고 상기 화소들로 영상신호가 표현된다.In general, a liquid crystal television refers to a television using an image display device as a liquid crystal display. In the image display of the liquid crystal display, one pixel is displayed by a thin film transistor, a capacitor, and a liquid crystal. The video signal is represented.
종래의 화상처리회로를 제1도를 참조하여 상세히 설명한다.The conventional image processing circuit will be described in detail with reference to FIG.
먼저 구성을 살펴보면, 수직동기신호와 수평동기신호를 유입하는 제어부(10)의 제1출력단자(A)는 제1신호여진기(20)와 제2신호여진기(21)의 제2입력단자에 각각 접속되고, 상기 제어부(10)의 제2출력단자(B)는 제1게이트여진기(30)와 제2게이트여진기(31)의 입력단자와 각각 접속되며, 상기 제1,2신호여진기(20,21)는 제1입력단자로 R.G.B 영상신호가 유입된다.First, the configuration, the first output terminal (A) of the control unit 10 for introducing the vertical synchronous signal and the horizontal synchronous signal is the second input terminal of the first signal exciter 20 and the second signal exciter 21 The second output terminal B of the controller 10 is connected to the input terminals of the first gate exciter 30 and the second gate exciter 31, respectively, and the first and second signals are respectively connected to the first and second signals. The exciter 20, 21 receives the RGB image signal through the first input terminal.
상기 제1,2게이트여진기(30,31)는 액정표시장치(40)로 각각 N/2개의 출력라인을 갖고, 상기 제1,2신호여진기(20,21)도 상기 액정표시장치(40)로 각각 M/2개의 출력라인을 갖는다. 상기 액정표시장치(40)의 각 화소점은 박막트랜지스터(1) 및 액정과 콘덴서로 구성된다.The first and second gate exciters 30 and 31 have N / 2 output lines, respectively, as the liquid crystal display device 40. The first and second signal exciters 20 and 21 are also used as the liquid crystal display device. 40 each have M / 2 output lines. Each pixel point of the liquid crystal display device 40 includes a thin film transistor 1, a liquid crystal, and a capacitor.
상기 구성의 종래의 화상처리회로의 동작을 설명하면, 제어부(10)는 수직, 수평동기신호를 유입하여, 제1,2게이트여진기(30,31)와, 제1,2신호여진기(20,21)로 클럭신호를 인가한다.Referring to the operation of the conventional image processing circuit of the above configuration, the control unit 10 flows the vertical and horizontal synchronous signals, so that the first and second gate exciters 30 and 31 and the first and second signal exciters ( 20 and 21 to apply a clock signal.
상기 제1,2신호여진기(20,21)는 제어부(10)에서 인가하는 클럭신호에 동기하여 유입되는 R.G.B 영상신호를 M/2개의 신호라인으로 액정표시장치(40)상에 순차적으로 출력한다.The first and second signal exciters 20 and 21 sequentially output RGB image signals introduced in synchronization with a clock signal applied from the controller 10 on the liquid crystal display device 40 as M / 2 signal lines. do.
상기 제1,2게이트여진기(30,31)는 각각 주사선수 만큼의 출력단을 갖는 시프트레지스터(shift register)로 구성되어 있는데, 상기 제어부(10)에서 인가하는 클럭신호에 따라 시프트레지스터의 시작펄스에 동기하여 순차적으로 액정표시장치(40)상에 신호를 출력한다.The first and second gate exciters 30 and 31 are each composed of shift registers having output stages equal to the number of scan points, and start pulses of the shift registers according to a clock signal applied from the controller 10. In synchronization with the signal, the signals are sequentially output on the liquid crystal display device 40.
상기 액정표시장치(40)의 하나하나의 화소는 박막트랜지스터(Thin-Film-Transistor;1)와 액정과 콘덴서로 형성하고 있으며, 상기 제1,2게이트여진기(30,31)의 출력신호가 박막트랜지스터(1)의 동작점을 결정하여 상기 제1,2신호여진기(20,21)에서 출력되는 신호가 박막트랜지스터(1)를 통해 콘덴서에 충전되며 이때 액정에 전하들이 움직임이 활발해져서 하나의 화소를 표현하게 된다.Each pixel of the liquid crystal display device 40 is formed of a thin film transistor (Tin-Film-Transistor) 1, a liquid crystal and a capacitor, and output signals of the first and second gate exciters 30 and 31 are The operating point of the thin film transistor 1 is determined, and the signals output from the first and second signal exciters 20 and 21 are charged to the capacitor through the thin film transistor 1, and the charges in the liquid crystal are active. To represent the pixel.
즉 상기와 같은 동작하에 하나하나의 화소가 형성하고 그 화소들이 조립되어 표현하고자 하는 영상신호가 표현되었다.That is, under the above operation, one pixel is formed, and the image signals to be assembled and expressed are expressed.
그러나 종래기술에 따른 화상처리회로에서 액정표시장치(40)상에 영상신호를 주사하는 방식에서 싱글주사일 경우 게이트여진기를 하나만 구비하여 신호주사가 가능했으나, 점차 높은 해상도를 요구하면서 제1도에 도시한 바와 같이 두 개의 게이트여진기를 구비한 더블주사일 때, 주사선수와 같은 시프트레지스터의 출력단을 갖는 게이트여진기의 구성에 의해서 각 게이트여진기의 출력단 2개에 1출력해야 함에 따라 구동시 에러가 발생하는 문제점이 있었다.However, in the image processing circuit according to the related art, when scanning a video signal on the liquid crystal display device 40, a single scan is provided so that only one gate exciter can be used to scan the signal. However, as shown in FIG. As shown in the figure, when the double scan is provided with two gate exciters, an error occurs when driving one output to two output ends of each gate exciter by the configuration of the gate exciter having the output stage of the shift register as the scanning line. There was a problem that occurred.
따라서 상기 문제점을 해결하기 위한 본 발명의 목적은 싱글주사 및 더블 주사가 가능한 화상처리회로를 제공하는데 있다.Accordingly, an object of the present invention for solving the above problems is to provide an image processing circuit capable of single scanning and double scanning.
상기 목적을 달성하기 위해서 본 발명에 의한 화상처리회로는 영상신호를 표시하는 액정표시장치와, 인가되는 R,G,B 영상신호를 각각 M/1개의 출력라인으로 상기 액정표시장치로 순차적으로 출력하는 제1,2신호여진기와, 상기 액정표시장치의 주사선(n)의 n/2만큼의 출력단을 각각 구비하여 상기 제1,2신호여진기의 출력을 순차적으로 제어하는 제1,2게이트여진기와, 상기 제1,2게이트여진기의 제어를 위한 복수개의 클럭신호를 출력하는 클럭발생기를 포함함을 특징으로 한다.In order to achieve the above object, the image processing circuit according to the present invention sequentially outputs the liquid crystal display device displaying an image signal and the applied R, G, and B image signals to the liquid crystal display device with M / 1 output lines, respectively. First and second gate excitation and first and second gate excitation, each having an output terminal equal to n / 2 of the scan line n of the liquid crystal display, to sequentially control the output of the first and second signal excitation And a clock generator for outputting a plurality of clock signals for controlling the first and second gate exciters.
이를 첨부한 도면을 참조하여 상세히 설명한다.This will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 화상처리장치의 회로도로 먼저 접속관계를 살펴보면, 제어부(10)는 제1,2입력단자로 수직,수평동기신호를 입력하고, 상기 제어부(10)의 제2출력단자(B)는 클럭발생부(50)의 제1입력단자와 접속하며, 상기 클럭발생부(50)는 제2입력단자로 더블주사 또는 싱글주사 선택신호를 입력한다.2 is a circuit diagram of an image processing apparatus according to an exemplary embodiment of the present invention. First, the controller 10 inputs vertical and horizontal synchronization signals to the first and second input terminals, and the second output terminal of the controller 10. (B) is connected to the first input terminal of the clock generator 50, and the clock generator 50 inputs the double scan or single scan selection signal to the second input terminal.
상기 제어부(10)의 제1출력단자(A)는 제1,2신호여진기(20,21)의 제2입력단자와 접속하고, 상기 제1,2신호여진기(20,21)의 제1입력단자는 R,G,B영상신호를 입력하며, 상기 제1,2신호여진기(20,21)의 M/2개 출력 단자는 액정표시장치(40)로 영상신호를 출력한다.The first output terminal A of the controller 10 is connected to the second input terminals of the first and second signal exciters 20 and 21, and the first output terminal A of the first and second signal exciters 20 and 21 is connected. One input terminal inputs R, G, and B video signals, and the M / 2 output terminals of the first and second signal exciters 20 and 21 output the video signal to the liquid crystal display device 40.
상기 클럭발생부(50)의 제1,3클럭출력단자(CK1,CK3)와, 제5출력단자(LGC)는 제1게이트여진기(30)의 각 입력단자와 접속하고, 상기 클럭발생부(50)의 제2,4클럭출력단자(CK2,CK4)와 제6출력단자(RGC)는 제2게이트여진기(31)의 각 입력단자와 접속한다.The first and third clock output terminals CK1 and CK3 and the fifth output terminal LGC of the clock generator 50 are connected to respective input terminals of the first gate exciter 30, and the clock generator The second and fourth clock output terminals CK2 and CK4 and the sixth output terminal RCC of 50 are connected to respective input terminals of the second gate exciter 31.
상기 제1,2게이트여진기(30,31)는 각각 주사선(n)의 N/2개의 앤드게이트(G1,...,Gn)와 n/4의 출력단을 갖는 시프트레지스터(32,33)로 구성된다.The first and second gate exciters 30 and 31 respectively have N / 2 end gates G1, ..., Gn of the scan line n and shift registers 32 and 33 having an output terminal of n / 4. It consists of.
상기 구성의 본 발명에 따른 화상처리회로의 동작을 설명한다.The operation of the image processing circuit according to the present invention having the above configuration will be described.
제어부(10)는 수직, 수평동기신호를 유입하여 제1,2신호여진기(20,21)와 클럭발생부(50)로 클럭신호를 인가한다. 상기 제1,2신호여진기(20,21)는 상기 제어부(10)에서 인가한 클럭신호에 따라 유입되는 R,G,B 영상신호를 M/2 주사라인으로 액정표시장치(40)상에 순차적으로 출력한다.The controller 10 applies a clock signal to the first and second signal exciters 20 and 21 and the clock generator 50 by introducing vertical and horizontal synchronization signals. The first and second signal exciters 20 and 21 may output the R, G, and B image signals introduced in response to a clock signal applied from the controller 10 on the liquid crystal display device 40 using M / 2 scan lines. Output sequentially.
상기 클럭발생부(50)는 상기 제어부(10)에서 인가한 클럭신호와 싱글 또는 더블주사선택 제어신호에 따라 복수개의 클럭신호를 출력한다.The clock generator 50 outputs a plurality of clock signals according to the clock signal applied by the controller 10 and a single or double scan selection control signal.
상기 클럭발생부(50)에서 출력된 제1,3클럭출력(CK1,CK3)과 제5출력(LGC)신호에 의해 상기 제1게이트여진기(30)의 시프트레지스터(32)와 앤드게이트(G1,...,Gn)가 동작하고, 상기 클럭발생부(50)의 제2,4클럭출력(CK2,CK4)과 제6출력(RGB)신호에 의해 제2게이트여진기(31)가 동작하며, 상기 제1,2게이트여진기(30,31)의 출력신호는 액정표시장치(40)로 출력하는 상기 제1,2신호여진기(20,21)의 출력을 제어하여 액정표시장치(40)에 신호주사가 이루어진다.The shift register 32 and the AND gate of the first gate exciter 30 by the first and third clock outputs CK1 and CK3 and the fifth output LGC signal output from the clock generator 50. G1, ..., Gn are operated, and the second gate exciter 31 is driven by the second and fourth clock outputs CK2 and CK4 and the sixth output RGB signal of the clock generator 50. The output signal of the first and second gate exciters 30 and 31 controls the output of the first and second signal exciters 20 and 21 output to the liquid crystal display 40. A signal scan is made at 40.
상기 클럭발생기(50)의 제어에 의한 상기 제1,2게이트여진기(30,31)의 동작관계를 제3도를 참조하여 상세히 설명한다.An operation relationship of the first and second gate exciters 30 and 31 under the control of the clock generator 50 will be described in detail with reference to FIG. 3.
제3도는 상기 클럭발생부(50)의 상세 회로도로 먼저 접속관계를 살펴보면, 상기 클럭발생부(50)의 제1입력단자(25)는 제1,2스위치(53,54)의 신호 입력단에 접속하고, 상기 클럭발생부(50)의 제2입력단자(15)로 유입되는 신호는 제1스위치(53)를 제어하며, 또한 상기 클럭발생부(50)의 제2입력단자(15)는 제1반전기(51)의 입력단자와 접속한다.3 is a detailed circuit diagram of the clock generator 50. First, the connection relationship is described. The first input terminal 25 of the clock generator 50 is connected to the signal input terminals of the first and second switches 53 and 54. Referring to FIG. And a signal flowing into the second input terminal 15 of the clock generator 50 controls the first switch 53, and the second input terminal 15 of the clock generator 50 It is connected to the input terminal of the 1st inverter 51.
상기 제1반전기(51)의 출력단자는 제2스위치(54)의 제어단과 접속하고, 상기 제2스위치(54)의 신호출력은 접속접(A)에 인가한다. 상기 제1스위치(53)의 신호출력단자는 제1D플립플롭(55)의 클럭단자와 접속하고, 상기 D플립플롭(55)의 제1출력단자(Q)는 접속점(A)와 접속하며, 제2출력단자()는 신호입력 단자(D)와 접속한다. 상기 접속점(A)은 제2반전기(52)의 입력단자와, 제2D플립플롭(6)의 클럭단자(CK)와, 제1,3 앤드게이트(A1,A3)의 제2입력단자와 각각 접속한다.The output terminal of the first inverter 51 is connected to the control terminal of the second switch 54, and the signal output of the second switch 54 is applied to the connection contact A. The signal output terminal of the first switch 53 is connected to the clock terminal of the first D flip-flop 55, and the first output terminal Q of the D flip-flop 55 is connected to the connection point A. 2 output terminal ( ) Is connected to the signal input terminal (D). The connection point A is connected to the input terminal of the second inverter 52, the clock terminal CK of the second D flip-flop 6, and the second input terminal of the first and third end gates A1 and A3. Connect each.
상기 제2반전기(52)의 출력단자는 제2,4앤드게이트(A2,A4)의 제2입력단자와, 제3D플립플롭(57)의 클럭단자(CK)와 각각 접속한다. 상기 제3D플립플롭(57)의 제1출력단자(Q)는 클럭발생부(50)의 제6출력단자(RGC)와 접속하고, 제2출력단자(Q)는 신호입력단자(D)와 접속한다. 상기 제2D플립플롭(56)의 제1출력단자()는 제1,2앤드게이트(A1,A2)의 제1입력단자와, 클럭발생부(50)의 제5출력단자(LGC)와 각각 접속한다. 상기 제2플립플롭(56)의 제2출력단자(Q)는 신호 입력단자(D)와 제3,4앤드게이트(A3,A4)의 제1입력단자와 각각 접속한다.The output terminal of the second inverter 52 is connected to the second input terminal of the second and fourth gates A2 and A4 and the clock terminal CK of the 3D flip-flop 57, respectively. The first output terminal Q of the 3D flip-flop 57 is connected to the sixth output terminal RGC of the clock generator 50, and the second output terminal Q is connected to the signal input terminal D. Connect. A first output terminal of the second D flip-flop 56 Is connected to the first input terminal of the first and second gates A1 and A2 and the fifth output terminal LGC of the clock generator 50, respectively. The second output terminal Q of the second flip-flop 56 is connected to the signal input terminal D and the first input terminal of the third and fourth and fourth gates A3 and A4, respectively.
상기 제1,2,3,4 앤드게이트(A1,...,A4)의 출력단자는 클럭발생부(50) 제1,2,3,4 출력단자(CK1,...,CK4)와 접속한다.The output terminals of the first, second, third and fourth end gates A1, ..., A4 are connected to the first, second, third and fourth output terminals CK1, ..., CK4 of the clock generator 50. do.
제4도는 제3도의 출력파형도이다.4 is an output waveform diagram of FIG.
상기 구성의 클럭발생부(50)의 동작을 제4도에 도시한 출력파형도를 참조하여 상세히 설명한다.The operation of the clock generator 50 having the above configuration will be described in detail with reference to the output waveform diagram shown in FIG.
상기 클럭발생기(50)의 클럭출력은 제2입력단자(15)로 유입되는 신호의 상태에 따라 출력되는데, 더블주사방식에 따른 영상신호의 주사시 제2입력단자(15)로 하이논리상태의 신호가 유입되고(제4(b)도), 제1입력단자로 제4(a)도와 같은 클럭신호가 유입되면, 제1스위치(53)는 오프(OFF)상태가 된다.The clock output of the clock generator 50 is output according to the state of the signal flowing into the second input terminal 15. When the image signal is scanned according to the double scanning method, the clock output of the clock generator 50 is connected to the second input terminal 15 in a high logic state. When the signal flows in (fourth (b)) and a clock signal, such as the fourth (a), flows into the first input terminal, the first switch 53 is turned off.
한편, 제1반전기(51)를 통한 제2스위치(54)는 온(ON)상태가 되어 제1입력단자(25)로 유입되는 클럭신호를 접속점(A)에 인가한다. 상기 접속점(A)에 인가된 신호는 제2D플립플롭(56)의 클럭단자(CK)와 제1,3앤드게이트(A1,A3)의 제2입력단자로 인가된다.(제4(a)도) 상기 제2D플립플롭(56)은 다음 클럭신호가 인가될때까지 신호를 지연시켜 출력단자(Q)로 출력한다. 상기 출력단자(Q)의 출력신호는 제1,2앤드게이트(A1,A2)의 제1입력단자와 클럭발생부(50)의 제5출력단자(LGC)로 출력된다.(제4(c)도)On the other hand, the second switch 54 through the first inverter 51 is turned on (ON) to apply a clock signal flowing into the first input terminal 25 to the connection point (A). The signal applied to the connection point A is applied to the clock terminal CK of the 2D flip-flop 56 and the second input terminal of the first and third and gates A1 and A3. The second D flip-flop 56 delays the signal until the next clock signal is applied and outputs it to the output terminal Q. FIG. The output signal of the output terminal Q is output to the first input terminal of the first and second gates A1 and A2 and the fifth output terminal LGC of the clock generator 50. )Degree)
상기 제1앤드게이트(A1)는 제1,2입력단자로 유입되는 신호을 논리곱연산하여 제4(e)도와 같은 클럭신호를 출력한다. 상기 제2D플립플롭(56)의 제2출력단자()로 출력된 신호는 제3,4앤드게이트(A3,A4)의 제1입력단자로 인가되어 제3앤드게이트(A3)는 제4(g)도와 같은 클럭신호를 출력한다. 또한 상기 접속점(A)에 인가된 신호는 제2반전기(52)에서 반전되어 제2,4앤드게이트(A2,A4)의 제2입력단자와 제3D플립플롭(57)의 클럭단자(CK)로 인가된다.The first gate A1 performs an AND operation on the signal flowing into the first and second input terminals, and outputs a clock signal as shown in FIG. 4 (e). A second output terminal of the second D flip-flop 56 ) Is applied to the first input terminal of the third and fourth end gates A3 and A4 so that the third end gate A3 outputs a clock signal as shown in FIG. 4 (g). In addition, the signal applied to the connection point A is inverted by the second inverter 52 so that the second input terminal of the second and fourth and second gates A2 and A4 and the clock terminal CK of the 3D flip-flop 57 are provided. Is applied.
상기 제2앤드게이트(A2)는 제1,2입력단자로 유입되는 신호를 논리곱연산하여 제4(f)도와 같은 클럭신호를 출력하고, 제4앤드게이트(A4)는 제4(h)도와 같은 클럭신호를 출력한다. 상기 제3D플립플롭(57)은 다음 클럭신호가 유입될때까지 신호을 지연시켜 출력단자(Q)를 통해 클럭발생부(50)의 제6출력단자(RGC)로 출력한다(제4(d)).The second gate A2 performs an AND operation on the signal flowing into the first and second input terminals, and outputs a clock signal as shown in FIG. 4 (f). The fourth gate A4 is connected to the fourth (h). Outputs the same clock signal as shown. The 3D flip-flop 57 delays the signal until the next clock signal is introduced and outputs the signal to the sixth output terminal RCC of the clock generator 50 through the output terminal Q (fourth (d)). .
상기와 같이 출력된 클럭발생부(50)의 제1∼4클럭신호(CK-CK4)는 상기 제1,2게이트여진기(30,31)의 각 앤드게이트(G1,...,Gn)를 번갈아가면서 순차적으로 동작시켜서 더블 주사방식에 따라 영상신호를 주사한다.The first to fourth clock signals CK-CK4 of the clock generator 50 output as described above are the AND gates G1,..., Gn of the first and second gate exciters 30 and 31. It sequentially operates by alternately scanning the video signal according to the double scanning method.
상기 클럭발생부(50)의 제2입력단자(15)로 로우논리상태의 신호가 유입되면 영상신호를 싱글주사방식에 의해 주사시키는 경우이다.(제4(i)도)When a low logic signal flows into the second input terminal 15 of the clock generator 50, the video signal is scanned by a single scan method (FIG. 4 (i)).
상기 클럭발생부(50)의 제2입력단자(15)로 로우논리상태의 신호가 유입됨에 따라 제2스위치(54)는 오프(OFF)가 되고 제1스위치(53)는 온(ON)상태가 된다.As the low logic signal flows into the second input terminal 15 of the clock generator 50, the second switch 54 is turned off and the first switch 53 is turned on. Becomes
따라서 제1입력단자(25)로 유입되는 클럭신호는(제4(a)) 제1D플립플롭(55)의 클럭단자(CK)에 인가되어 제1D플립플롭(55)은 다음 클럭신호가 인가될때까지 신호를 지연시켜 출력한다.Therefore, the clock signal flowing into the first input terminal 25 (4 (a)) is applied to the clock terminal CK of the first D flip-flop 55 so that the first clock signal is applied to the first D flip-flop 55. The signal is delayed until output.
상기 제1D플립플롭(55)의 출력신호는 제1,3앤드게이트(A1,A3)의 제2입력단자와 제2D플립플롭(56)의 클럭단자(CK)로 인가된다.(제4(c)도)The output signal of the first D flip-flop 55 is applied to the second input terminal of the first and third and second gates A1 and A3 and the clock terminal CK of the second D flip-flop 56. c) degrees)
상기 제2D플립플롭(56)의 클럭신호가 인가될때까지 신호를 지연시켜 제1,2앤드게이트(A1,A2)의 제1입력단자와 클럭발생부(50)의 제5출력단자(LGC)로 출력한다.(제4(j)도)Delaying the signal until the clock signal of the 2D flip-flop 56 is applied to the first input terminal of the first and second and second gates A1 and A2 and the fifth output terminal LGC of the clock generator 50. (4 (j) also)
상기 제1앤드게이트(A1)는 제1,2입력단자로 유입되는 신호를 논리곱 연산하여 제4(l)도와 같은 신호를 출력한다. 상기 제2D플립플롭(56)의 제 출력단자()를 통한 출력신호은 제3,4앤드게이트(A3,A4)의 제1입력단자로 인가된다.(제4(k)도)The first gate A1 performs an AND operation on the signal flowing into the first and second input terminals and outputs a signal as shown in FIG. 4 (l). An output terminal of the second D flip-flop 56 The output signal through is applied to the first input terminal of the third and fourth gates A3 and A4 (FIG. 4 (k)).
상기 제3앤드게이트(A3)는 제1,2입력단자로 유입된 신호를 논리곱 연산하여 제4(n)도와 같은 신호를 출력한다.The third and gate A3 performs a logical AND operation on the signal flowing into the first and second input terminals, and outputs a signal such as a fourth (n) degree.
또한 상기 제1D플립플롭(55)의 출력신호는 제 1반전기(52)에 의해 반전되어 제2,4앤드게이트(A2,A4)의 제2입력단자와 제3D플립플롭(57)의 클럭단자(CK)로 인가된다.In addition, the output signal of the first D flip-flop 55 is inverted by the first inverter 52 to clock the second input terminal of the second and fourth and second gates A2 and A4 and the third D flip-flop 57. It is applied to the terminal CK.
따라서 제2앤드게이트(A2)는 제4(m)도와 같은 신호를 출력하고, 제4앤드게이트(A4)는 제4(o)도와 같은 신호를 출력하며, 상기 제3D플립플롭(57)은 클럭발생부(50)의 제6출력단자(RGC)로 제4(k)도와 같은 신호를 출력한다.Accordingly, the second and gate A2 outputs a signal as shown in the fourth (m) degree, the fourth and gate A4 outputs a signal as shown in the fourth (o) degree and the 3D flip-flop 57 is A signal as shown in FIG. 4 (k) is output to the sixth output terminal RCC of the clock generator 50.
상기와 같이 더블주사시 보다 모든 출력이 2배의 기간이 된 클럭발생기(50)의 제1∼6출력신호는 상기 제1,2게이트여진기(30,31)의 각 앤드게이트(G1,...,Gn)순차적으로 동작시켜 싱글주사방식에 따라 영상신호를 주사한다.As described above, the first to sixth output signals of the clock generator 50, in which all the outputs are twice as long as in the double scan, are provided for each of the AND gates G1,. .., Gn) Sequentially scans video signals according to the single scan method.
상기에 설명한 바와 같이 본 발명에 의한 화상처리회로는 게이트여진기를 클럭발생기에서 출력하는 복수개의 클럭신호에 의해 제어하여 더블, 싱글주사가 가능하고 기존의 게이트여진기의 시프트레지스터의 출력단이 1/2로 감소하여 회로의 단순화 및 저가격화를 이룰 수 있는 이점이 있다.As described above, the image processing circuit according to the present invention is capable of double and single scanning by controlling the gate exciter by a plurality of clock signals output from the clock generator, and the output stage of the shift register of the conventional gate exciter is 1/2. It can be reduced to reduce the cost and to simplify the circuit has the advantage.
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- 1992-06-20 KR KR1019920010777A patent/KR100227981B1/en not_active IP Right Cessation
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|---|---|---|---|---|
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