JPS5863159A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5863159A JPS5863159A JP56161348A JP16134881A JPS5863159A JP S5863159 A JPS5863159 A JP S5863159A JP 56161348 A JP56161348 A JP 56161348A JP 16134881 A JP16134881 A JP 16134881A JP S5863159 A JPS5863159 A JP S5863159A
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- JP
- Japan
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- region
- minority carrier
- transistors
- mos transistor
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- Pending
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- 239000000969 carrier Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 abstract description 18
- 230000010354 integration Effects 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 description 7
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- 230000000694 effects Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は非平衡状態の電位を持つ領域の周辺に配置した
ＭＯＳ）ランジスタの方向を規定した半導体装置に関す
る。
ＭＯＳ）ランジスタの方向を規定した半導体装置に関す
る。
一般に飽和領域で動作するＭＯＳ）ランジスタはドレイ
ン近傍の空乏層より半導体基板中に少数キャリヤを放出
することが知られている（１９７９年第１１回固体素子
コンファレンス、５ｕｐＰｌ １９−１．ＰＯ２〜９
７）。
ン近傍の空乏層より半導体基板中に少数キャリヤを放出
することが知られている（１９７９年第１１回固体素子
コンファレンス、５ｕｐＰｌ １９−１．ＰＯ２〜９
７）。
この作用をＭ１図に基づいてｉＩ２明するとＭＯＳトラ
ンジスタ１が飽和細板で動作するとき、チャネル−流２
がソース３がらドレイン４に流れると、チャネル電流２
が高１１１界のドレイン空乏一部はドレイン空乏層５の
電界によりドレイン４に引き戻される。
ンジスタ１が飽和細板で動作するとき、チャネル−流２
がソース３がらドレイン４に流れると、チャネル電流２
が高１１１界のドレイン空乏一部はドレイン空乏層５の
電界によりドレイン４に引き戻される。
このように飽和領域で動作するとき、電子や！孔などの
少数キャリヤを放出するＭＯＳ）ランジスタを、非平衡
状態の電位を持つ領域の周辺に配置した半導体装置、例
えば半導体メモリ、特にダイナミック・メモｖｆ、ｃｃ
Ｄ画像画像表子のデバイスにおいては、Ｍｏｓトランジ
スタよシ基板中に放出される少数キャリヤが非平衡状態
の電位を持つ領域、つまりボテンンヤルウエル内に流入
して、メモリ状態やアナログ電荷量を変化させて誤作動
することがある。
少数キャリヤを放出するＭＯＳ）ランジスタを、非平衡
状態の電位を持つ領域の周辺に配置した半導体装置、例
えば半導体メモリ、特にダイナミック・メモｖｆ、ｃｃ
Ｄ画像画像表子のデバイスにおいては、Ｍｏｓトランジ
スタよシ基板中に放出される少数キャリヤが非平衡状態
の電位を持つ領域、つまりボテンンヤルウエル内に流入
して、メモリ状態やアナログ電荷量を変化させて誤作動
することがある。
例えばダイナミック・メモリでは、非平衡状態にある領
域のポテンシャル井戸内にＭＯＳトランジスタから放出
された少数キャリヤが流入すると、本米空の状態でおる
べ齢ポテンシャル井戸（論理″１“とする）が、を子で
満された状態（論理″０“）と変化しメモリ誤作動とな
る （例えば文献Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ、 Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、ＥＤ−２６（１９７９
）１６８４）。
域のポテンシャル井戸内にＭＯＳトランジスタから放出
された少数キャリヤが流入すると、本米空の状態でおる
べ齢ポテンシャル井戸（論理″１“とする）が、を子で
満された状態（論理″０“）と変化しメモリ誤作動とな
る （例えば文献Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ、 Ｅ
ｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、ＥＤ−２６（１９７９
）１６８４）。
特にとの誤作動はＭＯＳ）ランジスタに近いメモリセル
から起こることが多い。
から起こることが多い。
従ってメモリセルの動作に影響を与えるキャリヤ電流値
以上の少数キャリヤを放出するトランジスタはメモリセ
ルより＃本遠くに位置させ、ＭＯＳ）ランジスタより放
ｔｆｉされた少数キャリヤをメモリセルまで到達する間
に基板中で再結合させて消滅させることが従来行なわれ
ている。
以上の少数キャリヤを放出するトランジスタはメモリセ
ルより＃本遠くに位置させ、ＭＯＳ）ランジスタより放
ｔｆｉされた少数キャリヤをメモリセルまで到達する間
に基板中で再結合させて消滅させることが従来行なわれ
ている。
しかしながら上記のように、メモリセルとＭＯＳ）ラン
ジスタとの距離を大鼻くとることは集積密度の低下につ
ながるため川難なことが多い。
ジスタとの距離を大鼻くとることは集積密度の低下につ
ながるため川難なことが多い。
このため本発明はＭＯＳ）ランジスタが飽和領域で動作
するときの基板中に放出される少数キャリヤの数の分布
状態を級へ、メモリセルへの影ｌ＃會調べた。
するときの基板中に放出される少数キャリヤの数の分布
状態を級へ、メモリセルへの影ｌ＃會調べた。
この結果、第２図に示すように反転層内のキャリヤはソ
ース３よりドレイン４の方向に流れる。ソース電極８を
接地し、ゲート霜１イ側９と、ドレイン電極１０に例え
ば５■を印加した場合、ドレイン近傍の空乏層よ、り基
板２中に放出される少数キャリヤ（Ｎチャネルｌ［）Ｓ
）ランジスタの場合は瓢子）の尋電流＠度分布１１はソ
ース３から見てドレイン４の方向が最も小さく、且つド
レイン４の方向より約４５°の方向が最も大きいことが
判明した。
ース３よりドレイン４の方向に流れる。ソース電極８を
接地し、ゲート霜１イ側９と、ドレイン電極１０に例え
ば５■を印加した場合、ドレイン近傍の空乏層よ、り基
板２中に放出される少数キャリヤ（Ｎチャネルｌ［）Ｓ
）ランジスタの場合は瓢子）の尋電流＠度分布１１はソ
ース３から見てドレイン４の方向が最も小さく、且つド
レイン４の方向より約４５°の方向が最も大きいことが
判明した。
本発明は上記知見に基づいてなされたもので、非平衡状
態の電位を持つ領域の周辺に配置された、少数キャリヤ
を放出するＭＯＳ）ランジスタの位置関係を知、定する
ことにより、誤作動を防止して信頼性の高い安定した回
路動作を保持で＾ると共に、集積密度の向上も図ること
ができる半導体装置を提供するものである。
態の電位を持つ領域の周辺に配置された、少数キャリヤ
を放出するＭＯＳ）ランジスタの位置関係を知、定する
ことにより、誤作動を防止して信頼性の高い安定した回
路動作を保持で＾ると共に、集積密度の向上も図ること
ができる半導体装置を提供するものである。
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第３図は本発明をダイナミック嗜メそりに適用した場合
の一冥施例を示すものである。
の一冥施例を示すものである。
ＭＯＳ）ランジスタ１．１’の、ソース３がらドレイン
４に向う方向を、メモリセル領域１２との最短距離方向
に定める。
４に向う方向を、メモリセル領域１２との最短距離方向
に定める。
この場合、メモリセル領域１２に誤作動を起させる少数
キャリヤ電流値は通幇約１ＯＡであるので、前記ＭＯ８
）ランジスタ１．Ｉ’１ｄ１ＯＡ以上の少数キャリヤを
流を放出するものを指し、これ以下の少数キャリヤ電流
を放出するＭＯＳ）ランジスタの位置関係１ｄｌｌ！ｊ
に規定しなくても良い。
キャリヤ電流値は通幇約１ＯＡであるので、前記ＭＯ８
）ランジスタ１．Ｉ’１ｄ１ＯＡ以上の少数キャリヤを
流を放出するものを指し、これ以下の少数キャリヤ電流
を放出するＭＯＳ）ランジスタの位置関係１ｄｌｌ！ｊ
に規定しなくても良い。
従って上記ダイナミック・メモリのデバイスでは少数キ
ャリヤの！ｌ！電流密度分布１１Ｆ、ｔメモリセル領域
Ｉ２から遠くに位置し、誤作動を防止することができる
。特にメモリセル領域１２（７）ｌ−す部で斜めに位置
するＭＯＳ）シンジスタ１の影響が小さく最も有効な配
置となる。
ャリヤの！ｌ！電流密度分布１１Ｆ、ｔメモリセル領域
Ｉ２から遠くに位置し、誤作動を防止することができる
。特にメモリセル領域１２（７）ｌ−す部で斜めに位置
するＭＯＳ）シンジスタ１の影響が小さく最も有効な配
置となる。
なお上記実施例ではダイナミック・メモリのデバイスに
適用した場合について示したが、本発明はこれに限らず
ＣＣＤ１ｉ！ｊ像素子のデバイスにも効果的である。
適用した場合について示したが、本発明はこれに限らず
ＣＣＤ１ｉ！ｊ像素子のデバイスにも効果的である。
以上説明したｙ日＜本発明に係わる半導体装置によれば
、誤作動を防止して信頼性の高い安定した回路動作を保
持できると共に、集積幣度の向上も図れ、特にダイナミ
ック中メモリやｃｃＤ画ｇＩ素子のデバイスに顕著な効
果を有する本のである。
、誤作動を防止して信頼性の高い安定した回路動作を保
持できると共に、集積幣度の向上も図れ、特にダイナミ
ック中メモリやｃｃＤ画ｇＩ素子のデバイスに顕著な効
果を有する本のである。
第１図は少数キャリヤの発生状態を説明するＭＯＳ）ラ
ンジスタの断面図、第２図は少数キャリヤの分布状態を
平面的に示す説明図、第３図は本発明の一実施例による
ダイナミック・メモリのメモリセル領域と周辺ＭＯ８）
ランジスタとの配置関係を平面的に示す説明図である。 Ｚ、ｌ’・・・ＭＯＳトランジスタ、２・・・チャネル
電流、３・・・ソース、４・・・ドレイン、５・・・ド
レイン空乏層、６・・・少数キャリヤ、７・・・基板、
８・・・ソース′ＯＬ′＆、９・・・ゲート電＆、１０
・・・ドレイン電極、ＩＩ・・・等電ＯＩＣ密度分布、
Ｉ２・・・メモリセル領域。 出願人代理人 弁理士 鈴 江 武 該７− 第１図 第２図
ンジスタの断面図、第２図は少数キャリヤの分布状態を
平面的に示す説明図、第３図は本発明の一実施例による
ダイナミック・メモリのメモリセル領域と周辺ＭＯ８）
ランジスタとの配置関係を平面的に示す説明図である。 Ｚ、ｌ’・・・ＭＯＳトランジスタ、２・・・チャネル
電流、３・・・ソース、４・・・ドレイン、５・・・ド
レイン空乏層、６・・・少数キャリヤ、７・・・基板、
８・・・ソース′ＯＬ′＆、９・・・ゲート電＆、１０
・・・ドレイン電極、ＩＩ・・・等電ＯＩＣ密度分布、
Ｉ２・・・メモリセル領域。 出願人代理人 弁理士 鈴 江 武 該７− 第１図 第２図
Claims (1)
- 非平衡状態の一７位を持つ領域の周辺に、少数キャリヤ
を基板中に放出するＭＯＳ）ランジスタを複数個配置し
た半導体装置において、前記ＭＯ８）ｊンジスタのうち
前記領域の動作に影醤を与えるキャリヤ電流値以上の少
数キャリヤを放出するトランジスタのソースからドレイ
ンに向う方向を、前記領域との最短距離方向に定めたこ
とを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161348A JPS5863159A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
| US06/419,068 US4539580A (en) | 1981-10-09 | 1982-09-16 | High density integrated circuit device with MOS transistor and semiconductor region having potential wells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161348A JPS5863159A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5863159A true JPS5863159A (ja) | 1983-04-14 |
Family
ID=15733366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161348A Pending JPS5863159A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4539580A (ja) |
| JP (1) | JPS5863159A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2668538B2 (ja) * | 1988-02-05 | 1997-10-27 | ヤマハ株式会社 | 集積回路装置の製法 |
| KR20010071708A (ko) * | 1998-07-02 | 2001-07-31 | 추후제출 | 집적 회로, 그의 제조 방법 및 많은 집적 회로를 포함하는웨이퍼 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
-
1981
- 1981-10-09 JP JP56161348A patent/JPS5863159A/ja active Pending
-
1982
- 1982-09-16 US US06/419,068 patent/US4539580A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4539580A (en) | 1985-09-03 |
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