JPS5858759B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は不揮発性半導体メモリ・セル、より具体的には
フローティング・ゲート及び伝導強化絶縁体を有するデ
バイスを利用したセルに関する。

電界効果トランジスタ（ＦＥＴ）の電荷を蓄積する能力
を利用し従ってメモリ・セルとして役立つ数多くの回路
が発展して来ている。

そのようなセルはダイナミック又はスタティックのいず
れかの性質を持ち得る。

周知のようにダイナミック・セルは１個だけのＦＥＴを
用い、スタティック・セルはフリップ・フロップ構造の
形に構成され得る。

これらの型のセルは、メモリに印加された電源電圧が失
なわれるかオフになるとセルに蓄積されていた情報が失
なわれるので、揮発性セルと呼ばれる事がある。

蓄積された揮発性情報を保持しなげればならない場合に
は、バッテリー装置等の代替的な電源を主電源の故障の
際に用いるためにメモリに結合しなげればならない。

金属−窒化物一酸化均一シリコン（ＭＮＯＳ）構造を有
するＦＥＴ及びフローティング・ゲートを有するＦＥＴ
等の可変なしきい値電圧を持つデバイスは長時間にわた
って不揮発性に情報を蓄積する事ができる。

そのような不揮発性デバイスをメモリ・セルに組み込む
事によって、主電源に停電又は故障が生じた時に情報を
保持するためのノくツクアップ用の又は代替的な電源を
必要としない、通常に動作する揮発性セルが得られてい
る。

不揮発性ＭＮＯＳデバイスを用いた不揮発性メモリ・セ
ルはセルに一時的に蓄積された情報を伯持できるが、こ
れらのデバイスは情報の書込み汲び消去に高電圧パルス
を必要とし、低速であり、且つ製造にかなり複雑な工程
を必要とする。

不揖発性半導体メモリ・セルの例は米国特許第３６７６
７］７号、第４０９５２８１号、第４１０３３４８号及
び第４１２２５４１号の明紐書に記載されている。

通常の構成のフローティング・ゲート・デバイスを用い
た公知の不揮発性メモリ・セルも、セル中に一時的に蓄
積された情報を保存できるが、これらのデバイスも同様
に情報の書込み及び消去に高電圧パルスを必要とし、低
速であり、そして書込みにデバイス当り約１ミリアンペ
アの大きな電流を必要とする。

揮発性記憶装置を組み込んだ不揮発性半導体メモリ・セ
ルの例は米国特許第４１２８７７３号及び第４２０７６
１５号明細書に記載されている。

１９８０年５月２７日米国特許出願第 １５３３５９号に、フローティング・ゲートを有しフロ
ーティング・ゲートに２つの制御ゲートが結合された４
端子デバイスを用いた電気的に消去可能なプログラマブ
ルＲＯＭが開示されている。

この装置ではデュアル電子インジェクタとして構成され
た伝導強化絶縁体が、フローティング、ゲートを充電及
び放電するために２つの制御ゲートの一方とフローティ
ング・ゲートとの間に配置されている。

また１９８０年６月１８日米国特許出願第１６０５３０
号は、伝導強化絶縁体を用いた３端子の電気的に消去可
能なプログラマブルＲＯＭを開示している。

伝導強化絶縁体についての詳細な説明は、” Ｈｉｇｈ
Ｃｕｒｒｅｎｔ Ｉｎｊｅｃｔｉｏｎｉｎｔｏ
５ｉ０２ ｆｒｏｍ Ｓｉ ｒｉｃｈ ５ｉ０２
Ｆｉｌｍｓａｎｄ Ｅｘｐｅｒｉｍｅｎｔａｌ Ａｐｐ
ｌｉｃａｔｉｏｎｓ”、Ｄ、Ｊ。

ＤｉＭａｒｉａ ａｎｄ Ｄ、 Ｗ、 Ｄｏｎｇ、
Ｊｏｕｒｎａｌ ｏｆＡｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ１５１（５）、Ｍａｙ １９８０゜ｐｐ、２７２２
〜２７３５に見い出される。

またデュアル電子注入構造を利用した基本的なメモリ・
セルはＥ １ｅｃｔｒｉｃａｌ ｌｙ −Ａ １ｔｅｒ
ａｂｌｅ ＭｅｍｏｒｙＵｓｉｎｇ Ａ Ｄｕａｌ
Ｅｌｅｃｔｒｏｎ ＩｎｊｅｃｔｏｒＳ ｔｒｕｃｔ
ｕｒｅ ”、Ｄ、Ｊ、ＤｉＭａｒｉａ、に、Ｍ。

ＤｅＭｅｙｅｒ ａｎｄ Ｄ、Ｗ、ＤｏｎｇｌｌＥＥ
ＥＥｌｅｃｔｒｏｎ Ｄｅｖｉｅｅ Ｌｅｔｔｅｒｓ、
Ｖｏｌ 、ＥＤＬ−１、Ａ９、Ｓｅｐｔｅｍｂｅｒ
１９８０． ｐｐ、 １７９〜１８１に記載されている
。

本発明の目的は、既知の不揮発性メモリよりも用途が広
く単純な工程で製造される改良された不揮発半導体メモ
リを提供する事である。

本発明の他の目的は、より低い電圧で動作し且つ揮発モ
ードと不揮発モードとの間のデータ転送の間により小さ
な電力しか必要としない改良された不揮発性半導体メモ
リを提供する事である。

本発明の他の目的は、既知の不軌発性メモリよりも速く
動作する改良された不揮発性半導体メモリを提供するこ
とである。

本発明の技術思想によれば、不揮発性デバイスに結合さ
れた揮発性回路を含み、不揮発性デバイスはフローティ
ング・ゲート並びにフローティング・ゲートに容量的に
結合された第１及び第２の制御ゲートを有し、フローテ
ィング・ゲートと２つの制御ゲートの１つとの間にはデ
ュアル電荷（あるいは電子）インジェクタ構造が配置さ
れているような改良された不揮発性半導体メモリが提供
される。

揮発性回路はダイナミック型の１デバイス・セルでも又
通常のフリップ・フロップ又はラッチ・セル等のスタテ
ィック・セルでも良い。

本発明の目的、特徴及び利点は本発明の良好な実施例に
ついての以下のより具体的な説明から明らかになるであ
ろう。

図面の第１図を参照すると、本発明の不揮発性メモリ・
セルの最初の実施例が示されている。

このセルは揮発性メモリセルとして通常のフリップ・フ
ロップ即ちラッチ回路１０を含み、フリップ・フロップ
は第１及び第２の交差結合されたＦＥＴ１２及び１４並
びに電圧源端子ＶＤＤと交差結合ＦＥＴ１２，１４との
間に接続された第１及び第２の負荷抵抗１６及び１８を
有し、第１の負荷抵抗１６は第１０ＦＥＴ１２に直列接
続され、そして、第２の負荷抵抗１８は第２０ＦＥＴ１
４に直列接続されている。

データ・ノードＡは第１の負荷抵抗１６と第１０ＦＥＴ
１２との間の共通接続点に形成され、データ・ノードＢ
は第２の負荷抵抗１８と第２のＦＥＴ１４との間に形成
される。

負荷抵抗１６及び１８は例えば拡散抵抗として形成して
も、又ポリシリコン抵抗として形成してもよい。

またＦＥＴを負荷に用いても良い。第１のビット線ＢＬ
１は、第１の入出力ＦＥＴ２０及び不揮発性デバイス２
２を経てデータ・ノードＡに接続され、第２のビット線
ＢＬ２は第２の入出力ＦＥＴ２４及び第２の不揮発性記
憶デバイス２６を経てノードＢに接続される。

第１及び第２の入出力ＦＥＴ２０及び２４は、制御ゲー
トが共通ワード線ＷＬ１に接続されている。

第１の不揮発性メモリ・デバイス２２は、半導体基板３
０から絶縁層３２によって絶縁されたフローティング・
ゲート２８を有する。

第１の制御ゲート３４は薄い誘電体層３６によってフロ
ーティング・ゲート２８から絶縁され、誘電体層はフロ
ーティング・ゲート２８及び第１の制御ゲート３４と共
に高いキャパシタンスを有するキャパシタを形成してい
る。

第２の制御ゲート３８は、第１のシリコンの豊富な層４
２、第２のシリコンの豊富な層４４及び（典型的な場合
二酸化シリコン層でも良い）通常の絶縁体４６を有する
デュアル電子インジェクタ構造体４０である伝導強化絶
縁体によってフローティング・ゲートから分離されてい
る。

第２の不揮発性メモリ・デバイス２６は絶縁層５０によ
って半導体基板３０から絶縁されたフローティング・ゲ
ート４８を有する。

第１の制御ゲート５２は薄い絶縁層５４によってフロー
ティング・ゲート４８から分離され、絶縁層はフローテ
ィング・ゲート４８及び第１の制御ゲート５２と共に、
高いキャパシタンスを有するキャパシタを形成している
。

第２の制御ゲート５６は伝導強化絶縁体によってフロー
ティング・ゲート４８から分離されている。

伝導強化絶縁体は、第１のシリコンの豊富な層６０、第
２のシリコンの豊富な層６２、及び二酸化シリコン等の
通常の絶縁層６４を有するデュアル電子インジェクタ構
造体である。

第１の不揮発性メモリ・デバイス２２の第１の制御ゲー
ト３４及び第２の不揮発性メモリ・デバイス２６の第１
の制御ゲート５２はパルス電源端子ＶＣＧに接続される
。

デュアル電子インジェクタ構造体４０及び５８は、前述
のＪｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓの論文中に記載された方法によって、シリコン
の豊富な層が各各１００〜２５０Ａの厚さを持ち二酸化
シリコン層４６及び６４の各々が同様な厚さを有するよ
うに形成してもよい。

第２図は第１図に示した型の不揮発性メモリ・セルの２
×２の配列を示す。

但し、２つの図で同様の要素は同一の参照番号を用いて
識別される。

配列の第１のワード線ＷＬ１には第１及び第２のセルＣ
１及びＣ２が接続され、第２のワード線ＷＬ２には第３
及び第４のワード線Ｃ３及びＣ４が接続される。

第１及び第３のセルＣ１及びＣ３は第１及び第２のビッ
ト線ＢＬ１及びＢＬ２に接続され、第２及び第４のセル
Ｃ２及びＣ４は第３及び第４のビット線Ｂ Ｌ ２’及
びＢＬ３に接続される。

第１及び第２のワード線ＷＬＩ及びＷＬ２は、ワード線
デコーダ及びドライバ回路６６に接続される。

第１〜第４のビット線ＢＬＩ〜ＢＬ３は、ビット線デコ
ーダ、プリチャージ及びセンス増幅器回路６８に接続さ
れる。

第１のセルＣ１のデバイス２２及び２６等の不揮発性メ
モリ・デバイスの第１の制御ゲートは、不揮発書込みお
よび消去回路７０からパルスを受は取る。

第１図の不揮発性メモリ・セル及び第２図のシステムの
動作をより良く理解するために、第３図のパルス・プロ
グラムを参照する。

例えば第１図の不揮発性メモリ・セルの通常の動作中、
セルは、第１及び第２の入出力ＦＥＴ２０及び２４を経
由して第１及び第２のビット線ＢＬＩ及びＢＬ２に結合
されたフリップ・フロップ１０を含む通常の揮発性フリ
ップ・フロップ記憶回路として動作する。

第１及び第２の不揮発性デバイス２２及び２６は、デー
タ・ノードＡ及びＢと第１及び第２のビット線ＢＬ１及
びＢＬ２との間の入出力チャネルに全くインピーダンス
を与えないか又は少ししかインピーダンスを与えない。

揮発性動作を可能にするために約＋５Ｖの電圧が端子Ｖ
ＣＧから不揮発性デバイス２２及び２６の第１の制御ゲ
ート３４及び５２の各々に加えられる。

その結果フローティング・ゲート２８及び４８の下の半
導体基板３０中に伝導路が形成される。

約＋５Ｖを第１の制御ゲート３４及び５２に与えるだけ
で、フローティング・ゲート２８及び４８にはほとんど
又は全く電荷が蓄積されない。

通常の動作状態と同様に通常の待機状態ｔＯ〜ｔ１（第
３図）においても、デバイス２２及び２６の電圧しきい
値は約１ｖである。

従って第１の制御ゲート３４及び５２に＋５ｖを与えて
おけば、半導体基板中の、フローティング・ゲート２８
及び４８の下に高伝導度の経路を形成するのに充分であ
る。

端子ＶＤＤ及び揮発性セル回路自体に接続された電源は
かなり大きなキャパシタンスを有するので、セルは停電
後も例えば約１秒以上の時間動作できる。

これは揮発性ラッチ回路１０のデータ・ノードＡ及びＢ
に蓄積された情報を不揮発性デバイス２２及び２６に転
送するのに充分な長さの時間である６現実の停電に先立
ち停電が予期される時、例えば第３図の時間ｔ１〜ｔ２
に、端子ＶＣＧの電圧は＋５Ｖから＋２０Ｖに増加する
。

この時ラッチ回路１０のトランジスタ１２がオンで且つ
トランジスタ１Ａがオフであると仮定すると、データ・
ノードＡの電圧は約ＯＶでデータ・ノードＢの電圧は約
＋５ｖである。

不揮発性デバイス２２の第１の制御ゲート３４の電圧が
＋２０Ｖで且つ第２の制御ゲート３８の電圧が約Ｏｖに
等しいので、第１のシリコンの豊富な層４２からフロー
ティング・ゲート２８へ電子が容易に流入し、フローテ
ィング・ゲート２８に負電荷を発生させ、第３図の時間
ｔ１〜ｔ２の間のＶＴ２２に示すように不揮発性デバイ
ス２２のしきい値電圧を増加させる。

ノードＢの電圧、従って第２の不揮発性デバイス２６の
第２の制御ゲート５６の電圧は＋５ｖであり、一方第１
の制御ゲート５２の電圧は＋２０Ｖなので、第１及び第
２の制御ゲート間５２及び５６間の電位差は１５Ｖでし
かなく、従って第１のシリコンの豊富な層６０からフロ
ーティング・ゲート４８へ電子は流れない。

従って不揮発性デバイス２６のしきい電圧は第３図のＶ
Ｔ２６に示すように変化しない。

停電期間中即ち時間ｔ２〜ｔ３の間、端子ＶＣＧ及びＶ
ＤＤの電圧並びにデータ・ノードＢの電圧はＯに低下し
、データ・ノードＡ及びＢに蓄積されたデータの唯一の
表示は不揮発性デバイス２２の高いしきい電圧たけとな
る。

不揮発性デバイス２２からラッチ回路１０のデータ・ノ
ードＡ及びＢにデータを再記憶させるために、電源端子
ＶＤＤに対してパワーが回復した後、端子ＶＣＧの電圧
は時間ｔ３〜ｔ４の間＋５Ｖに増加する。

これはフローティング・ゲート２８及び４８の下の半導
体基板３０をターン・オン即ち伝導性にする傾向を有す
るが、デバイス２２のしきい電圧は＋５ｖなので、デバ
イス２２のフローティング・ゲート２８の下の基板３０
中には伝導路は発生しない。

しかしデバイス２６のしきい電圧は変化していないので
１ｖのままであり、フローティング・ゲート４８の下の
基板３０中に伝導路が形成される。

第１及び第２のビット線ＢＬ１及びＢＬ２は接地電位に
保持され、＋５Ｖが端子ＶＤＤに加えられているので、
時間ｔ４にワード線ＷＬ１にパルスを加える事によって
、データ・ノードＢの電圧は接地電位に留まり、データ
・ノードＡの電圧は約＋５■に増加する。

データ・ノードＡ及びＢに再記憶されたデータを利用す
るのに先立って、不揮発性デバイス２２のフローティン
グ・ゲート２８上の電荷は時間ｔ５〜ｔ６の間に消去さ
れ、フローティング・ゲート２８の下の基板３０中に伝
導路が回復する。

この事はデバイス２２及び２６の第１の制御ゲート３４
及び５２に各々約２０Ｖの負電圧を加える事によって行
なわれる。

第２の制御ゲート３８の電圧は＋５ｖで、フローティン
グ・ゲートには負電圧が存在し、更に第１の制御ゲート
３４の電圧は一２０Ｖなので、充分な電位差即ち２５Ｖ
以上の電位差がデュアル電子インジェクタ構造４０に与
えられ、フローティング・ゲート２８からインジェクタ
構造４０を経て第２の制御ゲート３８に至る電子の流れ
が生じてフローティング・ゲート２８を放電する。

このようにして不揮発性デバイス２２のしきい電圧は＋
１ｖに戻る。

一方デバイス２６のゲート５６と５２との間の電位差は
、２０Ｖでしかない。

この値はデュアル電子インジェクタ構造５８を伝導性に
するには不充分であり、従ってデバイス２６のしきい電
圧は変化しない。

再記憶されたデータは、停電以前に揮発性ラッチ回路１
０に記憶されていたデータの補数であるが、単純な適当
な反転回路を用いる事によって、利用に先立ってデータ
を真数の形に戻す事ができる。

またその代わりに全説明したサイクルを反復してそのサ
イクルの終りにノードＡ及びＢに元のデータを記憶させ
る事もできる。

＋５ｖに戻った端子ＶＣＧの電圧を用いて、揮発性回路
は時間ｔ６〜ｔ７の間に示すように待機状態に戻り、随
意に書込み又は読取りができる。

同様の結果を達成するために他のパルス印加方式を用い
る事も可能である。

例えば消去サイクル中の第３図の負電圧の必要性は、端
子ＶＤＤの電圧を例えば＋２０Ｖにパルスする事によっ
て避ける事ができる。

この時データ・ノードＡは＋２０Ｖになり、一方、デー
タ・ノードＢはＯｖＯ値を維持する。

この場合端子ＶＣＧはＯｖ値にセットされるので、不揮
発性デバイス２６のケート５６及び５２の間の電位差は
Ｏｖである。

その結果このデバイスのしきい電圧値には何の変化も起
きない。

しかしながら不揮発性デバイス２２に関する同様の電位
差は２０Ｖであり、従ってこのデバイスでは消去が起き
る。

このパルス印加方式の欠点は消費電力がより高い事であ
る。

もしフリップフロップ・セルが高抵抗ポリシリコン型の
ものであれば、この消費電力の欠点はかなり軽減される
。

不揮発性デバイスにデータを書込むか又は消去するため
に加えられる電圧は必ずしも対称的ではない。

この現象は前述のＩ Ｅ Ｅ Ｅ Ｅ １ｅｃｔｒｏ
ｎＤ ｅｖｉｃｅ Ｌ ｅｔｔｅｒｓ の論文に報告さ
れている。

不揮発性デバイス２２及び２６を制御するために端子Ｖ
ＣＧに加えられる電圧は＋２０Ｖ及び２０Ｖの大きさを
持つように説明したが、遥かに低い値の電圧を用いる事
もできる。

しかしその場合はスイッチング時間が長くなる犠牲を払
う必要がある。

デュアル電子インジェクタ構造体の電流−電圧特性は指
数関数的性質を持つので、デュアル電子インジェクタ構
造体にかかる電圧の小さな増加は書込み及び消去時間を
鋭く低下させる。

所望であれば、第１図のセルの動作を太き（変える事な
く、２つの不揮発性デバイス２２及び２６の一方を取り
去る事ができる。

第２図の配列中のセルＣＬＣ２，Ｃ３及びＣ４の各々は
第１図のセルと同様の方式で動作する。

第２図のシステムでは２本のワード線ＷＬＩ及びＷＬ２
のうち１本がワード線デコーダ及びドライバ回路６６に
よって選択され、４本のビット線ＢＬＩ 、ＢＬ２ 、
ＢＬ２’、及びＢＬ３のうち２本がビット線デコーダ、
プリチャージ及びセンス増幅器回路６８によって選択さ
れ、所望のセルＣＩ 、Ｃ２，Ｃ３又はＣ４の揮発性ラ
ッチ回路１０に関して情報の読取り及び書込が行なわれ
、通常の方式で所望のスタティック・セルが動作する。

停電がさしせまっている事が感知されると、不揮発書込
み及び消去回路７０から導かれた、端子ＶＣＧの電圧が
＋５Ｖから＋２０Ｖに増加し、揮発性ラッチ回路１０か
らデバイス２２及び２６等の不揮発性デバイスにデータ
を同時に転送するために不揮発性デバイスの各々、の第
１の制御ゲートに加えられる。

電源及びセルのキャパシタンスが、データ・ノードＡ及
びＢにおいてセルに記憶された情報を１秒以上保持し、
且つ不揮発性デバイスへのデータの同時的転送は１秒の
何分の１かの時間で起きるので、揮発性回路への停電に
よる情報の喪失はない。

第２図では簡単のために４つのセルしか持たない配列を
説明したが、実際は数十個のセルの配列を形成するよう
に数百本のワード線を用い、各ワード線毎に数百側のセ
ルが結合されるであろう。

第４図に、本発明の不揮発性メモリ・セルの２番目の実
施例が説明されている。

セルのこの実施例では第１及び第２の不揮発性デバイス
２２及び２６は、第１及び第２の交差結合されたトラン
ジスタ１２及び１４に対して負荷素子として用いられて
いる。

第１の不揮発性デバイス２２は第１の交差結合トランジ
スタ１２に直列に配列され、第２の不揮発性デバイス２
６は第２の交差結合トランジスタ１４に直列に配列され
る。

第１の不揮発性デバイス２２の第２の制御ゲート３８は
データ・ノードＢへ接続され、第２の不揮発性デバイス
２６の第２の制御ゲート５６はデータ・ノードＡに接続
される。

また第１のゲート３４及び５２はパルス電源端子ＶＣＧ
に接続される。

例えば＋５ｖが第１の制御ゲート３４及び５２に印加さ
れた時、セルは通常の揮発性スタティック・ラッチ回路
として動作する。

端子ＶＤＤにおいてセルに印加される電力が中断する時
、端子ＶＣＧの電圧は例えば＋２０Ｖに増加する。

もしノードＢが＋５ｖであれば、不揮発性デノくイス２
２のしきい電圧は変化しないが、ノードＡの電圧がゼロ
なので、不揮発性デバイス２６のしきい電圧は第１図の
セルの不揮発性デバイス２２と同様に増加する。

ノードＡ及びＢにデータを再記憶するには、端子ＶＤＤ
に電力が加えられた後、＋５Ｖの電圧を端子ＶＣＧに加
える。

不揮発性デバイス２２のしきい電圧は変化していないの
で、ノードＡは約＋５Ｖに上昇しノードＢはＯｖのまま
である。

この補数化されたデータは第１図のセルに関して説明し
たのと同じ方式で処理される。

第４図のセルは第１図のセルよりも少ない素子しか必要
とせず、所望であれば２つの不揮発性デバイス２２及び
２６のうち１つだけしか使う必要がない。

他方のデバイスは周知の方式で負荷抵抗又は標準的なＦ
ＥＴで置き換えられる。

第５図には本発明の不揮発性メモリ・セルの３番目の実
施例が示されている。

この実施例で、フリップ・フロップ即ちラッチ回路１０
及び第１及び第２の入出力トランジスタ２０及び２４は
、第１図に示したセルの動作に関して説明したように、
揮発性スタティック・ラッチ回路を形成するように通常
の方式で動作する。

しかしながら第５図のセルでは影のデバイス（ｓｈａｄ
ｏｗ ｄｅｖｉｃｅ ）、不揮発性デバイス２２′がラ
ッチ回路１０の第１の交差結合トランジスタ１２に並列
に配置されている。

不揮発性デバイス２２′は半導体基板３０の表面から絶
縁され、且つフローティング・ゲート２８′からデュア
ル電子インジェクタ構造体４０′により分離された第１
の制御ケート３４′を含む。

フローティング・ゲート２８′の一部分の下の拡散領域
３８′は、ラッチ回路１０′のデータ・ノードＡに接続
された第２の制御ゲートとして働く。

薄い絶縁層３６′は、フローティング・ゲート２８′及
び拡散領域３８′と共に、比較的高いキャパシタンス値
を有するキャパシタを形成する。

不揮発性デバイス２２′は本質的には前述の米国特許出
願に記載された型の３端子デバイスである。

不揮発性デバイス２２′に直列に接続されるのは、ゲー
ト電極にスイッチング・パルス端子ＳＰが接続された、
接地されたＦＥＴ７２である。

第５図に示されたセルの動作において、ラッチ回路１０
並びに第１及び第２の入出力トランジスタが揮発性セル
・モードで機能している時、接地されたトランジスタ７
２はオフであり端子ＶＣＧはＯｖである。

端子ＶＤＤでセルに対して印加される電力が中断する時
、端子ＶＣＧの電圧は例えば−１５Ｖに負方向に増加す
る。

もしデータ・ノードＡがＯＶであれば、不揮発デバイス
２２′のしきい電圧は変化しないが、もしデータ・ノー
ドＡが＋５Ｖであれば不揮発性デバイス２２′のしきい
電圧は約＋５ｖに増加する。

電源が回復した後、即ち＋５Ｖが端子ＶＤＤに加えられ
た後、データ・ノードＡは＋５ｖにパルスする事によっ
て５ｖにセットされ、ワード線並びにビット線ＢＬＩ及
びＢＬ２は０■にセットされる。

＋５ｖを端子ＶＣＧ及びｓｐに加え、ワード線ＷＬ１に
ＯＶを加える事によって、もし不揮発性デバイス２２′
が低いしきい値を持てば、データ・ノードＡはＯＶにな
り、不揮発性デバイス２２′が高いしきい値を持てば＋
５ｖのままである。

従って第５図の実施例においては元の即ち真数のデータ
が不揮発性デバイス２２′からデータ・ノードＡに再記
憶される。

当然ノードＢのデータは自動的にノードＡの値の補数値
になる。

トランジスタ７２を接地する代りに、それを端子ＶＤＤ
に接続してもよい。

この場合不揮発性デバイス２２′は、第１の負荷抵抗１
６に関する影のデバイスとして作用する。

第６図には本発明の不揮発性メモリ・セルの４番目の実
施例が示されている。

この実施例で不揮発性デバイス２２は、データ・ノード
Ｂと接地との間の第２の交差結合トランジスタ１４と直
列に接続すれ、デバイス２２の第２の制御ゲート３８は
データ・ノードＢに接続される。

本発明のセルの４番目の実施例の動作において、通常の
揮発性動作期間中不揮発性デバイス２２をターン・オン
するために＋５Ｖが端子ＶＣＧに加えられる。

ノードＢからのデータが不揮発性デバイス２２のフロー
ティング・ゲート２８に転送されるべき時、端子ＶＣＧ
の電圧は約＋２０Ｖに増加する。

もしノードＢが＋５ｖであれば、不揮発性デバイス２２
のしきい電圧は変化しないが、ノードＢがＯＶであれば
不揮発性デバイス２２のしきい値は約ｉｖかも約＋５Ｖ
に増加する。

電力が回復すると、＋５Ｖが最初にＶＤＤ及びＶＣＧの
両者に加えられる。

次に＋５ｖがワード線ＷＬＩ及びビット線ＢＬ２の両者
に加えられ、ビット線ＢＬ１は接地される。

もし不揮発性デバイス２２が低しきい電圧状態であれば
、ワード線ＷＬ１がＯＶに戻った後データ・ノードＢは
ＯＶにラッチされデータ・ノードＡは５ｖになる。

しかしながらもし不揮発性デバイス２２が高しきい電圧
状態であれば、データ・ノードＢは＋５ｖのままであり
、従ってデータ・ノードＡはワード線ＷＬＩがＯＶにリ
セットされた後Ｏｖにラッチされる。

不揮発性デバイス２２を消去するためには、制御ゲート
３４に例えば−２０Ｖの負パルスが加えられる。

もしデバイス２２が低しきい電圧状態であれば制御ゲー
ト３８及び３４０間の電圧は２０Ｖで、これはフローテ
ィング・ゲート２８に影響を与えない。

もしデバイスが高しきい電圧状態であれば、制御ゲート
３８と３４との間の電圧は２５Ｖを越え従ってデバイス
２２は消去される。

所望であれば、第２の不揮発性デバイスを第１の交差結
合トランジスタ１２と直列に接続し、その第２の制御ゲ
ートを第６図のノードＡに接続してもよい。

第７図に本発明の不揮発性セルの５番目の実施例が示さ
れている。

この実施例では不揮発性デバイス２２は、ノードＢと電
源端子ＶＤＤとの間の第２の負荷抵抗１８に直列に配置
されている。

不揮発性デバイス２２の第２の制御ゲートはノードＡに
接続される。

このセルの通常の揮発性動作期間中は、不揮発性デバイ
ス２２をターン・オンするために端子ＶＣＧに＋５ｖが
加えられる。

ノードＡからデータを不揮発性デバイス２２のフローテ
ィング・ゲート２８に転送すべき時は、端子ＶＣＧの電
圧が約＋２０Ｖに増加する。

もしノードＡが＋５Ｖであれば、不揮発性デバイス２２
のしきい電圧は変化しないが、ノードＡがＯｖであれば
不揮発性デバイス２２のしきい電圧は約＋５Ｖに増加す
る。

データを再記憶するには両端子ＶＤＤ及びＶＣＧに＋５
Ｖが加えられる。

ビット線ＢＬＩをＯｖにビット線ＢＬ２を＋５ｖに維持
しながら、ワード線ＷＬ１は＋５ｖにパルスされる。

＋５ｖのパルスがワード線ＷＬＩから除去される時、不
揮発性デバイス２２が低しきい電圧状態であれば、デー
タ・ノードＡはＯｖにラッチされたままであり、一方補
数データ・ノードＢは＋５ｖにラッチされたままである
。

不揮発性デバイス２２が高しきい電圧状態の時は、デー
タ・ノードＢを＋５ｖに維持するのに必要な電圧が存在
しないので、データ・ノードＡは＋５ｖにフリップし、
その結果としてデータ・ノードＢは能動デバイス１４に
よって維持されるＯｖになる。

制御ゲート端子ＶＣＧは、書込まれた不揮発性デバイス
２２を消去するために２０Ｖにパルスされる。

低しきい電圧状態の不揮発性デバイスの２つの制御ゲー
ト３４と３８との間の電位差は２０Ｖであり、従って何
の変化も起きない。

高しきい電圧状態の不揮発性デバイスに関する同じ電位
差は＋２５Ｖである。

従って高しきい電圧の不揮発性デバイス２２の消去が起
きる。

この後データを補数化して通常の動作を再開してもよい
。

所望であれば、第２の不揮発性デバイスを第１の負荷抵
抗に直列に接続して、その第２の制御ゲートを第７図の
ノードＢに接続してもよい。

不揮発性デバイスは、負荷抵抗とデータ・ノードＡ及び
Ｂとの間ではなく負荷抵抗１６及び１８と端子ＶＤＤと
の間に配置してもよい。

またある半導体プロセスの場合、セル即ちメモリ・シス
テムを、交差結合されたラッチ・トランジスタの一方又
は負荷素子に関して直列に配置した不揮発性デバイスと
共にレイアウトする事はかなりの利点がある。

通常はランダム・アクセス・メモリで知られる高い速度
で動作でき且つ停電時にデータを失なわない改良された
不揮発性半導体メモリをこれまで説明してきた。

揮発性データは、これまで知られているよりも遥かに小
さな量の電力しか消去しない低電圧を利用した、揮発性
回路から不揮発性デバイスへのデータ転送時間がより速
い不揮発性デバイス中に保持される。

更に本発明のメモリを製作するためのプロセスはＭＮＯ
Ｓデバイスを製作するために使われるプロセスよりも単
純であり、本発明のメモリはホット・エレクトロンによ
って書込みを行なうフローティング・ゲート・デバイス
において必要なよりもかなり低い書込み電力を用いてい
る。

【図面の簡単な説明】

第１図は本発明の不揮発性メモリ・セルの１実施例の回
路図、第２図は第１図に示した型のセルの配列を有する
本発明のメモリ・システムの図、第３図は第１図のセル
を動作させるのに使用し得るパルス・プログラムの図、
第４図は本発明の不揮発性メモリ・セルの第２の実施例
の回路図、第５図は本発明の不揮発性メモリ・セルの第
３の実施例の回路図、第６図は本発明の不揮発性メモリ
・セルの第４の実施例の回路図、第７図は本発明の不揮
発性メモリ・セルの第５の実施例の回路図である。 １０・・・・・・フリップ・フロップ回路、２０ 、２
４・・・・・・入出力ＦＥＴ、２２，２６・・・・・・
不揮発性デバイス、２Ｂ 、４８・・・・・・フローテ
ィング・ゲート、３４．５２・・・・・・第１の制御ゲ
ート、３８，５６・・・・・・第２の制御ゲート、４０
，５８・・・・・・デュアル電子インジェクタ。

Claims (1)

1. 【特許請求の範囲】 １ データ・ノードＡ、Ｂを有する揮発性メモリ・セル
   １０と、 半導体基板３０に容量的に結合されたフローティング・
   ゲート２８，２８’、４８、第１の制御ゲート３４，３
   ４’、５２、前記フローティング・ゲートと前記第１の
   制御ゲートとの間に配された薄い絶縁層３６，３６’、
   ５４、第２の制御ゲート３８．３８’、５６及び前記フ
   ローティング・ゲートと前記第２の制御ゲートとの間に
   配されたデュアル電子インジェクタ構造４０，４０’、
   ５８を有する不揮発性デバイス２２，２２’、２６と、
   前記不揮発性デバイスの前記第２の制御ゲートを前記デ
   ータ・ノードに接続する手段と、前記不揮発性デバイス
   の前記第１の制御ゲートに制御パルスを加え、前記デー
   タ・ノードと前記フローティング・ゲートとの間にデー
   タを選択的に移送する手段７０と、 を備えることを特徴とするメモリ装置。