JPS585534B2 - イソウセイギヨカイロ - Google Patents
イソウセイギヨカイロInfo
- Publication number
- JPS585534B2 JPS585534B2 JP49015706A JP1570674A JPS585534B2 JP S585534 B2 JPS585534 B2 JP S585534B2 JP 49015706 A JP49015706 A JP 49015706A JP 1570674 A JP1570674 A JP 1570674A JP S585534 B2 JPS585534 B2 JP S585534B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- positive
- phase detection
- external input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、位相制御回路、特に発生されたクロヅク信号
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすいて電圧制御発振器を制御して上記
外部入力パルス信号に引込まれたクロツク信号を発生す
る位相制御回路において、上記位相差が180°近傍ま
で異なっている状態の下での電圧制御発振器の非所望な
不確定制御状態を防止するようにした位相制御回路に関
するものである。
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすいて電圧制御発振器を制御して上記
外部入力パルス信号に引込まれたクロツク信号を発生す
る位相制御回路において、上記位相差が180°近傍ま
で異なっている状態の下での電圧制御発振器の非所望な
不確定制御状態を防止するようにした位相制御回路に関
するものである。
従来電圧制御発振器を用い、該発振器から発生されたク
ロツク信号が外部入力パルス信号に引込まれるよう制御
することが行なわれている。
ロツク信号が外部入力パルス信号に引込まれるよう制御
することが行なわれている。
そして、この種の位相制御回路は、クロック信号をもつ
複数の装置と切替えによって切替えて接続される例えば
入出力機器におけるクロツク信号発生回路などに広く用
いられ、該入出力機器のクロツク信号は上記切替えられ
た側の装置のクロック信号(外部入力信号)に引込まれ
るように制御される。
複数の装置と切替えによって切替えて接続される例えば
入出力機器におけるクロツク信号発生回路などに広く用
いられ、該入出力機器のクロツク信号は上記切替えられ
た側の装置のクロック信号(外部入力信号)に引込まれ
るように制御される。
この種の位相制御回路は有効な手段であるが、1つの装
置に同期して運転している状態のもとで、他の装置に切
替えられた直后において位相差が180°近傍まで異な
っていることもある。
置に同期して運転している状態のもとで、他の装置に切
替えられた直后において位相差が180°近傍まで異な
っていることもある。
このような場合に時として電圧制御発振器が非所望な不
確定制御伏態を生ずることがある。
確定制御伏態を生ずることがある。
本発明は、この点を解決することを目的としており、そ
のため本発明の位相制御回路は発生されたクロツク信号
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすき電圧制御発振器を制御して上記外
部入力パルス信号に引込まれたクロック信号を発生する
位相制御回路において、上記クロツク信号と外部入力パ
ルス信号との位相差が正位相関係にあるとき該位相差に
応じた出力を発生する正位相検知及び比較信号発生器、
上記位相差が負位相関係にあるとき該位相差に応じた出
力を発生する負位相検知及び比較信号発生器、上記一方
の正または負位相検知及び比較信号発生器が出力を発し
たとき他方の負または正位相検知及び比較器の位相差検
知機能を阻止する正および負位相検知阻止回路をもうけ
たことを特徴としている。
のため本発明の位相制御回路は発生されたクロツク信号
と外部入力パルス信号との位相差を検出し、該位相差に
応じた出力にもとすき電圧制御発振器を制御して上記外
部入力パルス信号に引込まれたクロック信号を発生する
位相制御回路において、上記クロツク信号と外部入力パ
ルス信号との位相差が正位相関係にあるとき該位相差に
応じた出力を発生する正位相検知及び比較信号発生器、
上記位相差が負位相関係にあるとき該位相差に応じた出
力を発生する負位相検知及び比較信号発生器、上記一方
の正または負位相検知及び比較信号発生器が出力を発し
たとき他方の負または正位相検知及び比較器の位相差検
知機能を阻止する正および負位相検知阻止回路をもうけ
たことを特徴としている。
以下図面を参照しつつ説明する。第1図は従来公知の位
相制御回路の構成例、第2図は非所望な不確定制御状態
の発生を説明するタイム・チヤート、第3図は本発明に
よる位相制御回路の一実症例ブロック図、第4図はその
タイム・チヤート、第5図は第3図に示すブロック図の
一実施例詳細回路図、第6図はそのタイム・ナヤートを
示している。
相制御回路の構成例、第2図は非所望な不確定制御状態
の発生を説明するタイム・チヤート、第3図は本発明に
よる位相制御回路の一実症例ブロック図、第4図はその
タイム・チヤート、第5図は第3図に示すブロック図の
一実施例詳細回路図、第6図はそのタイム・ナヤートを
示している。
第1図において、1は位相比較器、2は位相電圧変換及
び補償器、3は電圧制御発振器(VCO)、4はモノス
テーブル回路で外部入力パルス信号でトリガされそのパ
ルス幅は正常周期の1/2に設定されるもの、5はフリ
ツプ・フロツプで外部入力パルス信号でセットされかつ
発生されたクロック信号によってリセットされるもの、
6,7はアンド回路、8はナンド回路を表わしている。
び補償器、3は電圧制御発振器(VCO)、4はモノス
テーブル回路で外部入力パルス信号でトリガされそのパ
ルス幅は正常周期の1/2に設定されるもの、5はフリ
ツプ・フロツプで外部入力パルス信号でセットされかつ
発生されたクロック信号によってリセットされるもの、
6,7はアンド回路、8はナンド回路を表わしている。
図示においてモノステーブル回路4の出力とフリツプ・
フロツプ5の出力とをアンド回路6,7で比較すること
によって、発生されたクロック信号と外部入力パルス信
号との位相差が検出される。
フロツプ5の出力とをアンド回路6,7で比較すること
によって、発生されたクロック信号と外部入力パルス信
号との位相差が検出される。
そしてアンド回路6が出力を発するときクロツク信号の
位相を遅らせるように働らき、アンド回路7はその逆の
動作を行なう。
位相を遅らせるように働らき、アンド回路7はその逆の
動作を行なう。
第2図は上記第1図のタイム・チヤートを示しており、
外部入力パルスAおよびBに対して今クロツク信号は引
込まれて同期している。
外部入力パルスAおよびBに対して今クロツク信号は引
込まれて同期している。
この状態で例えば外部入力パルスCの如く僅かに位相が
遅れると、これに応じてアンド回路6が出力を発しクロ
ック信号を遅らせるように作用する。
遅れると、これに応じてアンド回路6が出力を発しクロ
ック信号を遅らせるように作用する。
このような状態のもとで今「入力切替」と示す時点で接
続されている装置が切替えられその装置からの外部入力
パルスがE,F・・・・・・と到来する状態を考える。
続されている装置が切替えられその装置からの外部入力
パルスがE,F・・・・・・と到来する状態を考える。
この場合外部人カパルスE,F・・・・・・は極端な場
合クロツク信号と図示の如く180°近く異なっている
こともある。
合クロツク信号と図示の如く180°近く異なっている
こともある。
このような180°近く異なって引込み作用が行なわれ
ている状態でジツタその他で外部入力パルスF,Hの如
く位相が変動したり、あるいは逆にクロック信号の位相
が変動したりすると第2図図示の如く制御電圧発振器3
に対して進み位相制御と遅れ位相制御とが繰返し発生さ
れてしまうことがある。
ている状態でジツタその他で外部入力パルスF,Hの如
く位相が変動したり、あるいは逆にクロック信号の位相
が変動したりすると第2図図示の如く制御電圧発振器3
に対して進み位相制御と遅れ位相制御とが繰返し発生さ
れてしまうことがある。
これは外部入力パルス信号とクロツク信号とが180°
近く異なっていると僅かな相対的な位相変化で位相差が
+180°と検出されたり−180°と検出されたりす
ることにもとずいている。
近く異なっていると僅かな相対的な位相変化で位相差が
+180°と検出されたり−180°と検出されたりす
ることにもとずいている。
このことから、第3図に示す本発明の一実癩例において
は、上記の如き検出のばらつきを防止するようにしてい
る。
は、上記の如き検出のばらつきを防止するようにしてい
る。
図中、1ないし8−1,8−2は第1図に対応しており
、9−1は正位相検知および比較信号発生器、9−2は
負位相検知および比較信号発生器、10−1は正位相検
知阻止回路で信号発生器9−2が動作したことにより信
号発生器9−1の機能を阻止するもの、10−2は負位
相検知阻止回路で信号発生器9−1が動作したことによ
り信号発生器9−2の機能を阻止するもの、11はオア
回路を表わしている。
、9−1は正位相検知および比較信号発生器、9−2は
負位相検知および比較信号発生器、10−1は正位相検
知阻止回路で信号発生器9−2が動作したことにより信
号発生器9−1の機能を阻止するもの、10−2は負位
相検知阻止回路で信号発生器9−1が動作したことによ
り信号発生器9−2の機能を阻止するもの、11はオア
回路を表わしている。
また「基準クロツク」は第1図に示す発生されたクロッ
ク信号に対応するものであるが、第1図のクロツク信号
の2倍の周波数をもっている。
ク信号に対応するものであるが、第1図のクロツク信号
の2倍の周波数をもっている。
今外部入力パルス信号に対して基準クロツク信号が略正
しい位相関係に引込まれている状態にあるものとすると
、図示の入力切替信号が論理「0」にあるために、第5
図および第6図を参照して後述する如く、正位相検知阻
止回路10−1と負位相検知阻止回路10−2とは共に
リセット状態に置かれ、信号fとeとは共に論理「1」
にある。
しい位相関係に引込まれている状態にあるものとすると
、図示の入力切替信号が論理「0」にあるために、第5
図および第6図を参照して後述する如く、正位相検知阻
止回路10−1と負位相検知阻止回路10−2とは共に
リセット状態に置かれ、信号fとeとは共に論理「1」
にある。
このため正位相検知および比較信号発生9−1と負位相
検知および比較信号発生器9−2とは共に動作可能な状
態即ち活きた状態に置かれている。
検知および比較信号発生器9−2とは共に動作可能な状
態即ち活きた状態に置かれている。
即ち、基準クロツクの正の期間に外部入力パルス信号が
入り込むと正位相検知および比較信号発生器9−1が、
外部入力パルス信号との位相関係をナエツクする。
入り込むと正位相検知および比較信号発生器9−1が、
外部入力パルス信号との位相関係をナエツクする。
また基準クロツクの負の期間に外部入力パルス信号が入
り込むと負位相検知および比較信号発生器9−2が、外
部入力パルス信号との位相関係をナエツクする。
り込むと負位相検知および比較信号発生器9−2が、外
部入力パルス信号との位相関係をナエツクする。
そして、オア回路11の出力即ち信号g1とモノステー
ブル回路4の出力即ち信号b1との位相関係によって第
1図図示の場合と同様に同期化制御が行なわれる。
ブル回路4の出力即ち信号b1との位相関係によって第
1図図示の場合と同様に同期化制御が行なわれる。
なおこの状態における位相検知範囲は、第4図を参照し
て後述する理由により−π/2〜+π/2によって行な
われている。
て後述する理由により−π/2〜+π/2によって行な
われている。
しかし、第1図および第2図を参照して説明した如く「
入力切替」が行なわれると上述の非所望な不確定制御状
態となることが生ずる。
入力切替」が行なわれると上述の非所望な不確定制御状
態となることが生ずる。
このため本実症例の場合、上記入力切替が行なわれる際
に入力切替信号が与えられて次のように動作するように
される。
に入力切替信号が与えられて次のように動作するように
される。
即ち、入力切替信号が論理「1」とされ第5図および第
6図を参照して後述する如く正位相検知阻止回路10−
1と負位相検知阻止回路10−2とのリセット状態が解
かれ、次に外部入力パルス信号が基準クロツク信号の正
の期間に入り込むか負の期間に入り込むかによって、上
記回路10−1と10−2とのいずれかがセット状態と
なり上記信号eとfとのいずれか一方のみが論理「0」
に切替えられる。
6図を参照して後述する如く正位相検知阻止回路10−
1と負位相検知阻止回路10−2とのリセット状態が解
かれ、次に外部入力パルス信号が基準クロツク信号の正
の期間に入り込むか負の期間に入り込むかによって、上
記回路10−1と10−2とのいずれかがセット状態と
なり上記信号eとfとのいずれか一方のみが論理「0」
に切替えられる。
例えば、第4図を参照して後述する如く、負の期間に入
り込んだとすると信号f側が論理「0」に切替えられ、
負位相検知および比較信号発生器9−2側だけが動作状
態に置かれて、正位相検知および比較信号発生器9−1
側の機能は無効とされる。
り込んだとすると信号f側が論理「0」に切替えられ、
負位相検知および比較信号発生器9−2側だけが動作状
態に置かれて、正位相検知および比較信号発生器9−1
側の機能は無効とされる。
また上記正の期間に入り込んだとすると、その逆となる
。
。
第4図はそのタイム・チャートを示し、外部入力パルス
信号Q,R,Sについてはその立上りに基準クロツクが
正しく引込まれ、両者は位相差なしで同期している。
信号Q,R,Sについてはその立上りに基準クロツクが
正しく引込まれ、両者は位相差なしで同期している。
この状態のもとでは第3図に示す入力切替信号は供給さ
れていない。
れていない。
したがって信号eとfとは上述の如く共に論理「1」に
あり、正位相検知および比較信号発生器9−1と負位相
検知および比較信号発生器9−2とは共に運転可能な状
態即ち活きている状態となる。
あり、正位相検知および比較信号発生器9−1と負位相
検知および比較信号発生器9−2とは共に運転可能な状
態即ち活きている状態となる。
このため、外部入力パルス信号の立上りが基準クロツク
の正の期間に入る場合、アンド回路6によってで・b1
なる論理がとられて(第2図図示の場合と同様に)、信
号h1が現われる。
の正の期間に入る場合、アンド回路6によってで・b1
なる論理がとられて(第2図図示の場合と同様に)、信
号h1が現われる。
なお信号Cは信号a1が論理「1」である伏態で基準ク
ロツクが立上るときリセットされる。
ロツクが立上るときリセットされる。
逆に基準クロツクの負の期間に入る場合、アンド回路7
によってd・b1なる論理がとられて信号h2が現われ
る。
によってd・b1なる論理がとられて信号h2が現われ
る。
即ち、第4図最下位に示す如く、位相検知範囲は−π/
2〜+π/2となっている(この理由は更に後述される
)。
2〜+π/2となっている(この理由は更に後述される
)。
第4図図示の信号Q,R,Sについては、その立上りが
基準クロツクの立上りと正しく一致しているために、正
位相検知および比較信号発生器9−1が動作して信号C
が現われたとしても、論理c・b1は零でありアンド回
路6はオンしない。
基準クロツクの立上りと正しく一致しているために、正
位相検知および比較信号発生器9−1が動作して信号C
が現われたとしても、論理c・b1は零でありアンド回
路6はオンしない。
勿論アンド回路7もオンしない。
第4図は、更にこの状態のもとで、第3図図示の入力切
替信号が供給され(論理「1」とされ)、外部入力パル
ス信号が切替えられてT,U,V・・・・・・が到来し
たとして示されている。
替信号が供給され(論理「1」とされ)、外部入力パル
ス信号が切替えられてT,U,V・・・・・・が到来し
たとして示されている。
上記入力切替信号が論理「1」となると、上述の如く正
位相検知阻止回路10−1と負位相検知阻止回路10−
2とのリセット状態が解放され、次に外部入力パルス信
号が基準クロツクの負の期間に入り込んだものとすると
、上記信号eのみが論理「1」を保つことになる。
位相検知阻止回路10−1と負位相検知阻止回路10−
2とのリセット状態が解放され、次に外部入力パルス信
号が基準クロツクの負の期間に入り込んだものとすると
、上記信号eのみが論理「1」を保つことになる。
これによって負位相検知および比較信号発生器9−2の
みが活かされる。
みが活かされる。
この状態は、引込みが略終了するのを待って上記入力切
替信号が論理「0」とされるまでの間、継続される。
替信号が論理「0」とされるまでの間、継続される。
上記負位相検知および比較信号発生器9−2のみが活か
されている状態では、言うまでもなく外部入力パルス信
号の立上りによって信号dが立上る。
されている状態では、言うまでもなく外部入力パルス信
号の立上りによって信号dが立上る。
そして該信号dは信号a2が論理「1」である状態のも
とて基準クロツクが立上るときリセットされる。
とて基準クロツクが立上るときリセットされる。
そしてアンド回路7により、該信号dとモノステーブル
4からの出力である信号b1との間の論理d・b1がと
られる。
4からの出力である信号b1との間の論理d・b1がと
られる。
このため信号h2が現われ、基準クロツクの位相を外部
入力パルス信号と同期するよう制御してゆくようにされ
る。
入力パルス信号と同期するよう制御してゆくようにされ
る。
そして上記信号h2が幾回か繰返し現われ、基準クロッ
クの位相が変化してゆき、第4図では省略されているが
最終的に基準クロツクが外部入力パルス信号に正しく引
込まれた伏態となる。
クの位相が変化してゆき、第4図では省略されているが
最終的に基準クロツクが外部入力パルス信号に正しく引
込まれた伏態となる。
この状態、即ち負位相検知および比較信号発生器9−2
側のみが活きている状態での位相検知範囲は、第4図図
示最下位に実線で示した如く−π〜+πの範囲となる。
側のみが活きている状態での位相検知範囲は、第4図図
示最下位に実線で示した如く−π〜+πの範囲となる。
このことは次の如く考えると明確になる。
即ち、第4図図示では外部入力パルス信号U,V,W,
・・・・・・が夫々基準クロツクの負の期間に入り込ん
でいるが、何んらかの理由により仮に図示実線で示す−
π〜+π範囲内にある基準クロツクの正の期間に入り込
んだとしても上述の如く正位相検知および比較信号発生
器9−1の機能は無効になっているため、上記信号dに
代わって信号Cが現われることはなく、アンド回路6お
よび1による位相比較は信号b1と信号dとのみによっ
て行なわれるからである。
・・・・・・が夫々基準クロツクの負の期間に入り込ん
でいるが、何んらかの理由により仮に図示実線で示す−
π〜+π範囲内にある基準クロツクの正の期間に入り込
んだとしても上述の如く正位相検知および比較信号発生
器9−1の機能は無効になっているため、上記信号dに
代わって信号Cが現われることはなく、アンド回路6お
よび1による位相比較は信号b1と信号dとのみによっ
て行なわれるからである。
ちなみに正位相検知および比較信号発生器9−1と負位
相検知および比較信号発生器9−2とが共に活きている
場合、アンド回路6および7による位相比較は、信号b
1と信号Cとで行なわれる場合、および信号b1と信号
dとで行なわれる場合の両方があり得る。
相検知および比較信号発生器9−2とが共に活きている
場合、アンド回路6および7による位相比較は、信号b
1と信号Cとで行なわれる場合、および信号b1と信号
dとで行なわれる場合の両方があり得る。
このため上述の位相検知範囲は−π/2〜+π/2とな
っていたものである。
っていたものである。
言うまでもなく入力切替信号(第3図)が供給された後
に最初に到来した外部入力パルス信号が基準クロツクの
正の期間に入り込んでいた場合、上記と逆に正位相検知
および比較信号発生器9−1のみが活きる。
に最初に到来した外部入力パルス信号が基準クロツクの
正の期間に入り込んでいた場合、上記と逆に正位相検知
および比較信号発生器9−1のみが活きる。
このため位相検知範囲は、第4図図示最下位点線で示す
如くなる。
如くなる。
この場合にも基準クロツクの位相が繰返し制御されて、
最終的に基準クロックが外部入力パルス信号に正しく引
込まれる。
最終的に基準クロックが外部入力パルス信号に正しく引
込まれる。
このことは、上述の如く位相検知範囲が−π/2〜+π
/2のままであるとき非所望な不確定制御状態になるケ
ースであっても、入力切替信号が供給されている状態の
もとでは、位相検知範囲−π〜+πで考えた場合の−π
/2または+π/2の近傍にあるものとして制御されて
しまい、非所望な不確定制御状態となることはない。
/2のままであるとき非所望な不確定制御状態になるケ
ースであっても、入力切替信号が供給されている状態の
もとでは、位相検知範囲−π〜+πで考えた場合の−π
/2または+π/2の近傍にあるものとして制御されて
しまい、非所望な不確定制御状態となることはない。
上述の引込みが終了する時点を待って入力切替信号が論
理「0」に落されると、再び第3図図示の正位相検知お
よび比較信号発生器9−1と負位相検知および比較信号
発生器9−2との両者が活きることになり、位相検知範
囲は再び−π/2〜+π/2に戻る。
理「0」に落されると、再び第3図図示の正位相検知お
よび比較信号発生器9−1と負位相検知および比較信号
発生器9−2との両者が活きることになり、位相検知範
囲は再び−π/2〜+π/2に戻る。
第5図は第3図のブロック図の詳細を示し、第6図はそ
のタイム・チヤートで第4図のタイム・チャートの細部
を表わしている。
のタイム・チヤートで第4図のタイム・チャートの細部
を表わしている。
そして図中の符号1,2,3,4,5,6,7,8−1
,8−2,9−1,9−2,10−1,10−2,11
,a1,a2,b1,b2,c,d,e,f,g1,g
2,h1,h2,Q,R,S・・・・・・W,Xは夫々
第3図および第4図と対応づけられているので詳細な説
明は省略するが、回路構成の面から補足すると次の如く
考えてよい。
,8−2,9−1,9−2,10−1,10−2,11
,a1,a2,b1,b2,c,d,e,f,g1,g
2,h1,h2,Q,R,S・・・・・・W,Xは夫々
第3図および第4図と対応づけられているので詳細な説
明は省略するが、回路構成の面から補足すると次の如く
考えてよい。
即ち
(A)正位相検知阻止回路10−1であるフリツプ・フ
ロツプFF3と負位相検知阻止回路10−2であるフリ
ツプ・フロツプFF2とは、入力切替信号が論理「0」
にあるとき共にリセット状態に保持される。
ロツプFF3と負位相検知阻止回路10−2であるフリ
ツプ・フロツプFF2とは、入力切替信号が論理「0」
にあるとき共にリセット状態に保持される。
そして入力切替信号が論理「1」になると該リセット状
態は解放される。
態は解放される。
このため、次に外部入力パルス信号の到来によって、仮
にナンド3側が論理「0」を発するとフリツプ・フロツ
プFF2側がセットされ、出力信号eが論理「0」とな
る。
にナンド3側が論理「0」を発するとフリツプ・フロツ
プFF2側がセットされ、出力信号eが論理「0」とな
る。
また逆にナンド4側が論理「0」を発すると、フリツプ
・フロツプFF3側の出力信号fが論理「0」となる。
・フロツプFF3側の出力信号fが論理「0」となる。
(B)またナンド7は負の論理をとられており、第3図
に示すオア回路11と全く同一の動作を行なう。
に示すオア回路11と全く同一の動作を行なう。
更に補足の意味でその動作を簡単に説明すると次の如く
なる。
なる。
1)外部入力信号Q,R,Sのあるときには入力切替信
号は“0”であるので阻止回路(FF2,FF3)10
−1,10−2の出力f,eは“1”である。
号は“0”であるので阻止回路(FF2,FF3)10
−1,10−2の出力f,eは“1”である。
2)基準クロツクをフリップ・フロツプ(FF1)5で
分周した信号はナンド1およびナンド2をそのまま通っ
て正および負位相検知回路の役割をはたすナンド3、ナ
ンド4の入力信号となる。
分周した信号はナンド1およびナンド2をそのまま通っ
て正および負位相検知回路の役割をはたすナンド3、ナ
ンド4の入力信号となる。
3)今入力Q,R,Sはナンド1が正の時点の信号であ
るので、ナンド3に出力されてラッチ回路をセットし、
リセットはナンド5によってなされ、ナンド7に比較信
号が出る。
るので、ナンド3に出力されてラッチ回路をセットし、
リセットはナンド5によってなされ、ナンド7に比較信
号が出る。
4)しかし、この場合アンド回路(AND1,AND2
)6,7はオンされることはない(零位相に引込まれて
いるので)。
)6,7はオンされることはない(零位相に引込まれて
いるので)。
4−1)第6図図示点線の如く入力Rの位相が比較的大
きく進んで入力R′となった場合、モノステーブル回路
4やナンド3の位相が図示点線の如く進み、この結果ア
ンド回路 (AND2)が出力を発して基準クロツクの位相を進ま
せるように動作する。
きく進んで入力R′となった場合、モノステーブル回路
4やナンド3の位相が図示点線の如く進み、この結果ア
ンド回路 (AND2)が出力を発して基準クロツクの位相を進ま
せるように動作する。
4−2)また第6図図示点線の如く入力Sの位相が比較
的大きく遅れて入力S′となった場合、モノステーブル
回路4やナンド3の位相が図示点線の如く遅れ、この結
果アンド回路 (AND1)が出力を発して基準クロツクの位相を遅ら
せるように動作する。
的大きく遅れて入力S′となった場合、モノステーブル
回路4やナンド3の位相が図示点線の如く遅れ、この結
果アンド回路 (AND1)が出力を発して基準クロツクの位相を遅ら
せるように動作する。
5)ここで入力切替信号が上って入力パルス信号Tが到
来した場合を考えると、パルス信号Tのタイミングはナ
ンド2が“1”の時のパルスであるのでナンド4にその
出力が出て、阻止回路(FF3)10−1をセットする
。
来した場合を考えると、パルス信号Tのタイミングはナ
ンド2が“1”の時のパルスであるのでナンド4にその
出力が出て、阻止回路(FF3)10−1をセットする
。
6)阻止回路(FF3)10−1の出力fは“0”とな
るため、ナンド2とナンド3を“1”にクランプしてし
まう。
るため、ナンド2とナンド3を“1”にクランプしてし
まう。
7)このため次のパルスUが仮にタイミング的にはナン
ド1の“1”の部分に入っていても無視され、無条件に
ナンド4の出力のみが現われる。
ド1の“1”の部分に入っていても無視され、無条件に
ナンド4の出力のみが現われる。
8)この結果位相比較器の制御電圧対位相差の特性は第
6図最下段に示す如く−π〜+πに広げられて安定な位
相制御を行なう。
6図最下段に示す如く−π〜+πに広げられて安定な位
相制御を行なう。
以上説明した如く、本発明によれば従来の位相制御回路
における如き非所望な不確定制御状態は完全に防止され
る。
における如き非所望な不確定制御状態は完全に防止され
る。
第1図は従来公知の位相制御回路の構成例、第2図は非
所望な不確定制御状態の発生を説明するタイム・チヤー
ト、第3図は本発明による位相制御回路の一実施例ブロ
ツク図、第4図はそのタイム・チヤート、第5図は第3
図に示すブロック図の一実捲例詳細回路図、第6図はそ
のタイム・チヤートを示している。 図中、1は位相比較器、2は位相電圧変換及び補償器、
3は電圧制御発振器、4はモノステーブル回路、9−1
は正位相検知及び比較信号発生器、9−2は負位相検知
及び比較信号発生器、10−1.10−2は正または負
位相検知阻止回路を示す。
所望な不確定制御状態の発生を説明するタイム・チヤー
ト、第3図は本発明による位相制御回路の一実施例ブロ
ツク図、第4図はそのタイム・チヤート、第5図は第3
図に示すブロック図の一実捲例詳細回路図、第6図はそ
のタイム・チヤートを示している。 図中、1は位相比較器、2は位相電圧変換及び補償器、
3は電圧制御発振器、4はモノステーブル回路、9−1
は正位相検知及び比較信号発生器、9−2は負位相検知
及び比較信号発生器、10−1.10−2は正または負
位相検知阻止回路を示す。
Claims (1)
- 1 発生されたクロツク信号と外部人カパルス信号との
位相差を検出し、該位相差に応じた出力にもとずき電圧
制御発振器を制御して上記外部入力パルス信号に引込ま
れたクロック信号を発生する位相制御回路において、上
記クロツク信号と外部入力パルス信号との位相差が正位
相関係にあるとき該位相差に応じた出力を発生する正位
相検知及び比較信号発生器、上記位相差が負位相関係に
あるとき該位相差に応じた出力を発生する負位相検知及
び比較信号発生器、上記一方の正または負位相検知及び
比較信号発生器が出力を発したとき他方の負または正位
相検知及び比較器の位相差検知機能を阻止する正および
負位相検知阻止回路をもうけたことを特徴とする位相制
御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49015706A JPS585534B2 (ja) | 1974-02-07 | 1974-02-07 | イソウセイギヨカイロ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49015706A JPS585534B2 (ja) | 1974-02-07 | 1974-02-07 | イソウセイギヨカイロ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS50110552A JPS50110552A (ja) | 1975-08-30 |
JPS585534B2 true JPS585534B2 (ja) | 1983-01-31 |
Family
ID=11896200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49015706A Expired JPS585534B2 (ja) | 1974-02-07 | 1974-02-07 | イソウセイギヨカイロ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS585534B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468427B2 (ja) * | 1983-05-27 | 1992-11-02 | Bridgestone Corp |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4052676A (en) * | 1976-06-10 | 1977-10-04 | Woodward Governor Company | Digital-analog frequency error signaling |
JPH07120944B2 (ja) * | 1985-12-03 | 1995-12-20 | キヤノン株式会社 | Pll回路 |
-
1974
- 1974-02-07 JP JP49015706A patent/JPS585534B2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0468427B2 (ja) * | 1983-05-27 | 1992-11-02 | Bridgestone Corp |
Also Published As
Publication number | Publication date |
---|---|
JPS50110552A (ja) | 1975-08-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102497204A (zh) | 用于延迟锁定环的初始化电路 | |
JP2000082954A (ja) | 遅延同期ル―プ及びその位相比較器並びに遅延同期方法 | |
JPH0311689B2 (ja) | ||
GB1533544A (en) | Phase-locked loop circuit | |
US4025874A (en) | Master/slave clock arrangement for providing reliable clock signal | |
US8085072B2 (en) | Semiconductor integrated circuit having delay locked loop circuit | |
US4914325A (en) | Synchronizing circuit | |
US6249188B1 (en) | Error-suppressing phase comparator | |
US4804928A (en) | Phase-frequency compare circuit for phase lock loop | |
JPS585534B2 (ja) | イソウセイギヨカイロ | |
US8432191B2 (en) | Phase-locked loop having high-gain mode phase-frequency detector | |
KR100854457B1 (ko) | 지연고정루프 | |
KR20010030896A (ko) | 고조파 동기 검출을 갖는 지연 동기 루프 | |
JPS5957530A (ja) | 位相同期回路 | |
US5315183A (en) | Synchronous phase detector circuit | |
WO2001084711A1 (en) | Pulse detector | |
JPS6339209A (ja) | 同期回路 | |
JP2540792B2 (ja) | 位相同期回路 | |
JP2647283B2 (ja) | Pll回路 | |
JP3240229B2 (ja) | 位相比較器 | |
JP2002171672A (ja) | 自動同期制御回路 | |
US4549148A (en) | Pulse corrector for phase comparator inputs | |
JP2808027B2 (ja) | チャージポンプ回路 | |
JPS5918894B2 (ja) | デジタル位相同期回路 | |
JPS5967730A (ja) | Pll回路 |