JPS58501602A - マルチプロセッサ・コンピュ−タシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチプロセッサ・コンピュータシステム発　明　の　背　景 本発明はマルチプロセッサ形コンピュータシステム、特に現在および将来におけ る非常に大形のデータ処理装置に対する必要性を満たす画側のない接続能力、処 理能力、および拡張能力を有する多重処理機能を含む応用を目的とするオンライ ン、大容量、業務処理、および通信向けの計算処理に用いるマルチプロセッサ・ コンピュータシステムに関する。

このようなシステムは大容量のデータを高速でオンライン処理するために必要で ある。その−例は自動クレジットカード・システムあるいは電気通信データの処 理であり、そこでは非常に大容量のデータが高速でシステムに受信され、分類、 前処理、記録、処理その他が行われる。

これらのデータ処理に対する必要性に加えてデータ処理システムは障害の補償に 対する特別の要求を満たさなければならない。

従来から用いられている障害対策として、多数のプロセッサ・モジュールが共同 して処理業務を行い、故障したモジュールの処理機能を他のモジュールが一時的 に代行できるようにすることが行われている。多数のプロセッサ・モジエールを 結合する公知の技術にはい（つかの重大な欠点かある。

＠１の従来技術によれば、複数の（一般には２台だけ）汎用コンピュータが共有 メモリーを介して結合される。この方式にはメモリーの誤動作によりシステム全 体が不能とな１ハ更に複数のコン・ピユータが同時に共有メモリーを介した連絡 を要求した場合に生ずる接続の問題を解決するのが難かしいという欠点がある。

他の従来技術によれば、複数のミニコンピユータがそれぞれの入出力チャンネル を介して結合される。この方式ではデータ伝送が比較的低速となり、即ち伝送帯 域幅が狭く、同時にミニコンピユータは元来この分野のために設計されていない ために結合のためのハードウェアが比較的高価となる。従ってこの従来技術は技 術的問題の解決にはならず、更にオペレーティング・システムについても同様で ある。

更に別の従来技術によれば、複数のプロセッサ・モジュールが特別のバス制御装 置により制御されるプロセッサ間バスを介して結合されてマルチプロセッサ・シ ステムを構成する。各々の公知のプロセッサ・モジュールはメモリーに連絡し、 人出カチャンネルと動作上接続された中央処理装置を肩する。１台の４′１４制 曳装置を多数のプロセッサ・モジュールの入出力チャンネルに接続することもで きる。

後者の従来技術も上記の欠点の一部をまぬがれない。

第１に共有のプロセッサｉｄ１ハスに結合できるプロセッサ・モジュールの台数 には帯域幅の問題による制限があり、その問題は冗長なハードウェアを有するマ ルチプロセッサ・システムによりのみ解決できるが、そのようなハードウェアは 有効に活用されず、その動作時間のために伝送能力が低下する。更に接続能力、 即ちシステムが高速に大容量のデータを受信する能力が低下する。その理由は入 出力チャンネルが中央処理装置（以下ＣＰυと略す）とメモリーを共有しなげれ ばならず、このことはシステムの処理能力を低下させ、またＣＰＵがメモリーと プルセッサ間パスの間のデータ転送に使われることにより更に処理能力が低下す るためである。この従来技術は特に障害の補償に関するものであるが、機器制御 装置が誤動作すれば全ての関連周辺装置が動作不能になるという欠点を持ってい る。

この欠点は現在の形式の機器制御装置が全システムの主要な部分を構成すること から重大である。

結論として、従来技術の問題はより大きな接続能力および処理能力の必要性が実 現した時に生じたと言わな、ナればならない。その理由は障害の補償が必要条件 として直ちに現われ、それは上記のように多数のプロセッサ・モジュールの協力 を必要とするからである。

従来技術では障害補償の努力が、拡張能力がほとんど知られない概念であるよう に接続能力とも理能力の犠牲のもとに行われた。ＣＰＵ系の数は従来技術では知 られず且つ不可能であった儂に増やすことができ、このことは特に多重処理装置 系の相互接続のための多重転送線路の帯域幅制限を必然的に伴う。

本発明の目的は障害に対して補償し接続能力、処理能力、および拡張能力に対し て個別に大きな改良を加え、その場合一方の効果が残りの２つの効果を着るしく 損わずに改良されたマルチプロセッサ・コンピュータシステムを提供することで ある。

本発明の他の目的は接続能力を改善する障害補償の入出力機構を提供することで ある。

本発明の更に別の目的は＃害補償形システムにおける処理能力を改善するマルチ プロセッサ・ユニット・モジュールを提供することである。

本発明の史に別の目的は拡張能力を改善する障害補償形メモリー間通信網を提供 することであるう発　明　の　要　約 本発明のマルチプロセッサ舎コンピュータシステムはメモリー間通信網を介して 相互接続された複数のＣＰＵ系を有する。

本発明によるＣＰＵ系は凰−のバス４ｖＩｌ、メモリーおよび直接メモリーアク セス（以下ＤＭＡと略す）手段を含む中核を中心に構築され、この中核は多重処 理動作において互にほぼ独立に機態する３つの衛星システムと協力するように設 計される。これらの衛星システムは複数の機器制御装置、複数のＣＰＵおよび複 数のメモリー間通信路を有し、これらは吻合してメモリー間通信網と呼ばれる。

処理能力はバス競合の理由でＣＰＵの台数に対し直線的には増加しないが、ＣＰ Ｕの台数が増える場合に後述する手段を用いること罠より処理能力は着るしく向 上する。

本発明によれば、各ＣＰＵ系内のメモリーは多数の部分に分割され、少なくとも 一部は２つ以上のＣＰＵ系で共有されて特に３ｍ害補償の動作を行う。更に重要 なことは、そのような共有メモリ一部分または他のメモリ一部分は１つまたはそ れ以上の周辺制御装置から直接番地呼出しすることができ、それにより無類の接 続能力が得られる。

拡張能力はメモリー間通信網によって得られ、この通信網はメモリーバス手段と ＣＰＵ系の間に確立された接続の必普帯域幅に応じて他のＣＰＵ系の組合せに広 （分岐させることができる。

メモリー間通信網によりもたらされる多（の可能性は、ＣＰＵ、周辺機器制御装 置および直接メモリーアクセス手段を含むアドレスｔｉ、（アドレス・ソーシン グ）機器がメモリーバス手段に結合されて上記中核内のデータ転送が可ｈヒな限 り互に独立に行われる時（て初めて最大の価値をもたらす。

本発明によるマルチプロセッサ・フッピユータシステムの拡張は良く知られる帯 域幅の間頚を生じない。

その理由はメモリー間通信網を構成するメモリー間リンクは全てのＣＰＵ＄に接 続される必要がな（、必要帯域幅に対応する可変の長さに分割しても良いためで ある。

本発明のマルチプロセッサ・コンビネータシステムにおける重要な装置はシステ ム全体を監視するシステム構成制御手段である。この手段の任務の１つはメモリ ーの部分群を１つのＣＰＵ系罠与えたり、多数のＣＰＵ系に分割して与えること である。

システム構成制御手段は実際のＣＰＵ系内に含めて上記のメモリー間通信網に接 続しても良く、あるいは上記メモリーバス手段やメモリーバス手段から分離して も良い。

システム構成制御手段の他の機能はマルチプロセッサ・フンピユータシステムの プリント板モジュールの１圧、電流、および温度の状態を監視し、その結果例え ｆｆ、メモリー間通信網、あるいは１つまたはそれ以上のＣＰＵ系の全てのある いは一部のデータ伝送を許可したり禁止したりする。上記のマルチプロセンサ書 コンピュータシステムの監視は、障害捕慣形コンピュータのモジュールの障害率 が増加して＠零補償の１）境条件が厳しくなった時Ｋ特に重要である。付加的な 安全対策としてバックアップ制御手段が設けられ、マルチプロセッサ・コンピュ ータンステムをシステム＋Ｗ　ｆｆ　％ＭＩ御手段内に生ずる哄勅炸から保護す る。

更に本発明のマルチプロセッサ・システムを保護するために、少なくともシステ ム構成制御手段と該手段により制御されるメモリーの可動部分は少な（とも２個 所の独立な４源から′４４源合せ回路を介して電源が供給される。

前記のようにＤＭ五制御装置が設けられ、ｃｐｕにより起動されることによって データをＧＦＴＪ系のメモリーのある個所から他の個所へ転送する。注意すべき ことは、二三〇〇４１を的命令を除き、全てのデータ伝送はＣＰＵ系内の全ての データ転送を管理するメモリーマツプ手段を介して行われる。

本発明によれば、メモリー間通信網を介して２つの指定されたＣＰＵ系のメモリ ー間でデータを転送するためにＤＭム制御手段が設けられ、指定されたＣＰＵ系 の一方はそのデータ転送専用の送信）ｚソファを有し、他方のＣＰＵ系は該デー タ転送専用の受信ノ〈ソファを有する。

本発明によれば、これらのバッファは専用に割付けられたメモリー空間を定義す るいわゆるデータス）　ＩＪ−ム記述子と共に確立され、この記述子は要求され たデータ転送が終了した時に抹消され、それにより記述子と共に割付（すられた メモリー空間を解放する。記述子は上記Ｄ　Ｍ　Ａ　＝制御装置内にある記述子 確立要求の受付は手段、ＣＰＵに割込みをかける割込手段、およびＤＭム制佃芸 装用の制御メモリーとを含む手段により確立される。

更に上記のＤＭム制御手段は源（ソース）として指定されたメモリー内のバッフ ァからメモリー間通信網へ出る各データ転送ストリームの転送速度を制御する速 度制御手段を有し、それによりメモリー間通信網への各データ転送の速度を互に 独立に且つＣＰＵからも独立にする。

本発明の別の概念によれば、ＣＰＵ系はメモリ一手段の小部分だけを番地呼出し することができる少なくとも１群の周辺処理装置を有し、各小部分は個別にメモ リーバス手段に接続され、周辺処理装置の１台が常時切換モジュールを介して周 辺機器に接続されて故障の周辺処理装置の仕事を代行するバックアップ装置とな り、それによりＮ＋１の冗長度を確保する。

メモリーに接続されたバスの競合を減らし、マルチプロセッサ・モジュール内の 複数のＣＰＨに共有される上記手段はキャッシュメモリーを有し、このキャッシ ュメモリーはもしメモリー内の場所の内容のコピーがキャッシュメモリー内に存 在すれば、そのキャッシュメモリーが所属するＣＰＵがメモリーのその場所を呼 出すことを禁止する。

本発明のＣＰＬＴ系のバス機構は３本のデータ通路を有し、メモリーバス手段は ＣＰＵを第１の通路を介し、まｆｃｃＰＵ以外のアドレス源機器を＠２の通路を 介してメモリーの第１の部分に接続し、該ＣＰＵおよび上配信のアドレス源機器 をそれぞれ第１通路および第２通路ならびに共通の第３通路を介して該メモリー の残りの第２の部分に接続する。上記第１および第２通路により、ｃｐｕおよび 他のアドレス源機器が互に競合することなくメモリーの第１の部分を呼出すこと ができ、更にメモリーの第２の部分を呼出す際の競合が軽減される。

ＣＰＵ系をメモリー間通信網に接続するリンクアダプタは本発明によれば送信バ ッファーが使用の時はメモリー間通信網の使用順位を自動的に割当てる。更にリ ンクアダプタと協力するＤＭム手段が自動的にリンクアダプタの空き送信バッフ ァをうめる。それによりメモリー間通信網を介するＣＰＵ系間のデータ転送がＧ ＰＵの介在なしに行われる。

本発明の他の目的は以下の説明、特許請求の範囲、および添付図面より明らかと なろう。図面は本発明の原理と、原理を適用する上での当面最適と思われる実施 例を例示するものである。同等の原理を実施する他の実施例や構成上の改変は本 発明の範囲内で本技術分野の熟達者により可能である。

図面の簡単な説明 第１図は本発明のマルチプロセッサ・コンピュータシステム全体の実施例を示す ブロック図であり、メモリー間通信網により相互接続された複数のＣＰＵ系を示 す。

第２図は第１図中のＣＰＵ系を詳細に示すブロック図である。

＠３図はマルチブーセッサ拳フンピ〉−タシステムの一部であり１本発明のメモ リー間通信網の構成の一実施例を示す。

第４図は本発明のメモリー間通信網の他の実施例を示す。

第５図は本発明によるマルチプロセッサ・モジュールの一実施例のブｐツク図で あり、第２図のＣＰＵ系の詳細をも示すものである。

第６図は第５図中のキャッシュメモリーを含むマルチプロセッサ・モジュールの 処理能力の向上を示す線図である。

第７図にキャッシュメモリーの原理を示す図表である。

第８図は第５図中のキャッシュメモリーの機能の説明に関する詳細なブロック図 である。

第９図は１つのメモリー間通信リンクの複数のメモリー間リンクアダプタへの接 続を示す結合方式図である。

第１０図は第９図中のメモリー間リンクアダプタの詳細を示すブロック図である 。

第１１図は第１０図中の送信状帖制御装置に含まれる送信タイマ回路を示すブロ ック図、および本発明のバス割当手段を良く理解するための図表である。

第１２図は第２図中のＤＭムインター７エース制御装：ｍの詳細なブロック図で あり、本発明によるストリーム記述子を確立するのに必要な、１１１　＃メモリ ーと割込制御装置ｉな示す。

第１３図はメモリー間通信網を介して伝送されるデータおよび信号プμツクの好 適なフォーマットを示す。

第１４図は第１２図中の制御メモリーの詳細な図表であり、ストリーム記述子の １立を部分的に例示し、ゲータの転送を促進して本発明のメモリー間通信網を有 効利用するための制御処理を部分的に例示する。

第１５図は第１４図と関連してデータストリームの流れを包括的に示す図である 。

第１６図はメモリーマツプによりアドレス源・幾器の１２８にワードの論理アド レス空間をＣＰＵ内の物理的メモリーの１６Ｍワードのアドレス空間へ変換する 様子を示す因である。

第１７図はＣＰＨの各アドレス源Ｐｉ器：（１対の１０有Ｏアドレスでグメ／ト を与えるセグメントＲＡＭおよび→器の倫理アドレス空間から物理アドレス空間 への変換を定着するマツプ変換メモリー７）３能を示す図である。

第１８図はメモリーマツプによるアドレス１喚２でよらずにＣＰＵ系のメモリー マツプ、　’ｎｉｌ　仰メ−て一す−、および制惰・状況レジスタな虐定する峙 丙的読書きの各４４路を示すブロック図である。

＠１９図はＣＰＵ内のメモリーマツプによるデータ転送の各４経路を示すブロッ ク図である。

第２０図はメモリーマツプ、割込前処理装置、およびメモリー内ＤＭム制御装置 を示す詳細な機能グロック図である。

第２１図はＮ＋１の冗長度で構成され九谷周辺処理＠鑞に対して小分化された２ つのＣＰＵ系のメモリーの共４部分を示すブロック図である。

＄２２図は第２１図中の１つの小分化メモリ一部分および七〇付楓要素を示すブ ロック図である。

第２３図は複数のクレート（ｃｒｔｔｅ　）　１１成アダプタに接続された本発 明による構成制御装オの一実施例を示すブロック図である。

第２４図は第２３図中のクレート構成アダプタの結合関係を示すブロック図であ る。

第１図は本発明のマルチプロセッサ・コンピュータシステムの一実施例を示す。

同図は１固別に伜で囲んだ１〜Ｎの番号を付けたＣＰＵ系を示し、各基は略示す るメモリー間通信網に接続されている。各ＣＰＵ系のバス手段はリンクアダプタ およびＤ　Ｍ　Ａ　罰＃装置を介してメモリー間ｉ１Ｍ信網に接続されている。

ＣＰＵ系の詳細なＪ！４伐汐りが第２図に示されるが、システム構成の主要な特 徴を初めに第１図により説明する。本質的概念として各ＣＰＵ系のメモリーは部 分に分割され、その内少なくともいくつかのメモリ一部分は２つまたはそれ以上 のＣＰＵ系の闇で共通である。これは第１図のメモリー５で示され、後述する手 段によりメモリー５を枠に含める２つのＣＰＵ系の一方に機能的に接続すること ができる。メモリー５は３つのポートを有し、その内填３のポートは多数の通信 線とメモリー５の間の直Ｗｋ接続を制御する機器制御装ａ１５に接続されている 。それにより通信データはメモリー５に直接入力することができ、また一方また は他方のＣＰＵ系からそれぞれの負荷に応じてアクセスすることができ、史に一 方の系が故障した場合は他方の系が全てのデータ伝送を代行することができる。

これらのデータ伝送はＣＰＵ系内のＣＰＵに負担をかけずに行うことができ、更 に重要なことに本発明のシステムではメモリー５に入力したデータをメモリー間 通信網を介して他のＣＰＵ系内のメモリ一部分にそのＣＰｔＴに負担をかけずに 転送することができる。もし優者のメモリ一部分も機器制御装置に直接接続され ていれば、そのメモリ一部分からデータを：ａＩｆｉることが容易にできる。可 能な機器制御装置の台数は非常に多く、データ転送がＣＰＵの介入なしに行われ るためにバス線上の情報密度は非常に高くなり得るため、マルチプロセッサ・コ ンピュータシステムが今日すでに必要とされる種度に拡張されるとメモリー間通 信＠に請求される帯域幅は公仰の方法では満たすことができない。従って本発明 の他の特徴はこのシステムがいかなる要求にも応じて拡張できるようにメモリー 闇通信網を設計することである。これについては第３図と第４図に示すメモリー 関通信網の例によって後に説明する。

第２図はＣＰＵ系の主要構造の一例を詳細に示す。

本発明のシステムがいかにしてぼう大な量のデータを伝送することができるかを 前に説明したが、このことは各ＣＰＵ系内のＣＰＵがそれに見合う速さでデータ を処理することを必要とする。そのためにＣＰＵ系は複数、例えば５台のＣＰＵ 　ｌを有し、それらｆｉｐミルバス介してＣＰＵ系内のメモリ一部分２を直接番 地呼出しすることができる。それＫよりＣＰＵ１はＣバス７およびメモリー拡張 バス８の動作とは独立にメモリー２を直接呼出すことができる。更にＣＰＨの効 率を高めるために各０ＰＵＫはキャソシェメモリーが設けられ、それによりＣＰ Ｕとメモリー２の間で必要な通信が着るしく低減される。

前記の各ＣＰＵ系のメモリーの分割が第２図に示される。即ちメモリー２は一般 にＣＰＵ系の全メモリーの小部分（（過ぎず、これに加えてメモリー３．４．５ が設（すられている９メモリー５は付属の機器制御装置１５と共１１図にも示さ れ、メモリー４にも例えばプリンターを制御する機器制御装置が直接接続され、 メモリー３は単に全体のメモリー容量を増すために用いられる。ＤＭＡ剣御装肴 １３はこれらのメモリ一部分の間のデータ伝送を制御する。注目すべきは少なく ともメモリ一部分２Ｆｉ２つのポートを有し、それによりＣＰＨの介在なしでメ モリ一部分２と例えばメモリ一部分５の間でデータを伝送することができる。参 照番号９．１０．１１はバス駆動回路であり、これらはデータ伝送の流れの変更 に応じてバス６．７．８を分離するっこれらのバス分離器９，１０．１１は公知 の方法で制御されるものであり、詳しい説明を省く。注目すべきは、二三の特権 的命令を除きバス６．７．８を経由する全てのデータ伝送は（３ＰＵ系の全ての データ伝送を監視するメモリーマツプ・モジュール１２を介して行われるう多く のデータ転送は割込制御で行われ、このデータは割込前処理装置１１４により前 処理されろうこれまでに述べた各装置については後に詳述する。

Ｃバス７も原則的には例えば制御装置１１６を介して周辺機器に接続しても良い が、好適にはＣＰＴＪ系内のメモリ一部分と第２図に示されるメモリー間通信リ ンクを介して他のＣＰＵ系のメモリ一部分の間の直接データ通信のためのメモリ ーバス手段として用いられる。

本発明のマルチプロセッサ・コンピュータシステム内の全てのメモリー間通信リ ンクは第１図に略示するメモリー間通信網を構成する。バス７とメモリー間通信 リンクの間の接続は複数のＤＭムインターフェース制ｆｌｕｔｅを介して行われ 、これらの内の２台の制＃＠１１７．１８が第２図に示される。図示するように 各制御装置は複数のアダプタに接続され、則ちアダプタ１９．２０は制御ｇｃ置 １Ｔに接続され、各アダプタはそれぞれのメモリー間リンク２１．２２に接続さ れている。実施例として、Ｃバス７は１７．１８等の合計４台の制御装置４に接 続され、各制御装置は１９．２０等の合計３２台のアダプタに接続される。明瞭 にするためδＩＩ　１ｉＩＩＩ装護１７に付属するメモリー間リンクをム群とす る。（第１図の記号ム、Ｂを参照）但しこのことは本発明の範囲を限定するもの ではなく、例えばム群のメモリー間リンクが他のＣＰＵ系の第１の組合せまで伸 長しム群の他のメモリー間リンクが他のＣＰＵ系の他の徂合せまで伸長すること もある。メモリー間通信網の具体例を第３図と第４図により説明する。

第３図はマルチプロセッサ・コンピュータシステムの９つのＣＰｕ系を略示し、 システムは図示する構造に基すいて拡張することかできる。ＣＰＵ系ばＮ、Ｐ。

Ｒと呼ぶ列の上に配列され、各列は主としてそれぞれのメモリー＝＋１＝信耐リ ンク詳Ｎ＋　、Ｐｌ　、Ｒ１に接続されている。このことは−６１７ンク群がそ れぞれのＱＰＵ系列内のリンクアダプタの大部分を占有することを意味する。残 りの比較的少数のリンクアダプタは第３図に示す垂直のメモリー間通信リンクに 割当てられる。

第３．ｊＪＫ略示するメモリー、間通信網は′寺に大量のデータ処理に汀彷であ るが、これを有渾のデータ処理区画に分割することができる。可能な−として、 高密度のデータがａｐｕ系列Ｎ１．Ｎ＋１−−一に到来し、データ処理の第１の 部分がメモリー間通信リンク群ＮＬを用いてＮ列で行われて中間結果を生ずる。

中間結果の規模は初めに受信したデータ信号の規模より十分に小さく、そのため 中間結果はに列から垂直のメモリー間通信リンクを介して比較的帯域幅が狭いＰ 列のＣＰＵ系へ容易に転送することができる。次に中間結果はリンク群ＰＬを用 いるＰ列のＣＰｕ系の中で新たな処理を受ける。このような処理は８列のＣＰＵ 系まで継続して行われ、あるいは必要により更に続行される。

第３図により説明した本発明のメモリー間通信網の例は、全てのＣＰＵ系が全て に共通な１つまたはそれ以上の通信バスに接続された従来技術に対し明白な利点 を有する。そのような通信バスの帯域幅の問題は克服し難いものであったが、本 発明によって解決された。

即ち第３図に例示するマルチプロセッサ・コンピュータシステムは本来データ送 信における帯域幅の問題により可能でない範囲まで拡張することができる。

第３図に示すメモリー間通信網は障害に対して有効である。例えばもしＣＰυ系 Ｎ＋１が故障すると、その動作をＯＰＵ系Ｎ＋２が一時的に代行することができ る。その理由は後者のＣＰＵ系が故障中のＣＰｔＴ系のニーザブルブラムのフピ ーを上記のメモリーシステム（その一部はＮ列のＣＰＵ系の間で共通疋すること もできる）を介して呼出すことができるからである。

第４図は本発明のメモリー間通信網の他の実施例を示す。各ＣＰＵ系は直接的な 相互通・信のためにｆｉ接するＣＰＵ系とだげ接続されている。このメモリー間 通信網では、例えばＣＰＵ系Ｐ＋１はメモリー間通信すンクムＬ　、ＢＬ　、Ｏ Ｌ　、ＤＬをそれぞれ介してＣＰＵ系Ｐ　、Ｎ＋１　、Ｐ＋２　、Ｎ＋１に直接 接続されている。

各ＣＰＵ系間のデータ通信の規模を事前に見積ることによりメモリー間通信リン クの帯域幅を必要に合せることができる。例えば系ＰとＰ＋１の間のデータ変換 量が系Ｐ＋１とＮ＋１の間のデータ変換量より２倍だけ多いとすれば、ムＬの帯 域幅をＤＬの帯域幅の２倍に設計する。そのことはメモリー間通信すンク群ムＬ がリンク群ＤＬより２倍多くの通信リンクを含むことを意味する。ＣＰＵ系Ｐ＋ １はＤＬに接続されるリンクアダプタの数の２倍のリンクアダプタをムＬに接続 して持てば良い。このように第４図の例は各ＣＰＵ系がメモリー間通信網の帯域 幅を最大限に使って他の４つのＣＰＵ系と直接接続される様子を図示するもので ある。この通信網は任意の方式で拡張することができ、例えば図示される２次元 の構成をより多次元の構成に拡張しても良い。

第４図のメモリー間通信網の障害補償については第３図の構成で説明した程明白 ではない。しかしながら障害確率の計算ではしばしば正常の負荷状店における帯 域幅の必要性が示される。従って第４図に示す基本構成のブルチプロセッサーコ ンピュータシステムに非常に大きな総合帯域幅を持たせ、且つこの基本構造にか なり小さな総合帯域幅を有するメモリー間通信リンクの予測異常負荷に合せた上 部構造を持たせても良い。

総合メモリー間通信網の様子は例えば第３図を第４図の上に置いて対応するＣＰ Ｕ系をそれぞれ一体化したものとなる。

以上に本発明のマルチプロセッサ・コンピュータシステムがいかにして高速、障 害＠償、且つ増加し続けるデータ量に関する将来の要求に応じるかを説明した。

データ処理能力に寄与するシステム構成要素について以下に詳しく説明する。

マルチプロセッサ・モジュール 第２図に示すＣＰＵ系は第５図に示すようなマルチプロセッサ・モジュールを含 んでいる、第５図に示すマルチプロセッサ・モジュールの一般的ｔＪ的はｃＰＬ Ｉ２ｏ　１＃％ＣＰＵ系の）モリ−２０３゜２０６Ｙ呼出す際にＰバス２０４の 使用を許すことである。本発明の重要な特徴として各ＣＰＵ２０１１−ｉそれぞ れに接続されたキャッシュメモＩＪ−２０２を有し、それにより０ＰＵ２０１が Ｐバス２０４を介してメモ！Ｊ−２０３のある場所の内容を読む場合；でもしそ の内容が直属のキャッシュメモリー２０２内にあればメモ！Ｊ−２０３の呼出し は楽土される。

マルチプロセッサ・モジュールが毎秒実行する最大０ 命令政を制約する要因はＰバス２０４上のＯＰ　Ｕ　２０１の頃合であるため、 キャッシュメモ’Ｊ−２０２によりＰバス２０４使用の必要回数が低減すること によりモジュールの処理能力が着るしく向上する。

４６図はキャッシュメモＩ）−２０２をそれぞれ有するＣＰＵ２０１によるマル チプロセッサ・モジュールの噂合処理能力の向上を、キャッシュメモリーを持た ないＣＰＵの場合と比較して示す。この線図はキャッシュメモリーを持たない単 一のＣＰＵを含むモジュール（従ってＰバスの競合は生じない）Ｋより得られる ４価処理能力の単位で評価され、モジュール内のＣＰＨの台数の関数として表わ されている。第６図が示すようにモジュール２１４内に単一のＣＰＯ２０１があ る場合、キャッシュメモリー２０２付きのＣＰＵ２０１はわずかに大きな処理能 力をもたらし、これはキャッシュメモリーがメモリー２０３．２０６より速く呼 出せるためである。モジュール２１４内のＣＰＵ２０１の台数を３台以上に増や した場合、キャッシュメモリーを持たないＣＰＵ’／Ｃよるモジュール２１４の 総合処理北方はキャッシュ付きの２台のＣＰＩＪ嘴成の能力以上には増加しない 。それはＰバス上でのＣＰＵ２０１の競合のためである。＝ｔ　ｔｃ　第ｓ図が 示すように、七ジ１−ル２１４にキャッシュメモリー付きＣＰＵ２０１を５台設 けることによりＣＰＵ４５台分に相当する処理能力が発揮される。それはキャッ シュメモリーがＰバス２０４上の０ＰＵ２０１の競合を低減させる丸めである。

キャッジ、メモリー２０２のｍ能 ０Ｐｉ７２０１からのメモリー２０３の読出動作において、メモリー２０３を呼 出す前にキャッシュメモリー２０２が続まれ、もしデータがキャッシュメモリー ２０２内に存在すればそのデータが０ＰｔＴ２　Ｇ　１に与えられてメモリー２ ０３の呼出しは行われない。もしデータがキャッシュメモリー２０２内に不在で あればメモリー２０３がＰバス２０４を介して続出されてデータが０ＰＵ２０１ に与えられ、同時にそのデータがキャッシュメモリー２（１２内にコピーされる 。

ＣＰＯ２０１からのメモリー書込動作において、それかすでにキャッシュメモリ ー２０２ヘコピーサレタ場所である場合はメモ！Ｊ−２０３および対応するキャ ッシュメモリー２０２の場所が更新される。Ｐバス上の他のＣＰｔ１２０１また はＣバス２０５上の７ドレス源機器２１６からのメモリー書込動作において、そ れがキャッシュメモリー２０２ヘコピーされた場所である場合はキャッシュメモ ！Ｊ−２０２内のコピーが抹消される。

第５図において各０ＰＵ２０１は直属のキャッシュメモリー２０２を有し、且つ キャッシュメモリー２０２内にコピーを首する個所の読出しを除きメモリー２０ ３゜２０６の全域に対して、Ｐバス２０４を介して番地呼出しを行う。ＣＰＵ２ ０１は公知の原理によりＰバス割当てモジエール２１２の制御のもとＫＰババス ０４を多重使用する。即ち０ＰＵ２０１はＰパス２０４の制御権を待つ時、呼出 すべきメモリー個所の論理アドレスなＰバス２０４とバス分離器２０９を介して メモリーマツプ２０８へ送り、そこにおいて論理アドレスからメモリー２０３． ２０６の物理アドレスに変換が行われ、物理アドレスがバス分離器２０９とＰパ ス２０４を介してメモリー２０３へ、あるいはバス分離器２１１とメモリー拡張 バス２０７を介してメモリー２０６へ伝えられる。書込サイクル中、ＣＰＯ２０ １は更に呼出したメモリー個所に書込むべきデータワードなＰバス２０４上へ出 力する。このデータワードはＰバスから直接メモ’、１−２０３へ、あるいはバ ス分離器２０９、内部バス２１５、およびメモリー拡張バス２０７を介してメモ リー２０６の呼出し個所に書込まれる。現出サイクル中、メモリー呼出し個所の 内容はメモリー２０３からＰバス２０４を介して直接、あるいはメモリー２０６ からメモリー拡張バス２０７、バス分離６２１１、内部バス２１５、バス分離器 ２０９およびＰバスを介して０ＰＵ２０１に与えられる。

上記と完全に項似関係にあるのがＣバス２０５上のＤＭＡ制一段重２１６等のア ドレス源機器による書込および読出サイクルであり、この場合ＣＰＵ２０１がＤ Ｍム制御装置２１６で置換され、Ｐバス２０４がＣバス２０５で置換され、バス 分離器２０９がバス分離器２１０でｄ換され、Ｐパス割当モジュール２１２がＣ バス割当モジュール２１３で置換される。

引続き第５図において、ＣＰＵ２０１は１２８にワード（ＩＫワード＝１０２４ ワード）の隣接する論理メモリーを番地で呼出すことができる。この論理メモリ ーは各々１０２４ワードから成る１２８の論理ページに分割され、メモリー１ツ ブ２０８は上記の動作においてＣＰＵから出力された０〜１２１の論理ページ番 号と各ページ内のＯ〜１０２３の論理位置番号から成る論理アドレスを、０〜１ ６３８４の物理ページ番号と各ページ内のθ〜１０２３の物理位置番号から成る メモリー２０３，２０６内の実際の物理アドレスに変換する。但し物理位置番号 と論理位置番号は同一である。０〜１０２３の物理ページ番号は−・メモリー２ ０３内により、１０２４〜１６３８４の物理ページ番号はメモリー２０６内にあ る。キャッシュメモリー２０２は１にワード（１０２４ワード）の高速バッファ メモリーであり、ＣＰＯ２０１が最も新しく呼出したメモリー２０３内の場所の 内容のコピーを格納する。キャッシュメモリーは所属するＣＰＵ２０１により論 理ページ番号に依存せずに論理ページ内の論理位１番号でアドレス指定されるか 、または内部バス２１５、バス分離器２０９およびＰパス２０４を介してメモリ ーマツプ２０８から物理ページ番号に依存せずに物理ページ内の物理位置番号で アドレス指定される。

第７図はＣＰｔ１２　（１１がキャッシュメモリー２０２を呼出す場合の「多数 対１」の対応原理を示す。

第８図恍示すキャッシュメモリーの各場所はメモリー２０３からのコピーされた 対応する位置番号のデータ内容以外に、メモリー２０３内のコピーされた場所の 論理ページ番号２３０、物理ページ番号２３３およびキャッシュメモリー内のそ の場所の内容が有効であることを示す有効エントリービット２３１とを格納して いる。

第８図で０ＰＵ２０１のＰバス２０４上のメモリー２０３のある場所に対する読 出動作は、Ｐバス２０４をアクセスする前にその場所の内容がキャッシュメモリ ー内にコピーされているかの検査から始まる。ＣＰＵ２０１はセレクタ２４１を 介して論理位置番号釦よりキャッシュメモリー２３０，２３１，２３２，２３３ を番地呼出しする。呼出された場所の論理ページ番号２３０は比較器２３４によ りｃｐｔｒ２ｏ　１が発行した論理ページ番号と比較され、比較一致の結果とそ の場所のセットされた有効エンド１ｙ−ビット２３１とＣＰＵ読出信号とがムＮ Ｄゲート２３５．２３７により照合されてキャッシュメモリー内にコピーが存在 することを示すＨＩＴ信号が出力される。ＨＩＴ信号はデータワードのコピーを メモリー２３２からバッファ２３６を介してＣＰＵ２０１に与え、ｃ　ｐｎｉｐ バス２０４をアクセスすることなく読出動作を終える。もし検査の結果としてＨ ＩＴ信号がムＮＤゲート２３Ｔの出力に生じない時は、ＣＰＵ２０ｉは的記のよ うにメモリーマツプ（第５図の２０８）Ｋよる論理アドレスから物理アドレスへ の変換を含むＰバス２０４のための通常の読込サイクルに入る。キャッシュ制御 装置２４６は、ＣＰＵ２０１がＰバス２０４を介してメモリー２０３から受取っ たデータワードをキャッシユ・データワード◆メモリー２３２内に格納し　Ｐ　 ハス２０Ａ上の物理ページ番号をキャッシュ物理ページ・メモリー２３３内に格 納し、０ＰＵ２０１からの論理ページ番号をキャッシュ論理ページ・メモリー２ ３０内に格納し、更にキャッシュ有効エントリー・メモリー２３１ノ有効エント リービツトをセットする。これらの情報は全てセレクタ２４１を介するＣＰＵ論 理位置番号により指示される場所に格納される。更に第８図において、ＣＰＵ２ ０１のメモリー２０３に対する書込動作は、キャッシュメモリー内にコピーがな い場合の上記メモリー２０３に対する読出動作と全く同じ手順で行われ、メモリ ー２０３に書込まれた内容のコピーによりキャッシュメモリーが更新される。

Ｐパス２０４またはＣバス２０５上のＣＰＵ２０１以外のアドレス源機器がメモ リー２０３に書込を行う場合にもキャッシュメモリー内にコピーされたデータワ ードがメモリー２０３の対応する場所の内容と常時一致することを保証するため に、Ｐバス２０４とＣノくス２０５は書込の際のそれぞれの物理位置番号を有し てセレクタ２４１を介して物理ページ番号メモリー２３３の番地呼出しに用いら れ、その物理ページ番号をＰバスまたはＣバスの物理ページ１号と比較を行う比 較器２３８に出力し、もしメモリー２０３内のアドレスがキャッシュメモリー内 のコピー　と対応すれば比較４２３Ｂの出力がＯＲゲート２４７からの書込信号 と共にムＮＤゲート２３９に入力さ・れる。ＯＲゲート２４７からの信号はＰバ ス２０４からのＣＰＵ書込信号をＮＡＮＤ回路２４０を介して反・転させたもの でＣバス２０５による書込みまたはＰバス２０４上のＣＰＵ以外による書込みを 示す。ムＮＤゲート２３９の出力は有効エントリービット・メモリー２３１内の 番地呼出しされた場所の出力と共にムＮＤゲート２４８へ入力されて不一致信号 を生じ、この信号がキャッシュ制御装置２４６に与えられて有効エントリー・メ モリー２３１の番地呼出しされた有効エントリービットをリセットし、それによ りキャッシュメモリー内の番地呼出しされた場所の内容が抹消される。

メモリー間通信網システム 次に第１〜４図に示すメモリー間通信網につき、この通信網をＤＭム制御装［１ （第２図の１７）を介してＣＰｕ系のＣバスに接続するリンクアダプタと共に説 明する。

この実施例では各メモリー間リンク（例えば第２図の２１はデータ線３０１と応 答線３０２の２本のケーブルを有する（第９図参照）。各ケーブルは個々のＣＰ Ｕ系の複数のリンクアダプタ０　、１、−−−Ｎの間の直列データビット転送の ための１対の撚線な有する。

データビットは典形的には１６　ＭＨｚで転送され、ケーブルのインピーダンス 整合のために抵抗Ｒが設けられている。

多くのリンクアダプタを１本のケーブルに接続する条件とシ【、ケーブルはこれ らのリンクアダプタから動電気的に絶縁されていなげればならない。この理由か ら各リンクアダプタはトランス３０３，３０４（第１０図も参ｆＡ）を有してリ ンクアダプタ内の送受信器をケーブルに接続する。

＠１０図は本発明によるメモリー間リンクアダプタの一央ｍ例を示し、このアダ プタはバス３１１を介して複数のリンクアダプタに共通のＤＭＡ９１ｉ装賃に接 続されている、第１０図に示すリンクアダプタは２個の送受信器３１２，３１３ を有し、これらは送受信器３１３から受信バッファ３１６へのデータを・鉦列並 列変換する受信回路３１４と、送信バッファ３１７から送受信器３１３へのデー タを並列直列変換する送信回路３１５にそれぞれ接続されている。上記の谷バッ ファはバス３１　ｉ　Ｉｃ接続され、且つそれぞれ受信状す制御装ｆｉ３１８と 送信状聾５（制御側１１９により制御される。送受信器３１２はレジスタ３２（ １，３２１に接続され、これらＫついては以下にリンクアダプタの順位穿ト当原 理の説明で更に述べる。

バス３１１は更に受信状標制＃装置３１８と送信状聾制＃装９１３１９にそれぞ れ連絡する状況レジスタ３２２．３２３に接続されている。状況（ステータス） レジスタ３２３の判定で送信バッファ３１７が突きであったと仮定すると、ＤＭ ム制御装置はデータブロックを受信バッファ３１１へ送り、続いてバッファ３１ ７が役用中であることを示すよう□にレジスタ３２３の内容を変えて送１ｇ状１ 制＃装置３１９のバス割当サイクルを可能にする。この動作は第１１図により更 に詳しく説明する。

使用順位割当サイクルは、もしデータ１９３０１　（第９図）が使用されてな（ すれば送信バッファ３１１からデータｄ３０１への読出しを起動するメンセージ が送信バッファ３１７に与えられることを意味する。続出しと同時（てデータは 周期的冗長度判定器３２４へ転送さｎ１データブロツクの第４バイトかレジスタ ３２５内に保持される。もし少なくとも４バイトが予定の受信リンクアダプタに より受信されろと、送信リンクアダプタは上記第４応答バイトを＆！格３０２　 （＠９ｎ）およびレジスタ３２１への送受信器３１２を介して受信する。レジス タ３２１，３２５の内容は比較４３２６により比較され、もし両者が等しければ 送信状ｄｌ　刑ｔｍ装置はバッファ３１７からのデータの：ｆｔ、出ｔｔ４ける ことができる。送信バッファ３１７が空きの時は、判定器３２４からのチェック バイトの送信をもって送信が終了し、送信バッファが空きであることを示すよう にレジスタ３２３の内容が変更されることＫなる。もし比較器３２６によるデー タの比較結果が不一致であった場合、送信状態制御装置３１９は送信バッファ３ １７からの絖出しを停止してレジスタ３２３が送信バッファの使用中を表示した ままで新しい割当サイクルを起動するように指示される。

レジスタ３２２が受信バッファ３１６の空きを示す時はいつでも第１０図のメモ リー間リンクアダプタはデータ＠３０１（第９図）と送受信器３１３を介してデ ータを受信する用意があるうデータは受信回路３１４により受信され、該回路は データを判定器３２４へ、史に並行して受信バッファ３１６へ、また第４バイト をレジスタ３２０へ分配する。該レジスタ３２０はこの第４バイトを送受信器３ １２および応答＠３０２（第９図）を介して送信リンクアダプタへ送る。受信パ ン７丁３１６がふさがり、判定器３２４がエラーを検出しなければレジスタ３２ ２の内容はバッファが使用中であることを示すように変更される。状況レジスタ ３２２からの指示によりＤＭム制御装置はデータブロックを受信バッファ３１６ に与え、その後レジスタ３２２の内容をバッファが空きであることを示すように 変更する。

第１１図を参照して上記の使用順位割当サイクルな説明する。第１１図は送信状 幅制御装置ｆ３１９　（第１０図）に含まれる送信タイマ回路を示す。タイマ回 路はカウントダウン・カウンタ３３１と、自走カウンタ３３２と、プルグラム可 能読出専用メモリ（ＲＯＭ）３３３と、別のカウントダウン・カウンタ３３４と 、７リツプフロツプ３３５と、遅延回路３３９と、ムＮＤゲート３３６．３３７ ．３３８とを含む。タイマ回路の動作を説明するためには、線路休閑信号が必要 であるが、この信号はデータ線が休閑状轢である時に図示しない検出回路により 作られる。

状況レジスタ３２３が送信バッファの使用中を表示している時は、データ線の休 閑状轢が検出されるまでタイマ回路は待ち伏頷となる。線路が空（と、ムＮＤゲ ート３３Ｂと遅延回路３３９によりエムＣ信号が作られる。エムＣ信号はデータ 線上での伝幡遅れにより２μｓだけ遅れる。エムＣ信号はフリップフルツブ３３ ５をリセットし、且つカウンタ３３４がメモリー３３３から数値を受取るのを許 可（イネーブル）する。

カウンタ３３４はクロック信号に従って上記数値のカウントダウンを開始する。

カウンタ３３４の全ビットが１０”になると、出力信号がＡＮＤゲート３３７に 与えられ、もしデータ線が未だ休閑であればＡＮＤゲート３３１はフリップフル ツブ３３５をセットしてＳＴＤ信号（データブロックの送信開始）を作る。もし データ線が使用中であれば、データブロックの送信は起動されず、データ線が次 に休閑になった時に上記の手順が繰返される。−にエムＣ信号はカウンタ３３１ を制御し、このカウンタは最初のエムＣ信号の発生により全ビットが“１″にセ ットされる。カウンタ３３１゜３３２からの出力信号はメモリー３３３のアドレ ス入力信号を構成し、メモリーの内容がエムＣ信号によってカウンタ３３４にロ ードされる。

第１Ｉ！？１目の割当サイクル中、カウンタ３３１からのｄ出力はｄ＝１５であ り、自走カウンタ３３２からのｒ出力はｒ＝０〜１５である。今ｄ＝１５、ｒ＝ １と仮定すると、数値Ｆ２４１がカウンタ３３４にロードされ、この数値はデー タブロック送信の起動の実際の時間遅れを表わす。

メモリー３３３の２５６個所の内容は次の規定によりプリρ−ドされる。即ち、 最上位のビットけｄの各値に対する固定数値を表わし、この数値はｄ＝１５の時 の最大値からｄ＝Ｏの時の０まで減少し、最下位ビットは各メモリー位置に対し てランダムである。最下位ビットは、個別のＣＰＴＪ系の２個の自走カウンタ３ ３２が非同期であり同じ値のｒを同時に発生しないと仮定して、ある同定数値を 表わすかも知れない。このことは１固別のリンクアダプタがデータ線へのデータ の読出しを同時に起動できることを意味する。このようなことを防ぐためにメモ リー内の最下位ビットは前記のランダム数を表わす。メモリーの内容で表わされ る時間遅れは勿論カラ／り３３４のクロック周波数に依存しない。その内容は無 形的にはクロック周波数が１０　ＭＨｚの時、１．５μｓの最大時間遅れに対応 して０〜Ｔ５の範囲で変化する。送信の試みが失敗する度、または送信が比較器 ３２６により停止される度に新しいＩムＣ＠号が作られ、カウンタ３３１がカウ ントダウンされる。メモリー内の最上位ビットの値が減少することにより（メモ リーの最下部から最上部に進むと考える）、カウンタ３３４により作られる時間 遅れは、送信を多数回失敗したリンクアダプタが少数回失敗したリンクアダプタ との関係で優先権を得るという意味を持つ。リンクアダプタのメモリー３３３内 により小さなｄをロードすることにより、あるリンクアダプタは同一のデータ線 に接続された他のリンクアダプタに対して所定の慶先順位を持たせることもでき ると理解される。

第１０図に戻り、比較器３２６により比較される第４バイトはメモリー間４信リ ンクの最終端までの信号の伝幡遅れに従って選ばれ、それＫより第４バイトの送 信の前にリンクの休閑を検出する全ての検出器がリンクの使用状［有］を噴出で きるようＫする。本発明の各メモリー間通信リンクに別の応答糧（第９図の３０ ２）を設けたことにより、データブロックの送信をきわめて初期のうち（で停止 することができ、それπよりデータ転送が使用中の受信バッファに予定されるこ とＫよっ【データ線がふさがることはな（、あるいは他のデータ転送との競合に より混乱することはない。もし受信バッファがふさがれば、第４バイトはレジス タ３２１に受信されず、またもし競合が生じれば第４バイトが乱され、いずれの 場合も比較６３２６が送信を停止する。送信されるｆ−タブロックは好例として ２６１バイトから成り、そのことからデータ転送の失敗はほんのわずかな時間を 占めるだけで上記の構成がメモリー間通信リンクを研着に活用させることが判る 。

メモリー間通信網のＤＭムインターフェース制御装置次に第１２図を参照してＣ ＰＵ系３７１のメモリーとメモリー間リンクアダプタ３６１の間でデータ転送を 行うためのＤＭムインターフェース制御装・ｄ３５２を説明する。ＤＭＡインタ ーフェース制御装置は２本の内部ハス即ちＨｌバス３５１とＯＸバス３５０に囲 まれた位置にある。Ｈｌバスは入側プロセッサ３４１と出側プロセッサ３４２を 制御メモリー３４３、メモリー間すンクアダプタ３６１、および（３Ｉバスに接 続し、ＨＩｌバス使用順位割当はＨＩバス割当器３４４により行われる。ＯＸバ スは人！ＩＩ　Ｄ　Ｍ　Ａ装置３４５、出ｊ１１ＩＤＭＡ装置、ｉ（Ｉバス３５ １、Ｃバス２０５、状況レジスタ３４９、および割込制御装置３４Ｂを相互接続 し、ＣＩｌバス使用懺位割当はＣＩｌバス別当４３４７より行われる。入側プロ セッサ３４１はＣＰＵ３６４、プログラムメモリーのＲＯＭ３６５、およびワー クメモリーのＲＡＭ３６６を含む内蔵形マイクロコンピュータであり、これは内 部・処理の時はバス分離器３６０によりＨＩｌバス３５１・ら絶、縁され、メモ リー間リンクアダプタ３６１の受信バッファ３６２および制御メモリー３４３に ＨＩｌバス介して連絡し、入側ＤＭＡ装置ｔ３４５、状況レジスタ３４９および 割込制御装Ｒ３４８にバス分離器３５７とＣＩｌバス介して連絡し、更にこのＤ ＭＡインターフェース制御装置の属するＣＰＵ系３７１のマツプ変換メモリー（ 第５図２０８）にバス分離器３５４．！：Ｃパス３５３を介して連絡する。入側 プロセッサ３４１の仕事は各メモリー間リンクアダプタ３６１の各受信バッファ ３６２を順に調べてメモリー間通信網３７０から転送されたデータブロック（第 １３図３８２）を受信したバッファを探し、制御メモｌｌ−３４３から得た制御 情報に基ずいて上位５バイトのヘッダ（第１３図３８０）を解析して受信バッフ ァ３６２内のデータブロックのデータ部をＣＰＵ系３７１のメモリー内の所定の データバッファに転送するように入側ＤＭＡ装置ｔ３４５を設定することである 。入側プロセッサ３４１は−にメモリー間通信４３７Ｇから受信バッファ３．６ ２内忙受信した信号ブロック（第１３図３８１）を取扱へ。信号ブロックはメモ リー間通信網を介してこれを送ったＣＰＵ系が未指定のデータストリームを介し てこのＣＰＵ系３７１との通信を希望することを示す。入側プロセッサ３４１は 要求されたデータストリームの番号を状況レジスタ３４９に格納し、割込制御装 ＜３４８を介してＣＰＵ系３７１に割込をかけて通信のためのメモリーバッファ の割付けとデータストリームの制御メモリーの指定をストリーム記述子（第１４ 図８０１）Ｋより行い、それがない場合、入側プロセッサ３４１はそのデータス トリーム上のメモリー間通信網からの入力データを無視する。

出側プロセッサ３４２は入側プロセッサと同様にＣＰＵ３６７．プログラムメモ リーＦＲＯＭ３６８、およびワークメモＩＪ−ＲムＭ３６９を含む内献形マイク ロプロセッサであり、これは内部処理の時はバス分離器３５９によりＨＩｌバス ら絶縁され、メモリー間リンクアダプタ３６１の送信バッファ３６３および制御 メモリー３４３へＨＩｌバス介して連絡し、出１１１ＤＭム装置３４６、状況レ ジスタ３４９、および割込制御装置３４８へバス分ａｉａ３ｓ　ｒとａＸバス３ ５　Ｑ’ｅ介して連絡し、東にＣＰＵ系３７１のマツプｆ（Ｊメモリー（第５図 ２０８）へバス分＠’５３５４とＣバス３５３を介して連絡する。出側プロセッ サ３４２の仕事は、記述子メモリー（第１４図３１３）内の記述子（第１４図８ ０１）を解析することによりＣＰＵ１３７１内のメモリーバッファからメモリー 間ＩＩンクアダプタ３６１内の空いている送ず言バッファ３６３へのデータブロ ックの出力を取扱うことである。出側プロセッサ（＄１２図３４２）は出ｊｌｌ ［ＤＭム装、１３４６を設定してメモリー間通信網（第１２図３７０）へ送るべ きデータブロックのデータ部（第１３図３８３）をＣＰＵ系３７１のメモリーか ら、メモリー間リンクにより通信網構成メモ！Ｊ−３７５内に指定された行先Ｃ ＰＵ系と接続されたメモリー間アダプタ３６１内の空いている送信バッファ３６ ３へ転送する。出側プロセッサ３４２は更に記述子内の情報に基ずいて５バイト のヘッダー（第１２図３８０）を選ばれたメモリー間リンクアダプタ３６１の送 信バッファ３６３へロードする。

メモリー間通信網を介するＧＰＵ系間てエラーのない通信を保証する通信プロト コルは入側プロセッサ３４１と出側ブーセッサ３４２により、通信網を介した相 手−のＣＰＵ系の入側、出側プロトコルと共同して実行される。通信プロトコル の処理に関する変数はデータストリームを指定するストリーム記述子８０１の中 間結果領域（Ｊ１４１Ａ８０９）に格納される。

データは１つまたべそれ以上のデータブロックを含むパケットの形でメモリー間 通信網上を転送される。

メモリー間通信網を介して接続された２つのＣＰＵ系のＤＭムインターフェース 制御装置内の両ストリーム記述子メモリー（第１２図３７３）内のスト１１−ム 記述子（４１４図８０１）によって指定されるデータストリームに誤りなくパケ ットをメモリー間１１！Ｉ信ｉ上で転送するため、パケットの制御および状況清 報がデ−タブルック（第１３図３８２）の制御バイト（第１３図３８４）内に含 まれて指定されたデータストリーム上を両方向に転送される。それぞれの指定さ れたデータストリームは他のデータストリームからは独立に個別の通信プロトコ ルにより制御される。下記は１つのデータストリームに関する。

第１５図において、パケットを発信する側のデータストリーム端に出力器８３’ ０と、パケットを受信する側のストリーム端に入力６８３３がある。これらの用 珀は奉−の送信の両端を区別するために従来から用いられる「送信器」および「 受信器」と区別しなければならない。それは一方向に送られる制御バイト（第１ ３図３８４）は他の方向のパケット出力に関する情報を含んでも良いからである 。

データストリームは入出力、および送受信において全二重式（但し各方向が同一 速度である必＃はない）であるため２つのパケットをデータストリーム上で同時 に反対方向に独立に送信することができる。

１つのパケットは１つまたはそれ以上のデータブロックから成り、パケット内の データブロックは連続的に先頭ブロックの０で始まる８進教の番号を持ち、その 番号はデータグロック・ヘッダーのｇ４４バイト（第１３図３８５）Ｋ含まれて 送信される。パケット内の最初と肴後のデータブロック（第１３図３８２）はパ ケットの始まりと終り、およびバケリトの出力相（０または１）を示す制御バイ トを含む。

第１５図において、受信したパケットの総数は入力器８３３によりパケット内の 最初から最後までのデータブロックの連続番号（８ａ）を通して確保される。

全てのエラーによってデータブロックは受信局で受付けを拒絶されるため、エラ ーはプロトコルにより後続のデータグロックの順序不同の着信（ｔ＆後のブロッ クは受信タイマ（第１４図８０６）の時間切れ）により検出し、この場合パケッ ト全体が、育ちＫ（パケットの終りを待たずに）拒絶され、入力器８３３の「受 信確認せずＪ（ＮＡＫ）の返答による再送信要求がデータストリームの逆方向に 送信されるデータグロックの制御バイト（第１３図３８４　）となる。パケット の最初と最後に示されるパケットの位相（ｐａｃｋ・ｔ　ｐｈａｔｅ　）も検査 され、もしそれがｎ＋１（２進）であれば（但しｎは竜後に受入れられたパケッ ト）、入力器８３３によりデータストリームの逆方向のデータブロックの制御バ イト（第１３図３ｓ４）Ｖｃｒ受信、ｌ！ｇＪ　（ＡＣＫ）として受入れられる 。この場合、もしｎであれば［ムＣＫＪとして受入れられるが、いずれかの確沼 動作のエラーによる二重送信であった疑いから入力器８３３により放棄される。

ムＯＫおよびＮムには入力器により通信制御バイトに含まれて送信される、制御 バイト（第１３図３８４）は入力器からのパケット内のデータブロック（任意の 位置のデータブロック）に含まれて送信されるか、あるいはパケット外のデータ を含まないデータブロックの送信を開始する。これにより入力器８３３は出力器 ８３０から受取ったパケットに対するムＣＫまたはＮムに応答を直ちに行うこと ができる。

出力器８３０においては各返答のエラーも検査されてエラーの場合は放棄されろ 。即ちもしエラーがなくムＣＫであった場合は第ｎ＋１のパケットが送信され、 もしＮＡＫであった場合は第ｎのパケットが再送信される。所定時間以内にムＣ ＫもＮＡＫも受信されなかった場合（例えばリンクの誤動作により）、送信側の タイマー（第１４図８０３）は第ｎのパケットの再送信を起動する。再送信は３ 回試みられ、その後プロトコルは出力を断念する。データストリームの逆方向で のパケットの転送は出力器８３０を８３１で置換え、入力器８３３を８３２で置 換えて上記と同様に行われる。

データストリーム（第１５図８３４）の両端の出側プロセッサ（第１２図３４２ ）はプロトコルの各出力器に関する部分をそれぞれ実行し、両端にある入側プロ セッサ（第１２図３４１）は２つの人力器に関する部分をそれぞれ実行する。

第１図において、メモリー間通信網を介した２つのＣＰｔＪ系間の通信は各ＣＰ Ｕ系メモリーの間のデータストリームを指定して行われる。指定されたデータス トリームは第１のＣＰＵ系のメモリー内のバッファの内存を２４２のＣＰＵ系の メモリー内のバッファへデータを転送し、また反対方向に第２ＣＰＵ系のバッフ ァ７！ｌ’ら第１ＣＰＵ系のバッファへデータを転送する。第２図の本発明の実 施例において、ｃｐｕ系内の最大４台のＤＭムインターフェース制御装置１７． １８の各々はメモリー間通信網を介して連絡する最大１５のＣＰＵ系の各々に対 して最大２５Ｂのデータストリームを提供し、それにより合計最大１６１２１３ の独立なデータストリームが（ストリーム記述子により）１つのＣＰＵ系からメ モリー間通信網を介してその他のＣＰＵ系への通信に指定され、更にシステム構 成に依存して１台のＣＰＵ系は最大６０のその他のＣＰｔＪ系と通信することが できる。可能なデータストリームは１６ビツトで識別され、その内８ビットは通 信する２つのＣＰＵ系をそれぞれ４ビツトの数値で識別し、残り８ビツトは両系 の間で用いられる２５６のストリームの１つを示す。メモリー間通信網とＣＰＵ 系の間でのデータブロックの転送はＤＭＡインターフェース制＃制置装置１７８ により指定されたデータストリーム間で多重化される。各ＤＭムインターフェー スの累積データ転送容量は４００にバイト７秒である。本発明の重要な特徴とし て、多数の可能なデータストリームと大差な転送容量により通信を行う１固別＋ ７）　ｃ　ｐＵ系内のソフトウェア処理用メモリー内のデータ領域の間に直接デ ータストリームを指定することが可能となる。従来技術によれば、わずか数個の メモリーバッファがＣＰＵ系間の通信に割付けられ、これらを連絡を要するソフ トウェア処理の間で多重使用しなげればならなかった。

この多重化はソフトウェアで行われ、そのため各ＣＰＵに大きな負荷が課せられ ていた。別の重要な特徴として、データストリームは、周辺プロセッサ（＄２２ 図６０７）によりアクセスされるＣＰＵ系内の第１のメモリー（第２２図６０８ ）と他の周辺プロセッサによリアクセスされる他のＣＰＵ系内の類似の第２のメ モリーとの間に直接指定することができる。またデータストリームは、第１メモ リーのバッファの内容と第２メモリーのバッファの内容を相互に連続的に転送し くこの場合メモリーバッファの内容の各転送はＣＰＨの割込なしに行われ）、ま た転送完了後はそのメモリーバッファの内容の転送を再開するために指定するこ とができる。これＫよりデータストリームを一度指定した後はＣＰＵに負担をか げることな（メモリー間通信網を有する周辺プルセッサ間の連続的な通信が可能 となる。本発明のマルチプロセッサ・コンピュータを含む通信システムでは、周 辺プロセッサが外部電話回りを介してデータの送受信を行う場合、マルチプロセ ッサ書コンピュータのＣＰＵを負荷することなくメモリー間通信網を介して通信 システムに接続することにより任意の電話回線の間でデータの切換を行う際圧上 記の特徴は重要である。

本発明の重要な′＃徴として、２つのＣＰＵ系の間のデータストリームはそれぞ れのＣＰＵ系によりそれぞれに接続されたＤＬ１ンターフェース制御装置（第１ ２図）の一方の制御メモリーヘス、ドリーム記述子（第１４図８０１）を入力す ることにより指定され、ストリーム記述子（第１４図８０１　、）、はそのデー タストリームに用いられるメモリーバッファと制御情報をそのＣＰＵ系内に定義 する。データストリームは当初ＣＰＵ系間に指定されず、ＣＰＵ系が乗切にＤＭ ムインターフェース制御装置（第１２図）の一方の制御メモリー（第１２図３４ ３）内へストリーム記述子（第１４図８０１）を入力し、通信を交す他のＣＰＵ 系と、データストリーム番号と転送すべきデータ量（但しデータの入出力のメモ リーバッファは含まない）を指定することにより動的に作成され指定される。こ れはメモリー間通信網を介して指定されたＣＰＵ系へ試験的に指定したデータス トリームのデータを含む要求信号ブロック（第１３図３８１）を発生する。もし この信号を受けたＣＰＵ系が発信側ＣＰＵ系と指示されたデータストリームによ る通信を受諾する場合は、接続されたＤＭムインターフェース制御装置の一方の 制御メモリー（第１２図３４３）内へ対応するス）　ＩＪ−ム記述子（第１４図 ８０１）を入力する。ストリーム記述子は初めに上記の信号ブロックを転送すべ きデータ量を付けて反対方向へ送り、その後入）　ＩＪ−ム記述子は通常のデー タ転送の用意ができる。初めに起動したＣＰＵ系は信号ブロックの受信に応答し て人出力バッファを定義するス）　ＩＪ−ム記述子をＤＭム制御装、ｔの１つへ 入力する。これでデータストリームの指定は完成し、メモリー間通信網を介する ２つのＣＰＵ系のメモリー内の指定されたバッファ間のデータ転送が付属するＤ ＭＡインターフェース制御袈″ｔＫより自動釣に行われる。バッファの内容が全 て転送され終ると、各ＤＭム制御装置は所属するＣＰＵ系に割込みをかけて、そ れぞれの制御メモリー（第１２図３４３）内の対応するストリーム記述子を抹消 してデータストリームを閉設する。

第１４図はデータストリームを起動し、データストリームの他端の第２のＣＰＵ 系のＤＭムインターフェース制御装置およびメモリーと協調して第１のＣＰＵ系 とメモリー間通信網の間のデータ転送を行うＤＭムインターフェース制＠装置の 他の要素の機能を示す。

第１４図において、第１のＣＰＵ系は接続されたＤＭムインターフェース制御装 置の１つのストリーム記述メモリー３７３へストリーム記述子８０１をロードす ることによりデータストリームの設定を開始する。

即ち、ＩＮＩＴビットは８０２の第８ビツトへ、起動するデータストリームの数 は８０２の第０〜７ビツトへ、２１（信号ブロックを示す）をデータタイプ８０ ３の第１２〜１５ビツトへ、行先ＣＰＵ系番号を８０３の第８〜１１ビツトへ、 送信タイマーの値を８０３の第０〜７ビツトへ、更に転送するべきＣＰＵ系のメ モリーバソファのバイト長さ８１０の第０〜１６ビツトへ設定する。更にストリ ーム記述子の開始アドレスを含むワードが走査メモリー３７２内の１６の速度レ ベルの１つに対応する領域へ入力される。出側プロセッサ３４２は走査メモリー ３７２を走査してワードを取込み、ストリーム記述子に示される処理を行い、続 いて次のワードについて行う。この処理は、ある速度レベルで走査メモリーに入 力されたワードが次に低い速度で入力されたワードの２倍の頻度で取込まれるよ うに行われる。以下の説明から判るように、ストリーム記述子の出側プロセッサ の処理により通常は対応するデータストリームによりデータ転送が行われ、転送 速度はポインタワードを入力した連間レベル領域が定着する。走査メモリーへデ ータを取込んで、ＩＮＩＴピノ）（８０２の第８ピント）がセットされた結果、 出側プロセツサは信号ブロック（第１３図３８１）をメモリー間通信網へ次のよ うに送信する。−口ち、行先ＣＰＵ系番号を用いて、メモリー間リンクを介して 行先ＣＰＵ系に接続されるメモリー間リンクアダプタを通信網構成メモ！ｌ−３ ７５内に見つけ、ＩＮＫその内から送信バッファ３６３が空いたものを見つける 。欠如、見つかった送信バッファ３６３に信号ブロック３８１の内容を次のよう ＫＩ：Ｉ−ドする。即ち、ストリーム記連子８０３の第８〜１５ビツトのデータ パイ）　１１１１および行先ＣＰＵ番号を第１バイトへ、８０２の第０〜７ビツ トのデータストリーム番号を第２バイトへ、＠Ｏ”の列を第３バイトへ、第４バ イトの下位４ビツトの０００１およびストリーム記述子８０６の第１〜８ビツト のＣＰＵ番号を送信元として第４バイトの下位４ビツトへ、続（２個のデータバ イトを示す０００００００１を第５バイトへ、更に８１Ｇの第０〜１６ビツトの 転送長さを第６〜Ｔバイトへ一一ドする。これにより信号ブロックの内容が全て メモリー間すンクアダプタヘロードされ、出側プロセッサ３４２は送信バッファ をメモリー間リンクアダプタの状況レジスタ（第１０図３２３）ヘセットするこ とによりメモリー間通信網への送信を開始する。更忙ストリーム記述子８０２の 第１０ビツトのＤＯＮＫビットがセットされて、信号ブロックの処理が終り送信 タイマー８０３の第０〜７ビツトが減算歩進（デクレメント）されたことを表示 する。ストリーム記述子が出側プロセッサにより走査される度に、ＤＯＮＨビッ トがセットされるために送信タイマーの値だけが減算歩進される。その値が０に 達して設定時間以内に下記に述べる行動がなし得なかった事が示されると、出側 プロセッサは割込制御装置１３４Ｂを介してＣＰＵ系に割込みをかけ、８０２の 第０〜１ビツトのデータストリーム番号と、８０３の第８〜１１ビツトの行先Ｃ ＰＵ系番号と、状況レジスタ３４９のエラー原因を表示し、走査メモリー３７２ 内のポインタを除去してストリーム記述子がこれ以上処理されるのを止める。

上記の信号ブロックの行先に指定されたＣＰＵ系のＤＭムインターフェース制御 装置内で入側プロセッサ３４１は接続された各メモリー間リンクアダプタを走査 して受信バッファの受信状態を調べ、その中に信号ブロックを見つげるとそれを 処理する。第１バイトのデータタイプが１１１１であると信号ブロックであるこ とを示し、入側プロセッサは受信した第２バイト中のデータストリーム番号、第 ４バイトの下位４ビツト中の発信ＣＰＵ系番号、および第６〜γバイト中の転送 長を状況レジスタ３４９ヘロードし、割込制御装置３４８を介してＣＰＵ系に割 込みをかける。割込みの結果、ｃｐｕ系は状況レジスタ３４９の内容を取込み、 データストリームの設定要求を無視するか、あるいは送られた転送長に基ずいて メモリー内のバッファを割付１す、ストリーム記述子メモリー３７３内の対応す るストリーム記述子をＤＭムインターフェース制御装置にロードしてデータスト リームの一端を指定する。更にデータストリームを反対方向に転送すべＱメモリ ー内の決定されたメモリーバッファのバイト％を転送長ワード８０２に定着し、 応答ビット（８０２の第９ビツト）を設定し、ストリーム記述子のポインタ・ワ ードを走査メモ’Ｊ−３７２の指定速度レベルへ入力する。

出側プルセッサ３４２によるストリーム記述子の走査によって、ストリーム記述 ワード８０３の第１２〜１４ビツトの内容とは独立に第１ピントに１１１１のデ ータバイトを持つ単一のブロックが作られてＲＩＥＳＰビットがセットされてい るため反対方向へ転送される。

これは前記と同様に行われ、例外としてＤＯＮＫビットがセットではな（ＲＥＡ Ｐビットがリセットされてい６゜これＫよりＸＮＸＴ％　ＲＩＣ８Ｐ、ＤＯＮＩ Ｅビットのいずれもが記述ワード８０２の第８〜１０ビツトにセットされていな いためストリーム記述子は要求データストリーム上でのＣ１ＰＵメモリーに対す るデータブロックの入出力転送を指定する。

最初［４求を出したＣＰＵ系は上記と類似の方法で信号ブロックを受信し、割込 みに応答して信号ブロックの転送長（第１３図３８１の第６〜７バイト）に示さ れる大きさを受信バッファに割付け、ストリーム記述子をストリーム記述メモリ ー３７３へ格納し、データバッファリンクをデータバッファリンク拳メモリー３ ７４へ格納してデータストリームの他端を指定し、ストリーム記述子のポインタ ワードな走査メモリー３７２の指定速度レベルへ入力する。これＫより２つのＣ ＰＵ系間のデータストリームが指定され、各ＣＰＵ系のメモリー間のデータ転送 が下記のように行われる。

出側プルセッサ３４２による走査メモリー３７２の走査を通じて処理が行われる ためにストリーム記述子８０１が持上る度に、出側プロセッサは接続されたメモ リー間すンクアダプタ内に空いている送信バッファ３６３を見つげてストリーム 記述子８０１からの送信す４きデータブロックの５バイトのヘッダ（第１３図３ ８０）を構成する下記のバイトをロードする。即ち、第１４図において、データ タイプ（１１１１とは異なる）とワード８０３の第８〜１１ビツトの行先ＣＰＵ 系番号を第１バイトへ、ワード８０３の第０〜１ビツトのデータストリーム番号 を第２バイトへ、中間結果領域８０９からの前記通信プロトコルに従う制御番号 および循環シーケンス番号を第４ビツトの上位３ビノトヘー−ドし、データを伴 う場合は第４バイトの第４ビツトをセットし、互にワード８０６の第８〜１１ビ ツトからの発信ＣＰＵ系番号を第４バイトの下位４ビツトヘロードし、更に第５ バイトは下記の計算のように５バイトのヘッダ３８４に続くデータバイト長から １を引いた数値がロードされる。出力パケット内の現在のデータバッファリンク のアドレスをポインタとして含むストリーム記述子のワード８０５を用いて、出 側フロセッサはデータバッファリンク８１５，８１６゜８１７の内の、次のデー タを転送すべきＣＰＵ系内の場所を指示するデータバッファリンク８１６をアク セスする。データバッファリンクは５個の１６ビノト・ワードを有し、最初のワ ード８１８はイを１−内のギータが存在する物理ペー）番号および付属する保− ビットを格納し、第２７−ド８１９は次のデータワードを取込む上記物理ページ 内のアドレスを格納し、第３ワード８２Ｇはバッファの物理ページ内の残りのバ イトを格納し、第５ワード８２１はデータバッファリンク・メモリー３１４内の 次のデータバッファリンクのアドレスを格納するかまたは最上位ビットが１”の 時出力パケットの終りを示すか最上ビットが′″０″の時転送の終りを示す。出 側プロセッサ３４２は初めにバイトカウント会ワード８２０が次のデータバッフ ァリンク、即ちワード８２１がパケットの終りまたは転送の終り（同時にパケッ トの終り）を示す”０″であるかの検査を行い、次に出側プロセッサはストリー ム記述子の中間結果領域８０９を検査してそのパケットのデータストリームの他 端からムＯＫの応答を受（すていないかを調べ、もし転送の終了でなげれば出側 プロセッサ３４２は次のデータバッファリンク・ワード８２１のアドレスをスト リーム記述子ワード８０５゜８０６ヘロードして下記のように動作を続ける。も し転送の終了である場合は割込制御装置３４８と状況レジスタ３４９を通じる割 込によりデータの転送が完了したことをＣＰＵへ通知する。もしストリーム記述 子の中間結果領域がデータス）　ＩＪ−ムの他端からのＮムＣＫ応答を格納して いれば、ストリーム記述子ワード８０４内の出力パケットの最初のデータバッフ ァリンクのアドレスが出力パケットワード８０５内の現在のデータバッファリン クのアドレスヘロードされてパケット再送信の用意をし、更に出側プロセッサは データバッファアドレスワード８１９とバイトカウント８２０の内容を全てのデ ータバッファリンクのデータバッファ長ワード８２２を用いて復原して下記の動 作へ移る。

もしムＣＫでもＮＡＣＫでもなければ、ストリーム記述子ワード８０３の送信タ イマーが減算歩進され、０にならなければ出側プロセッサは走査メモリーに新し いポインタを取込んで次のストリーム記述子の処理を開始する。もし０になれば 、上記のＮＡＣＫの場合の　′動作となる。

もしバイトカウント・ワード８２Ｇが０でなければ、出側プロセッサ３４２は現 在のデータバッファリンク８１５の物理ページ番号とアクセス保護ビットを格納 する最初のワード８１８をメモリーマツプ変換メモリー（第９図４６８）の出９ １ＤＭム装＃Ｌ３４６が発生するアドレスからの変換に用いる場所ヘロードし、 データバッファアドレス８１９とバイトカウント８２０を出側ＤＭＡ装置ｔ　３ ４　（１ヘロードし、ＤＭＡ装置はＣＰＵ系のメモリーからの指定されたデータ ワードをメモリー間リンクアダプタの送信バッファへ転送し、バイトカウントが ０になるかあるいは２５６バイトが転送され終るまでワード転送の度にデータバ ッファアドレスが歩−ａ（インクレメント）され、バイトカウントが減算歩ａ（ デクレメント）される。出側プロセッサ３４２は出側ＤＭＡ装置１３４６からの 新しいデータバッファアドレスとバイトカウントをデータバッファリンク・Ｖ− ド８１９，８２０へ格納し、もしバイトカウントが０であれば次のデータバッフ ァリンク・ワード８２１が検査され、もし更に別のデータバッファリンクを指示 していればワード８２１がストリーム記述子ワード８０５へ格納される。もし次 のデータバッファリンク・ワード８２１がパケットの終りまたは転送の終り（同 時にパケットの終り）を示せば、データブロック（第１３図３８２）内の第５バ イトの制御バイトが既に選択されたメモリー間リンクアダプタの送信バッファ３ ６３内に位置付けられ、データストリームの他端へ連絡するように修正され、ス トリームの他端からムＯＫ応答が所定時間内に受付けられなければ時間切れとな るように送信タイマーがワード８０３の第ｏ−Ｔビットにロードされる。但し出 力パケットストリーム記述子ワード８０５内の現在のデータバッファリンクのア ドレスは変化しない。完成したデータグロックの送信は出側プロセッサが送信バ ッファをメモリー間リンクアダプタの状況レジスタ（第１０図３２３）へ設定す ることにより起動され、出側プロセッサは走査メモリー３７２をアクセスしてポ インタを次に処理するストリーム記述子へ進める。

入側プロセッサ３４１は接続されたメモリー間リンクアダプタの状況レジスタ（ 第１０図３２２）を連続的に走査し、受信されたデータブロックは状況レジスタ のフラグにより表示される。受信したデータブロックの第２バイトのデータスト リーム番号と第４バイトの下位４ビツトの発信ＣＰＵ系番号をス）　リーム記述 メモリー３７３内のストリーム記述子のポインタとして用いることにより、入側 プロセッサは受信したシーケンス番号、即ちデータブロック（第１３図３８２） 内の第４バイトの上位３ビツトがそのデータストリームで前に受信したデータグ ロックより１だけ増分しているかを調べ、もしそうでな（すれば出側プロセッサ による送信のためにＮＡＣＫが中間結果領域８０９に格納され、メモリー間リン クアダプタの状況レジスタ（第１０図３２２）を空きに設定することによりこれ 以上のデータグロックの処理を停止する。もし受信したシーケンス番号が正しく 歩進されていれば各メモリー間すンクアダプタ内の受信バッファの走査を再開す る。入側プロセッサは出側プロセッサから転送されたムＣＫまたはＮＡＣＫを可 能性として含む制御バイト、即ちデータブロックの第３バイトをストリーム記述 子８０１の中間結果領域８０９へ格納する。

もしパケットの終了が受信した制御バイト、即ちデータブロック（第１３図３８ ２）の第４パイ）Ｋ示されれば、入側プロセッサは出側プロセッサによる後の送 信のためにそのパケノｋに対するムＣＫを中間結果領域８０９へ格納する。入力 バケット内の現在のデータバノ７アリンクのアドレスを格納しているストリーム 記述子ワード８０８をポインタとして用いることにより、入側プロセッサは受信 したデータを転送すべきＣＰＵ系メモリー内の場所を指示するデータバッファリ ンクをアクセスする。データバッファリンク８２９゜８３０．８１７は前記のよ うに５個の１６ビツトーワードから成る。メモリー間リンクアダプタ受信バッフ ァ３６２内に受信したデータブロックをＣＰＵ系のメモリーへ転送するだめに入 側プロセッサはデータバッファアドレス・ワード８２５とバイトカウント８２６ を入側ＤＭム装置１３４５へ一一ドし、更に入側ＤＭム装置には受信したデータ ブロック（第１３図３８２）の第５ビツトの内容を１だけ歩進したもの、即ち受 信したデータブロックに含まれる実際のデータバイト数を示すものがロードされ る。現在のデータバッファリンク８３０の最初のワード８２４は物理ページ番号 とアクセス保護ピントを含み、これらはメモリーマツプ変換メモリー（第９図４ ６８）の入側ＤＭム装置ｆ　３４５により乍られるアドレスからの変換に用いら れる場所へｐ−ドされる。入（ｌ　Ｄ　Ｍ　Ａ装ｆ３４５はメモリー間リンクア ダプタの受信バッファからＣＰＵ系のメモリーへのデータワードの転送を開始す る。受信された実際のバイトカウントが０になり全ての受信データがメモリーへ 転送され終るか、またはパイトカウトがＯになってメモリー内のバッファが更に 必要であることが示されるまで、ワードの転送の度にバッファアドレスが歩進さ れ、ハイドカウントおよび実際に受信したバイトカウントが減算歩進される。バ ッファの増強は入側プロセッサが次のデータバッファリック・ワード８２８をア クセスし、その内容をストリーム記述子８０８ヘロードし、それを他のバッファ 位置を指示する次のデータバッファリンクのポインタとして用いることによりな される。入側ＤＭム装置３４５はそのデータバッファリックのデータバッファア ドレス８２５とバイトカウント８２６を入側ＤＭＡ＠膚３４５ヘロードし、入側 ＤＭＡ装置１３４５円の実際のバイトカウントが０になるまでデータ転送を続け 、その後入側ＤＭム装置ｔ３４５からのデータバッファアドレスとバイトカウン トがワード８２５と８２６へ格納され、これにより入側プロセッサはメモリー間 リンクアダプタの状況レジスタ（第１０図３２２）を空きに設定し、各メモリー 間リンクアダプタの各受信バッファの走査を再開する。パケットの開始がデータ ブロックのパケットの途中で制御バイト、即ちデータブロック（第１３図３８２ ）の第５バイト内に受信されてパケットの再送信が指示されると、入（！萼プロ セッサは最初のデータバッファリンクのアドレスを入カバケノト：τロードし、 ストリーム記述ワード８０７を入カバケソトヮード８０８内の現在のデータバッ ファリンクのアドレスヘロートスルことによりそのパケットのデータのＣＰＵ系 のメモリーへの入力を再開する〜入側プロセッサは史に全てのデータバッファリ ンクのデータバッファ長ワード８２７の内容を用いてデータバッファアドレス・ ワード８２５とバイトカウント８２６を復元し、メ−そり一間リンクアダプタの 受信バッファ３６２からＣＰＵ系のメモリーへのデータ転送を上記のごとく継続 する。データストリーム上でデータブＥｆｆ７りが受信される度に入側プロセッ サはストリーム記述子ワード８０６の第Ｏ〜７ビノトの受信タイマーヘロードし 、受信タイマーはストリーム記述子が走査される度に減′ｑ歩進され、もし０に なると、データストリーム上のデータブロックの制御バイトによりＮ五〇Ｋが送 信される。制御バイト、即ち受信されたデータブｐｙり（第１３図３８２）に転 送の終了が受信されると、入側プロセッサは割込制御装置３４８を介して割込み をかけ、且つその原因を状況レジスタ３４９に格納することによりＣＰＵ系に転 送の完了を通知する。ＣＰＵ系はデータス）　ｌ）−ムの入側および出側双方の 転送完了を示す割込みを待ち、両完了時に走査メモＩＪ　−３７２内のス）　１ １−ム記述子のポインターワードな抹消することによりデータストリームを閉設 する。

回転ビットＲＯＴ、即ちストリーム駅述ワード８０２の第１１ビツトがセットさ れると、転送終了を浴納している次のデータバッファリンク・ワード８２１に達 している出側プロセッサは前記のようにデータバッファリンクを復元し、出力パ ケット内のせ初のバッファリンク、即ちストリーム記述ワード８０４のアドレス を出力パケット内の現在のデータバッフアリ／り、即ちストリーム記述ワード８ ０５のアドレスへｐ−ドし、それによりＣＰＵ系内の出力パケットを含むデータ バッファリンクにより指示されるメモリーバッファを連続的に送信する。同様に 入側プロセッサはデータプロッタの制御バイト内の転送の終了を受信すると前記 のようにデータバッファリンクを復元し、入力パケット内の最初のデータバッフ ァリンク、即ちストリーム記述ワード８０７のアドレスを入カパケソト内の現在 のデータバッファ、即ちストリームワード８０８のアドレスヘロードし、それに より入カバケノトを含むデータバッファリックにより指示されるＣＰＵ系メモリ ー内のメモリーバッファに連続的に重ね書きを行う。データストリーム両端のス トリーム記述子に回転ピントＲＯＴが設定される場合は、連続的に転送される送 信メモリーバッファと連続的に重ね薔ぎされる受信メモリーバッファにより２つ のＣＰＵ間のメモリー間１う信組を介した連続通信が可能となる。

メモリーマツプ、割込プロセッサおよびＤＭ人第１〜５図に示すＣＰＵ系は最大 １６Ｍワード（１６０００Ｋワード、ＩＫ＝１０２４ワード）のアドレス指定が 可能であり、各ワード；址１６ビノト＋２パリティビ、７　）の構成である。物 理的メモリーは連続的なページに分割され、谷ページはＩＫワード（１０２４ワ ード）から成り、０〜１５９９９の番号を有し、第０ページは物理的メモリーの ０位置から始まる。

アドレス空間器、即ち第５図のｃｐｖ２ｏ　１とＤＭム制御装置１２１６．およ び第１１図のメモリー内ＤＭム制御装置１３からメモリーへの全てのアクセスは 各アドレス０！Ａ機器ごとに区別された１２８にワードの論理アドレス空間に対 して行われる。第１６図に１つのアドレス源機器の論理アドレス空間４９０が示 され、この空間はこのアドレス源機器からの１７ビツトの論理アドレスのアドレ ス範囲に対応してそれぞれ１にワードＸ６４ページの２つの部分４９５．４９６ から成る１２つの部分はアドレスの第１７ビツトにより区別される。ＣＰＵ用の 論理アドレス空間に対しては、第１部分４９５はプログラムコードの格納に専用 的に用いられ、第２部分４９６はデータの格納に用いられる。ＤＭＡ装置に対す る論理アドレス空間は、第１部分４９５は装置がメモリーな恍出す時に用いるア ドレス空間を格納し、第２部分４９６はメモリーに萼込む時に用いるアドレス空 間を格納している。倫理アドレス空間と物理アドレス空間は対応する必要がない 。本発明のメモリーマツピング方式のアドレス変換４９２は各論理ページとメモ リー内の対し６する物理ページの任敞の構成との間で変換を行う。

各アドレス嫁１＠　器は各自の論理アドレス空間とマツピングを有し、あるユー ザが他のユーザのメモリー空間の、！７！書きを出来なくすることにより本発明 の多重処理および多重アクセス環境忙おけるユーザ間の分離保護を行う。更に下 記に述べるように、メモリーマツプは３２の全論理アドレス空間４９０に対する 変換テーブルを有し、それによりアドレス源機器（ＣＰＵまたはＤＭＡ装置１） のユーザが変った時に敏速に新しい倫理アドレス空間への変更が行え、また多重 プログラミングおよび多重利用環境におけるユーザの分離が行える。更に物理的 メモリーの各ページにはメモリーマツプの変換テーブル内に２つのアクセス制御 ビットが付−シ、そのページに対する暁出し、書込みの可否、ページの不在等が 示される。ＣＰ、Ｕがユーザプログラムを実行中（ＣＰＵがユーザモード中）、 メモリーマツプの各アドレス変換によりアクセス制御ビットが検査される。但し 確信のあるオペレーティングシステムのソフトウェアを実行中（ＣＰＵがシステ ムモード中）の時はこれらのビットは強１１］力を愕たない。ＤＭＡ装置がメエ リーをアクセスする時、アクセス制御ビットは常時慣食され、もし不許可のアク セスが企てられろとＣＰＵＫ−４！ｌ込みが行われてオペレーティングシステム にエラーに対する行動をとらせる。この上’ｌ’ｃ”ｌｓおよびユーザごとの個 別の倫理アドレス空間、存物理ベージて対するアクセス！ｇｌｌ　’ｍ　、およ びＣＰＵ。うニーぜモードとシステムモード、等により各ユーザによる池のニー サヤオペレーティングシステムのプログラムやデータの変更が防止される。

メモリーマツプの変換がアクセス制御ビットをぺ一ジ不任にセットした物理ペー ジに対して企てられた時のページ不在の表示と割込みは仮想メモリーの手段に活 用される。割込みにより起動されるオペレーティングシステムは周辺メモリー（ ディスク、磁気テープ等）からの不在ページからの内容を物理的メモリーへ移し 、メモリー内の変換テーブルを変更してアクセス可能にし、ユーザプログラムを 再スタートする。これによりユーザプログラムは前にはメモリー内に見つけられ なかった場所をアクセスすることができる。このように仮想メモリーは、＠理的 メモリーが向辺メモリーによって拡張されるため、実際の物理的メモリーより大 きな論理アドレス空間を可能にするものである。アドレス源機器の１Ｔビツトの 倫理アドレス空間を２４ビツトの物理アドレスへ変換することはマツプ変換メモ リー内の変換テーブルにより行われる。変換テーブルは倫理ページ番号を物理ペ ージ番号へ変換し、ページ内のアドレスはｉｆしない。８１１図はＰバス上のＣ ＰＵ２０１とＣパス上のＤＭム機器２１６の倫理アドレスから＠埋アドレスへの 変換を示す。メモリーマツプは機器間およびＰバスとＣバスで多重使用され、１ ９に１台のアドレス源４器だけがメモリーマツプを使用する。メモリーマツプの １Ｉｉ１４御櫂を持つＰバスまたはＣバス上のアドレスａ＋ｆｋ器２０１または ２１６はセグメントＲＡＭ４６　Ｇ内の場所を呼出すのに慢器番号またはＣＰＵ 番号０〜４を用い、更にＤＭム機器はＣパス上のリード／ライト（Ｒ／Ｗ）線を 用い、ＣＰＵはＰパス上のプログラム／データ（Ｐ／Ｄ）ｌｓを用いる。セグメ ントｌ’ｔＡＭ４６　Ｇ内の呼出された位・菫は出力として６析のセグメント番 号、即ちアドレスム１１−ムロをマツプ変換メモリー４６８へ与え、マツプ変換 メモリー４６８内の６４のセグメント変換テーブルの１つを指定する。同時にア ドレス源機器からの１６アドレスビツトの内の上位６ビノト４６１がマツプ変換 メモリーのアドレスム５−ム０として使われた変換すべきセグメント内の論理ペ ージ番号を指定する、マツプ変換メモＩＪ−４６８内の指示された位置は出力と して１４ビツトの物理ページ番号４７１．４７０（ＤＩ３〜Ｄ０）と、２ビツト のアクセス制御ビット４６１（Ｄ１５゜Ｄ１４）と、パリティビット４６０（Ｄ １７　、Ｄ１６）を出力する。論理ページ内の位・１４６６は変更されずに物理 ページ内の位置４６９として用いられる。これにより１７ビツトの倫理アドレス から２４ピントの物理アドレスへの変換が完了する。もし物理アドレス４７２が メモリーの１Ｍワード以内にあれば、物理アドレスの第０〜１９ビツトが論理ア ドレス源ｒ幾器のバス、即ちＰバスまたはＣバスへ返されてこれらの間に位置す るメモリー（第５図２０３）を呼出す。もし物理アドレス４７２が１〜１６Ｍワ ードの間にあれば、全２４ビツトの物理アドレスがメモリー拡４１バス２Ｇ？へ 送られてメモリー拡張バス上のメモリー（第５図２０６）を呼出す。

ＣＰＵ系内の制御メモリー、メモリーマツプ変換メモリー、制御レジスタ、およ び状況レジスタは（物理アドレス空間の一部を除く）、システムモード中にＣＰ ＥＴのオペレーティングシステムのソフトウェアによりのみ実行される％催的読 書きＫよってのみアクセス可能である。但し例外としてメモリーマツプ変換ＲＡ Ｍへの誉込みは、ＤＭム制御装置および割込前処理装置のマイクロコード化され たプロセッサによりそれぞれの制御メモリー内の情報に基ずいて行うことができ る。

この情報は当初からオペレーティングシステムにより書込まれているので、ｃｐ ｇ系の全ての制御メモリと状況および制御レジスタの保全性（インテグリテイ） は保証される。ｗｍ的読書きはメモリーマツプによる変換なしに直接制御メモリ ーや制御・状況し２スタを呼出す。第１８図は＃ｆ嗜的読書きの各種の形態を示 す。

即ち、 ム・・・・・・ＣＰＵ２０１がマツプ変換ＦＩＡＭ４６８　（アドレス変臭テー ブル）またはマツプ・セグメントＲＡＭ４６０円の読書きを行う。

Ｂ・・・・・・ＣＰＵ２０１が刷込前処理制御メモ！Ｉ　−４４５内のＪｔ、讐 きを行う。

Ｃ・・・・・・ＣＰＵ２０１がＤＭＡ制御装置４４Ｂの制御メモリー内の読書き を行う。

Ｄ・・・・・・ＣＰ１ｊ２　Ｑ　１がメモリー拡張バス２０９上の機器の制御メ モリーまたは状況・制御レジスター内の読書きを行う。

８・・・・・・割込前処理装置１４４６がメモリー内ＤＭム転送のだめの論理ア ドレスから物理アドレスへの変換を行うためマツプ変換ＲムＭ４６８またはセグ メｙ）ＲＡＭ４６０への誉込みを行う。

Ｆ・・・・・・ＤＭＡ制御装崖４５０がＤＭム転送のための論理アドレスから物 理アドレスへの変換を行うためマツプ変換ＲＡＭ４６　ＢまたはセグメントＲ五 Ｍ４６０への書込みを行う。

一＋＋ｍ的読書き以外の全てのアクセスはＣＰＵ系の物理アドレス空間内のメモ リーに対して行われ、必ずＣＰＵ系のメモリーマツプを介して行われる。第１９ 図はメモリーマツプを介するデータ転送の各種の形態をム・・・・・・ＣＰＵ２ ０１がメモリー２０３を呼出す。

Ｂ・・・・・・ＣＰＵ２０１がメモリー拡張ハス上のメモリー２０６を呼出す。

Ｃ・・・・・・メモリー内ＩＩＭム装ｆｉ４１　Ｇがデータ送り元および送り先 としてのメモリー２０３を呼出す。

Ｄ・・・・・・メモリー内り鉦ム装置４１０がデータ送り元および送り先として のメモリー拡張バス２０９上のメモリー２０６を呼出す。

Ｅ・・・・・・メモリー内ＤＭＡ装ｆ４１０がデータ送り元（または送り先）と してのメモリー２０３、およびデータ送り先（または送り元）としてのメモリー 拡張バス２０９上のメモリー２０６を呼出す。

Ｆ・・・・・・ＣバスのＤＭＡ装ｆ４０５がデータ送り元（または送り先）とし てのメモリー２０３、およびメモリー間リンクアダプタ４０９のデータ送り先と しての発信バッファ（またはデータ送り元としての受信バッファ）を呼出す。

Ｇ・・・・・・ＣバスのＤＭＡ袈ｔ４０５がデータ送り元（または送り先）とし てのメモリー拡張バス２０９上のメモ’）−２０６、およびメモリー間リンクア ダプタ４０９のデータ送り先としての送信バッファ（またはデータ送り元として の受信バッファ）を呼出す。

４２０図はメモリーマツプ、内部バス構成、１１込前処理装置、およびメモリー 内ＤＭＡ装置を示し、それらの機能を以下に詳細に説明する、Ｐバス２０４上の 各ＣＰＵがＰバスを介してメモリーを呼出す場合、各ＣＰＵ￥ｆ号に対応するＰ ＲＫＱ４を”Ｌ”にしてＰバス要求をＰバス割当４２１２へ送る。＋？ｌ）５器 ２１２は３ビツトのＰＧＲワードに番号を表示してセレクタ９０１へ送ること傾 よりＣＰＵの内の１台を選択する。

Ｃバス上の各ＤｍＡ市１ｊ御装電もＣノくスを呼出す場合は同様にＤＭム番号に 対応するＣ−ＲＫＱ線をＬ″にしてＣハス割当器２１３へ通知し、刷当４２１３ は３ビツトのＣＧＲワードに対応する番号を表示してセレクタ９０１へ送ること によりその内の１台を選択する。

メモリー内り門ム装置４１０は内部バス２１５に動作的に接続されているが、Ｃ バス２０５上では０番のＤＭム制御装置として取扱われていることが判る。史に Ｐバス割当器２１２は少な（とも１台のＣＰＵがアクセス可能する結果としてＰ Ｒ倍信号ゼ［＃装置９０２へ送り、Ｃバス割当器２１３はもし１台のＤＭＡ啜器 かアクセス要求すればＯＲ信号を送る。制御装置９０２は、ＰバスまたはＣバス 呼出元機器を選ぶ場合、２７３機器の時はｓＩｃ悄号をセットし、Ｃバス機器の 時はＰ／Ｃ信号をリセットすることＫより行う。それによりセレクタ９０１を介 して内部ハス２１５のＧｌ（ムＮＴ線へのＰＧＲＯＲ信号はＣＧＲＯＲ信号択す る。史シτ制価装實９０２はＰＥＧセントの場合はｏＰ信号（オープンＣバス） によりバス分離器２０９を開き、あるいはＰ　／　ＣＩＪ上セツト場合はＯＣ信 号（オープンＣバス）によりハス分離器２１Ｇを開く、これ（てより内部バス２ １５のＧＲＡＮＴ喪上のデータが選択されたＰバスまたＣハスへ送り出され、（ に選択された要求元アドレス源機器へ送り出され、その機器は・幾器番号を昭識 した仮そのアドレス線、データ噸、および１ｉ（ｌ　−＃　ｉをバス（Ｐパスま たはＣバス）へ開（。これ（ｆＣより、もし特権的ｆｉ書きのＰＲＩＶ礫が１Ｈ ”であれば、選択された機器からのアドレスが内部バス２１５上にあり、特権的 読書ぎデコーダ９（１３はアドレス（ムＤＯ〜ムＤ１５）に基ずいてアクセス位 置ｆ依存する信号を次の様に出力する。

（１）　セグメントＲＡＭ４６　Ｇ内のアドレスの場合、ＳＲＭを出力し、セグ メントＲＡＭ　ｌ（／Ｗインターフェース９０４が所定のアクセスを行う。

（２）　マツプ変換１’ｌＡＭ４６　Ｂ内のアドレスの場合、ＭＴＲを出力し、 変換ＲＡＭ　！’ｌ／Ｗインターフェース９０５が所定のアクセスを行う。

（３）　割込前′８理装＋１４４６の制御メモリー４４５内のアドレスの場合、 ＸＰＲを出力し、割込前処ｊｆＲ／Ｗインターフェース９０６が所定のアクセス を行う。

（４）拡張バス２０７上の制御ｊ１メモリーまたは罰−・状況レンスタのアドレ スの場合、ＲＸＴを出力し、このＥＸＴ信号がバス分離５２１１を拡張バス２０ ７へ開き、内部バス２１５かものアドレス、信号、２よびデータを通す。

（５）Ｃバス上２０５上の制御即メモリーまたは’ａ　ｍ　”状況レンスタの場 合、ＯＣＲが出力され、このＯＣＲ信号がバス分離器２１０を開いて内部ノ＜ス からのアドレス、信号、およびデータを通す。

制御長１１９０２は内部バス上の信号を憧視して特侑的ｄ書きの終了後バス分４ １ｔ器２０９，２１０，２１１を閉じ、バス割当サイクルが再開される。

もし選択された機器が特確的暁書きを行わずマツプを介するデータ転送（ＰＲＥ Ｙ磯゛Ｌ″）を行った場合、制＃装置はアドレス＠（ムＤ１０〜ムＤ１５）（、 ＊理ベージ番号ンをラッチ回路９０８内に保持してマツプ変換ｊ’ｌＡＭ４６ｇ のアドレスム０〜ム５を指定する。

更にセレクタ９０１はＰ／Ｃ，信号に依存してプログラムまたはデータがＣＰＵ から送られることを示すバス＠ｐ　／　ｎｌあるいはＤＭＡ制御装置からの読出 しまたは誉込みを示すバス繰Ｒ／ｗの一方を選択し、選ばれた信号はＰ／Ｃ信号 と共に３ビツトのＧＲＡＮＴワードと組合されてセグメントｕＡＭ４６　Ｇのア ドレス指定（ム０〜ム４）を行い、その出力はマツプ変換ＲＡＭ４６８のアドレ ス指定（ムロ〜ム１１）を行ってセグメント番号を指定する。マツプ変換ＲＡＭ ４５９の出力は物理ページ番号（ＤＯ〜Ｄ１３）であり、これは制御長Ｒ９０２ によりラッチ回路９０９へ格納される。

パリティおよびアクセス制御ビットＤ１４〜Ｄ１７はパリティ・アクセス＠御回 路９１Ｇへ送られ、この回路はもしパリティ・エラーあるいは保護ページ°で対 する読書きを検出すると輝り込みを起幼し、割込１京因を′！！１１込受付回路 ９１１へ送１１　、制御長＋ｔ９０２はアクセス動作を終了させる。

もしページの誤りがなげｎば制御長１シ９０２はＨムＤＤバス＠をセントしてＰ バスまたはＣバス上のアドレス源機器のアドレスムＤＩＧ〜ムＤ１９のバス伝達 器を高インピーダンスにし、“ｈ゛レベル１（ＡＤＤ線は選ばれた機器（Ｐバス またはＣバス上）のバス上のムＤＩＧ〜ムＤ１９のためにバス分離器２０９また ｉＪ２１　Ｇの二方向バスドライバを反転させる。これによりバスはラッチ回路 ９０９から駆動されるようになって物理ページ番号を送る。アドレスムシ口〜ム Ｄ９は論理アドレスから物理アドレスへ変換されないだめ、アドレス源機器のハ スはメモリー（第１９図２０３）を呼出すための完全な物理アドレスを保持する 。もし物理アドレスがメモリー拡張バス２Ｇ？上のメモリー（第１９１２０６） の１〜１６Ｍワードの範四円にあれば、ムＤ２Ｇ〜ムＤ２３検食回路９１２がハ ス分離器２１１を開き、それにより合計２４ビツトの物理アドレスをメモリー拡 侵バス２０７へ通す。ｌ４ＪＩＩ御装置９０２は内部バス上の信号を監視し、メ モリーマツプを介する転送の完了後バス分離５２０９，２１０゜２１１を閉じ、 バス割当サイクルが再開する。％ｌＪ込前処理装、＆　４４６の４　ＪはＣＰＵ 系内で発生する全ての割込を前処理し、それにより各ＣＰＵが処理中に以下に説 明するように仕込まれた割込みによってのみ実際に割込まれるようにする。第２ ０図において、割込前処埋装ｆｉ４４６ｒｉ割込受付６９１１から割込信号と付 属する割込ベクトルを受ける。叩ちＣバス２０５上の機器から生じる刷込み０Ｉ ＲＴと、拡張バス上の機器からの刷込みＫＩＲＴと、前記のパリティ−アクセス 制御回路９１Ｇからの割込みである。割込ベクトルは１０ビツトのワードであり 、割込発生機器（あるいは原因）の番号と割込優先順位を含む。割込前処理制御 メモ！Ｊ−４４５は各実行中のＣＰｕの優先順位とマスクビットを＠納する場所 を含み、割込受付器９１１に送られて来る各割込ベクトルは割込前処埋装ｆ４４ ６により、現在実行中の各ＣＰｕのソフトウェア処理の優先１ｌｆＬ立な格納す る上記場所に対して比較され、もし送られて米だ割込ベクトルがマスクビットを セットされていない１台またはそれ以上のＣＰＵの現在実行中のソフトウェア＋ ８理のベクトルより大きい場合、割込前処理Ｗ：ｆｆ１４４６は対応する直接Ｃ ＰＵ通仰礫を使ってこれらＣＰＩＪの内の１含に割込みをかげる。割込前処理装 置４４６から割込みをかけられたｃｐｕｉｌ：特権的読込みを使って、セリ師メ モリー４４５から割込ベクトルを取込む。もし受付１すた割込みの優先１−位が 実行中のどのＣＰＵのものよりも低い時は、その割込みはＣＰＵの優先順位が割 込みの優先・順位より低くなるまで制御メモリー４４５内へ浴イ６され、その債 イリ込逃理湊ｆ４４６はＡ択したＣ’Ｅ’Ｕに前記のように−り込みをかける。

メモリー内ＤＭＡＡ１Ｍ４１０の→組は１ブロツクの隣接するデータワードをＣ ＰＵ系メモリーの１１固所からＣＰｕ系メモリーの他の個所へ移送することであ る。叫び第２０図において、各ＣＰＵはメモリー内ＤＭＡ１ｆ、置４１０により メモリー内ＤＭム転送を定義する制御グロックを特権的書込みを使って制御メモ リー４４５へ格納する。最大６４にワードの移送を定義するメモリー内ＤＭＡ制 御ブロックはデータ移送元の論理始点アドレスと、データ移送先の論理始点アド レスと、移送するデータブロックの大きさを示すワードを含む。更に制御ブーツ クは、データワード移送元の論理アドレス空間およびデータワード移送先の論理 アドレス空間に対する論理アドレスから物理アドレスへの変換を定義する２つの 変換テーブルを含む。割込前処埋装＋ａｉ　４４６は上記の制御ブロックで定義 されたデータグロックの移送を次のように行う。割込前処理装置はレジスタ９１ ３を介してデータワードを転送し且つメモリー内ＤＭム回路４１０を介してマツ プ変換ＲＡＭ４６８を呼出すことにより制御グーツクの上記２つの変換テーブル をマツプ変換ＲＡＭ４６８内のメモリー内ＤＭム用読書きセグメントヘロードす る。割込前処理装置は更に論理開始アドレスとワード数をメモｊＪ−内ＤＭム回 路４１０ヘロードし、それにより始点アドレスを歩道しながらレジスタ９１３を 転送の中継場所に使ってデータを１ワードづつ１つの領域から他の領域へ移送す る。その間各ワードの移送の度ｌ（ワード数を減算歩遺し、その値がＯＫなると 割込前処埋装、ｊｊ４４６はデータブロック移送の完了を通知される。

周辺制御装置システム 次に第２１〜２２図を参照して周辺機器制御装置システムを説明する。第２１図 は本発明による周辺機器制御装置システムの一実施例を示し、この系は美形的に は１台のクレート（ｃｒａｔｅ　＝プリント板収容フレーム）に含まれ、クレー ト・インターフェース・アダプタ（ＣＩム）を介してメモリー拡張バスに連絡し ている。第２１図にはＮ＋１台の周辺処理装置が示され、それぞれランダムアク セス・メモリー（ＲＡＭ）とスイッチアダプタを付属しているうその内の１組の 周辺処理装・看および付属回路の詳細が動作説明用の第２２図に示される。

第２１図のクレートはａＸムロ０３，６０４を介してそれぞれのメモリー拡張バ スに連絡するムバス６０１とａバス６０２を有し、各バスは個別の４源６０５゜ ６０６にそれぞれ接続されている。本発明によれば各周辺処理装置、例えば６０ ７は３ポートを有するメモ！ｌ−６０８に直接接続され、１つのボートはＡバス に、他のポートはＢバスに接続されている。第２１図には更に構成制御アダプタ ６０９が示され、それはｌ！構成バス介して後述する構成制御処理装置に接続さ れている。構成制御処理装置はシステム全体を監視して各種モジュールからの状 聾情服（例えば線路Ｐム、ＰＢを介して電源６０５，６０６を測定する）を制御 アダプタおよび構成バスを介して受ける。構成制御処理装置は史にＣＰＵ系から 情報を受ける。この情報は例えばＮ番の入側電気通信線からのデータの紛失ある いは不正に関するメツセージである。このようなメツセージは大部分アプリケー ション・ソフトウェアにより作られ、還ばれた予備信号がスイッチアダプタ６１ ０（Ｎ＃）へ送られるよ５に構成１制御処理装置により取扱われる。スイッチア ダプタは当技術分野で公知のトランジスタスイッチ手段を有し、選ばれた予備信 号を受（すた時に上記磁気通信線をＮ番の周辺処理装置から外してＮ＋１番の共 通予備周辺処理装置に接続する。

本発明傾よる上記の構成は公知の原理に比べて障害補償を著るしく向上するもの である。接続能力もまた向上する。即ち第２１図に示すメモリーは小部分に分割 され、１つのメモリ一部分は１台の所属する周辺処理装置にだけ引渡される。知 らされるように？ｌＥｌ通気データを扱う処理の大部分はデータの変換およびそ の行先の認知にある。これらの・幾能は付属メモリーとの強い協力関係によ１１ 、またＣ１ＰＨの介入なしに周辺処理装置により行うことカーできる。前処理さ れたデータはその後メモリーに格納され、例えば他のＣＰＵ系への転送に備えら れる。環気通信データの変換は最新の通信プロトコルに付属する広範囲のソフト ウェアプログラムの実行を含む。通信線用の局辺処理装Ａの分割され九メモリー 内の特定の通信プロトコルに属するプログラムをプロトコルに従ってロードする ことにより入力線の標準化が達成される。更に重要なことは上記のＮ＋１番の周 辺処理装置への切換の場合、Ｎ＋１番の周辺処理装置のメモリーへ障害周辺処理 装置に対応するプロトコルプログラムをロードすることカーできることである。

第２２図により周辺処理装置を更に詳細に説明する。

この図はムバス、Ｂバス、メモリー拡張バス、および上記のＣＩムを示すうメモ リー６０８はバス・インターフェース６１１．６１２をそれぞれ介してムバスと Ｂバスに接続されている。図には更に構成制御レジスタ６１３、′４Ｉｆ制限器 ６１４、周辺機器６１５、割込制＃装蓋６１６、制御・状況レジスタ６１７、お よびダイオード６１８．６１９が示される。更に主制御線とデータ制御線が示さ れ、信号の向きが矢印で示される。但し本発明の特徴に関する概念の説明に必要 な構成要素と線路のみを図示し以下に説明する。

初めに着目する部分は構成制御レジスタ６１３であり、このレジスタは各種の方 法で制御されてムパスまたはＢバスを禁止にする。もし構成制御処理装置がムバ スに接続するメモリー拡張バスのマルチプルセッサ・システム内に障害を噴出す ると、この構Ｆ＆％ｉ制御処理装置はム禁止信号りムを構成制御レジスタ６１３ へ送り、その結果レギュレータがムバス・インターフェース６１１をムバスから 切離す。但しムバス・インターフェース６１１０＠１ｊ６分およびＢバス・イン ターフェースの同様の部分は線路ｄ＆とｄｂをそれぞれ介して構成制御レジスタ ６１３の入力に接続されている。

Ｄム信号はムバスの禁止に加えてｄａ倍信号抑制する。

ｄａおよびｄｂ信号＃′ｉＤムおよびＤＢ倍信号よって無効にされなげればレジ スタ６１３を制御してバス・インターフェース６１１または６１２を許可または 禁止する。即ちバス・インターフェースは各ＣＰＵ自身によっても制御され得る 。図から判るように割込制御装置６１Ｂからの割込信号も、制御・状況レジスタ ６１７との間のデータ転送も禁止されたバス・インターフェースを介しては送ら れない。従って２つのＣＰＵ系のいずれかが、ＣＰＵ系自身あるいは監視系によ ＩＪ制御されるメモリー６０８へアクセスすることが可能である。実際の状況は 制御・状況レジスタ６１７内に反映する。即ち１つのＣＰＵ系が他のＣＰＵ系の 動作、構成制御処理装置の行動、Ｂよび周辺処理装置６０７の勅咋について認識 が与えられる。例えばレジスタ６１７は周辺処理装置内での自己診断ルーチンの 結果を保持する。もしスイッチアダプタ６１　Ｇ　（４２１図）がＮ番の周辺処 理装置からＮ＋１番の装着へ切換えられると、これらの周辺処理装置の状況レジ スタは切換条件を格納していずれかのＣＰＵ系がどことデータの受渡しを行うか を仰るようにする。

第２１図のＮ＋１の冗長度と、２つのＣＰＵ系によるメモリー６０８の切換えア クセスを組合せろこ七によりＷｃ続能力と４＃浦慣能力に関して従来の方式が大 幅に改良される。更に信頼性向上のために第２２図に示すように二重の４４が接 続される。二重礒源は一般にはダイオード６１８，６１９を介して、但し゛鷹流 制限器６１４なしで負荷の各機器に接続され、それにより１つの機器内での短絡 が第２１図のクレート全体を速断する。（両電源をダイオード６１８，６１９を 通して引下げる）、これは４流制限器６１４により回避される。

構　成　制　御　処　埋 填２３〜２４図を参照して構成制御処理の詳細を説明する。第２３図に示す構成 制御処理装置の存在は第２１図の説明で既に仮定した事である。

第２３図に示す構成制御処理装置（ＣＣＦ）７０１は別体の処理装置であって、 部分的に２つまたはそれ以上のＣＰＵ系に接続されて情報を受け、更に部分的に 複数（本実施例では最大６４）のクレート構成制御アダプタ７０２（第２４図に 詳しく示す）に構成バス７０３を介して接続されている。構成バス７０３は手動 バンクアップパネル（ＭＢＰ）７０４にも接続されている。上記の構成要素を含 むことにより本発明による１ルチプロセツサ・コンピュータシステムの嘲合的性 能が向上する。即ち、障害のある多重処理装置は故意でない限りコンピュータ・ システムに再構成されることはない。構成制御処理装置の機能は手動バックアッ プパネルにより安全保証されている。手動バックアップパネルはまた監視とエラ ーの表示を行う。以下の第２３〜２４図の説明は一例によるものであり、構成制 御処理の別の遂行も本発明の範囲内で可能である。

Ｃ０Ｐｉ＋１７０１は少なくとも２つのＣＰＵ系からこれらの系内の欠陥につい ての情報を受け、コンピュータシステムの必要な部分的切離しの決定を行うよう に構成されている。ｃａｐ装置は二重直列ビット転送線路を介して過当なＣＰＵ 系の割込前処埋装＃（第２図１４）ｌて；ザ続されるのが好ましいが、ＣＣＰ装 置が受ける清報は１つ、）　ＣＰ　Ｕ系の多くの場所で発生するものであっても 良い。区に示す記録用プリンタに変更を読出しても艮いっ 直列構成バス７０３を介してクレート構成アダプタの制御と監視がバス７０３の 代替経路７０！１，７０６を使ってＣＣＰ装置またはＭＢＰ制御装置如より行わ れる。一度に１つの経路だけが能動的であり、その能動経路はｃ　ａｐｌｉｙよ びＭＢＰ制御装電内の選択手段により自動あるいは手動で決定される。ＣＣＰ装 電内の選択手段は単安定回路７０７を有して動作を止めるべき処理装・置に直列 のスイッチ７０８を’ｔｉｌｌし、それにより）経路７０６が接点７１０により 切離され、同時にＭＢＰ制御装置内のリレーが穣励磁圧されて接点７１２が唖路 γ０５を接続し、その結果クレート構成アダプタがＣＣＰ装置からＭＢＰ制御装 置へ引渡される。

ＭＢＰ制＠制置装置７０４数のスイッチ７１３を有し、これらは手動で設定され て系全体の構成を定着する。ＭＢＰ制御装置は更に走査手段（図示しない）を有 して、接点７１２が閉じた時に各スイッチ１１３の設定状軸を走査して調べその 時の構成情報としてクレート構成アダプタ７０２へ読出す。スイッチ７１１も手 動で操作され、「手助」の位置で単安定回路７０１の機能を無効にしてクレート 構成アダプタの制御をＭＢＰ制御装置へ引［１これは修理のためＫＯＯＰ装喧を 切離す時の便宜的機能である。スイッチ７１１の「手動」への設定は＋５ｖ信号 の立下りに感応する割込前処理装置により検出されることになる。

第２４図は第２３図中で構成ハス７０３に接続されているクレート構成アダプタ ７０２の一実施例を示す。

以下の説明に重要でない線路を除き、構成バス７０３の線路７０６は５本の線を 含み、その内の２本はクレート構成アダプタへの直列受信信号用、３本はクレー ト構成アダプタからの直列送信信号用である。受信信号はＣＣＰ装置内のバス送 出器γ２０で作られ、光電カップラ７２２を介してクレート構成アダプタ内の直 列送受信器７２１へ送られる。信号は直列送受信器７２１かも、上記３本の内の １本がら給電さｎる光電カッ７’−Ｎ７２３”ｋ介してｃａｐ装置内のバスレン ーバ７２４に＃：続された残ζノ２本へ送られる。上記のバス送出器、バスレシ ーバ、および光電カップラは当技術分野において常用のものでありこれ以上の説 明な省（。

着目すべきことは上記の結果として構成バスが各クレート構成７ダプタから動罐 気的に絶縁されることである。光電カップラ７２５．７２６は経路７（１５のそ れぞれの線路に接続されているものと理解される。

公知のｔｉ線あるいは回路を介して直列送受信器１２１が受けた信号は第２４図 の右端に示す複数の出力線へ変換して出力されるう最上部の５本の線は例えば第 ２１凶の選択予備バスを構成して、［スイッチ・イネーブル］が出された時、所 属する周辺処理装置から切離して共通予備周辺処理装置へ接続するべき最大１６ 台のスイッチアダプタ６１０の内の１台を選択する。別の出力線は第２２図にお けるムバス・インターフェース６１１またはＢバス・インターフェース６１２の 片方を禁止する線路Ｄム、ＤＢＫ指定することができ、この場合最大１６＋１の 小分化メモ！ｊ−’６０Ｂを制御するために合計３４本の線が必要である。更に 別の出力線は第１０図のメモリー間リンクアダプタの送受信器３１２．３１３へ 接続してこれらのリンクアダプタを禁止させることができる。クレート構成アダ プタは検査信号を受け、且つこれらの信号を構成バスへ送るように構成されてい る。？りえば冷却ファンの圧力差を示すオンφオフ信号は直接直列送受信器７２ １へ入力し、アナ１グ信号をムーＤコ／バータとマルチプレクサを介して受けて も艮い。アナログ信号線は例えば４＃の電圧電流を検出する線路Ｐム、ＰＢ（＊ ２ｉ図）であり、クレート内の温度等を調べるために別の線路を設けても良い。

これらの検査信号はもしスイッチ７１０が閉じれば直列送受信器７２１により公 知の駆動回路を介して構成制御処理装置１２１へ送られ変換される。

あるいはもしスイッチ７１２が閉じれば状卵の表示以外に行動が生じない。

次に構成制御装置の機能の二三の例を挙げる。今、ＣＰＵ系が自己診断ルーチン により障害を検知したとすると、メツセージがその系の割込前処理装置を介し、 メツセージを分析してマルチプロセッサ・コンピュータシステムから部分的ある いは全面的に切離すかを決定するだめのプログラムとテーブルを有する構成制御 装置へ送られる。もしメモリー間通信網からＣＰＵだげを切離す決定がなされる と、構成制御装置は問題となって込るクレート構成アダプタへ向けてメノセー２ を送って６送受信器を禁止状報にして全ての１１ンクアダプタ（第１０図）を切 離させる。次にＣＰＩＪ系全体を切離す場合は、同様に構成制御装置によりメツ セージが発せられて問題のクレート構成アダプタＫ例えば全小分化メモリーのＤ ム信号（第２２図）を出させて障害のあるＣＰＵ系のムバスを切離す。別の例と して、Ｃ１ＰＨのプロトコルが周辺処理装置、例えば第２１図の６０１の障害を 検知することができるかも刈れない。この場合は構成制御装置が問題のクレート 構成アダプタにスイッテアダプｐ６１０のアドレスと「スイッチ・イネーブル」 信号を発行させて、第２１図により説明したようにスイッチアダプタを共通予備 周辺処理装置へ切換える６谷クレート構成アダプタとこれらのアダプタに共通の 構成制御装置との１田の通信は２つのモードで確立することが望ましい。送信モ ードではＣＣＰ装置は２バイトを発行し、第１バイトは問題のクレート構成アダ プタのクレートアドレス、第２バイトはクレート構成アダプタにより出力される 命令を定着する。受信モードではＣＣＰ装置はやはり２バイトを発行し、ｍ１バ イトは問題のクレート構成アダプタのクレートアドレスであり、ｍ２バイトは０ ０Ｐ装置へ監視のために込るべき直列送受信器７２１への入力信号の組合せを識 別する。それによりＣＣＰ装置はシステム全体の状態、例えば電源磁圧を監視す ることができる。

あるいは構成制御処理は上記の形式のＣＰＵ系によって実行することもでき、こ の場合構成制御装置はメモリー間通信網を介してマルチプロセッサ・コンピュー タシステムの他のＣＰＵ系と相互接続されている。

・浄書に内容に変更なし） マルＷＯ七１寸七ｓ／、−ルー 次り曾紙切 ＣＰＵ＃ｇアルス督１ｈ ｆｊ２８ヤ→’ｘ１ＫＷ＋ Ｆｉｇ、７　′Ｃイｆ／＋１　、＋’Ｅリーａ　４４’ｈフ丁１　、ｙ、−Ｆｉ ？Ｃ：　Ｊ’、ｌｌ！Ｆ＋ｇ　１０　メ七−り一間　りンク　１ηフ゛ηＦ＋ｇ 　ｉｌ　：Ｌ（ふ　リイマ　回路Ｆ＋ｄ、ｒｌ　Ｆｒｏｍ ２匹」二　子−９スト−１−ムーブロトクル＄り従Ｉ７−、紀れＦｌｇ、１６　 アトしスジＷ、−電＼Ｗ１の　＊１１マルス嶌（間Ｆｉｇｉ７　メＬリーマ　ノ フ゛ ｈｇ　１Ｂ　特ａ約ｍｌ＝ Ｆｉｑ、２３　；Ｑ〜に＃Ｉ喰ア使１星寥ｑ１／手ｔカバ７フγノフ゛Ｆｉｇ、 ２４　ηし一ト荊にべ　１／７ブダ手続補正書（方式） ％式％ １、事件の表示　昭和　年　特許願　第　号ＰＣτ／ＤＩ：８２１０００１１Ｂ ２、　発明の名称 マルチプロセッサ・コンビエータシステム３、補正をする者 事件との関係　特許出願人 住　所　東京都千代田区内幸町２−１−１　（飯野ビル）〒１００５、補正命令 の日付　昭和５８年　６　月　７　日６、補正により増加する発明の数 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．　個々の得成要素の障害に起因するコンビエータシステムの障害に対して回 復できるように構成したマルチプロセッサ・コンビエータシステムにおいて、各 々メモリ一手段と１つ以上の中央処理装置を有する複数の中央処理装置系と、 中央処理装置と、周辺機器制御装置と、直接メモリーアクセス手段とを含む複数 のアドレス源機器と、上記複数の中央処理装置系の各々に付属するメモリーバス 手段とを含み、 上記マルチプロセッサ砦コンビエータシステムのある数のメモリ一手段の少なく とも一部は上記複数の中央処理装置系の少なくとも２つの系の一部であシ且つ該 メモリ一部分と周辺機器の間のデータ転送を制御する周辺アドレス源制御装置に よる番地呼出しが可能でメジ、上記メモリーバス手段は中央処理装置によシ起動 される直接メモリーアクセス手段によって制御されて所属する中央処理装置系の メモリ一手段と該メモリーバス手段をメモリー間通信網へ接続する１つ以上のメ モリー間リンクアダプタとの間でデータを転送し、上記メモリー間通信網はそれ ぞれ２つ以上のメモリー間リンクアダプタを相互接続する複数の好適には受動的 なメモリー間リンクを含むことＹ％徴とする該マルチプロセッサ・コンピュータ システム。 ２、　請求範囲第１項において、それぞれの中央処理装置系に付属する少なくと も２つのメモリーバス手段はメモリー間リンクとのインターフェースを有し、該 メモリー関リンクの各々は他のメモリーバス手段とのインターフェースおよび上 記少なくとも２つのメモリーバス手段の１つだけこのインターフェースを有する ことを特徴とするマルチプロセッサ・コンビエータシステム。 λ　請求範囲第２項において、上記中央処理装置系は３つ以上の直線状の側辺を 有する複数の隣接する図形の角に構成され、該中央処理装置系は該図形の該直線 状の側辺に沿って相互接続され、該直線状側辺のそれぞれの１つに重なるメモリ ー間リンクはその腿の両端の中央処理装置系に排他的に接続されていること乞特 徴とするマルチプロセッサーコンピュータシステム。 ４　請求範囲第３項において、上記中央処理装置の１つ以上のサブグループのメ モリーバス手段にそれぞれのサブグループに共通の複数のメモリー間リンクによ シ更に相互接続されていることを％頷とするマルチプロセッサーコンピュータシ ステム。 ５、＃＃請求範囲第１項おいて、少なくとも１つの中央処理装置系は少なくとも ２つの中央処理装置を含むことを特徴とするマルチプロセッサ・コンピュータシ ステム。 ６、請求範囲第１項において、受動的メモリー間リンクに動作上接続するメモリ ー間リンクアダプタが上記メモリー関リンクの使用優先順位を決め且つ該メモリ ー間リンクによるデータ転送を制御するように１ＩＩＩ成されること１１ｔ％徴 とするマルチプロセッサ・コンビエータシステム。 Ｔ、　個々の構成要素の障害に起因するコンピュータシステムの障害に対して回 復できるようｖｃ構成したマルチプロセッサ・コンビエータシステムにおいて、 各々メモリ一手段と１つ以上の中央処理装置を有する複数の中央処理装置系と、 中央処理装置と、周辺機器制御装置と、直接メモリーアクセス手段とを含む複数 のアドレス源機器と、上記複数の中央処理装置系の各々に付属するメモリーパス 手段と、 各中央処理装置系から状況情報を受けるように相互接続され、且つ状況情報に応 答し、再構成情報を発生するＳ成制御処理装置と、 上記構成制御処理装置と相互接続され、且つ上記再構成情報に応答して上記マル チプロセッサ・コンピュータシステムのそれぞれのクレートを再構成する複数の クレート＋１４成アダプターとを含み、上記マルチプロセッサ・コンピュータシ ステムのある数のメモリ一手段の少なくとも一部は上記複数の中央処理裟１系の 少なくとも２つの系の一部であシ且つ該メモリ一部分と周辺機器の間のデータ転 送を制御する周辺アドレス源制御装置による番地呼出しが可能であシ、上記メモ リーパス手段は中央処理装置によシ起動される直接メモリーアクセス手段によっ て制御されて所属する中央処理装置系のメモリ一手段と該メモリーパス手段をメ モリー間通信網へ接続する１つ以上のメモリー間リンクアダプタとの間でデータ を転送し、上記メモリー間通信網はそれぞれ２つ以上のメモリー間リンクアダプ タを相互従続する複数のメモリー間リンクを含むことヲ特徴とするマルチプロセ ッサ・コンピュータシステム。 ８、　請求範囲第１項において、上記メモリー関通信リンクアダプタはそれぞれ のクレート構成アダプタに接続された許可（イネーブル）・禁止（ディスエーブ ル）手段を有し、それにより該構成アダプタは対応するメモリーパス手段をメモ リー間通信網から切塵す効力を持つことＹ％徴とするマルチプロセッサ・コンビ エータシステム。 ９、　請求範囲第１項において、周辺制御装置により番地呼出し可能な上記メモ リ一手段の少なくとも各小部分は個別のバス分離器ケ介して１つ以上の中央処理 装置系のメモリーバス手段に接続され、該バス分４１器ｒｉ対応するクレート構 成アダプタに応答して遇ばれたメモリー小部分７遇ばれたメモリーバス手段から 切離すことを特命とするマルチプロセッサーコンビエータシステム。 １Ｇ　請求範囲第１項において、上記の各メモリー小部分は少なくとも２つの個 別の電源から電＃を供給されることヲ特徴とするマルチプロセッサ・コンピュー タシステム。 １１、請求範囲第１項において、上記構成パスは上記クレート構成アダプタから 動電気的に絶縁され、且つ上記パス手段および上記メモリー間通信網から分離さ れていること１に％値とするマルチメモリ・コンビエータシステム。 １２、請求範囲第γ項において、各クレート構成アダプタは所楓するクレート内 に分散配置されて該クレートの動作状＠を検査する検出手段に接続される入力を 有し、該人力は上記構成制御処理装置によりアクセス可能であることを脣倣表す るマルチプロセッサ・コンピュータシステム。 １３　請求軛咄第１２項において、上記動作状態はクレート内の実際の電圧２よ び温度を含むことと特徴とスルマルチプロセソプ・コンビエータシステム。 １４　請求範囲第１項において、更に構成バスに接続されたバックアップ側御ｉ 直を含み、該構成バスは上記構成制御処理装置と該バックアップ制＃装置の切換 手段とに１Ｉｉｌｔ別に従続された余分のパスを有し、訳切羨手段は該構成制御 処理−Ａ１１の一動作に依存して上記通路の１つ１１工（イネーブル）シ、池の 上記通路′４１：ａ止（ディスエーブル）することｅ％徴とするマルチプロセッ サ・コンビエータシステム。 １５、請求範囲第１４項において、上記バックアップ制御装置は、 上記マルチプロセッサ・コンビエータシステムの事前に定めた構成を定義する設 定位ｌｉｔを有する手動設定可能な複数のスイッチと、 該スイッチの設定位置を走査して対応する構成情報を許可（イネーブル）された 時に構成バスへ読出す走査手段とを含むことを％徴とするマルチプロセッサやコ ンビエータシステム。 １ｓ、請求範囲第１４項において、上記バックアップ制御ｊ！ｔｉｆｒ／：１． 上記切換手段を無効（オーバーライド）にする手動設定可能なスイッチを有する 。 １７、請求範囲第ＴＩＡにおいて、１群の周辺プロセッサが上記メモリ一手段の １つの小部分だけを番地呼出しするように構成され、上記小部分は分離されてお シ且つ少なくと４１つの中央処理装置系のメモリ−バス手段に動作上接続され、 上記マルチプロセッサ・コンビニ−タンステムは更に、 １台を除く周辺処理装置の数に対応し、それぞれのクレート構成アダプタによっ て制御される複数の切換モジュールと、 該切換モジュールが第１の位置ＩＣある時にそれぞれの切換モジュールを介して １含を除く上記周辺処理装置群１Ｃ接続される複数の周辺機器とを有し、該１台 の周辺処理装置は選ばれた切換モジュールが第２の位置ＶＣある時に該モジュー ルの周辺機器に接続されることを特徴とするマルチプロセッサ・コンビ晶−タシ ステム。 １８、個別の中央処理装置系のメモリーバス手段が該個別中央処理装置系のメモ リー間のデータ転送を行うメモリー間通信網とのインターフェースを有する種畑 のマルチプロセッサ・コンピュータシステム用の中央処理装置系において、 プログラムとデータを格納するメモリーと、１台以上の中火処理装置と、 該中央処理装置以外の１台以上のアドレス源機器と、 該中央処理装置を第１の通路に沿って、且つ該アドレス源機器を第２の通路に沿 って該メモリーの第１部分に動作上接続し、更に該中央処理装置と上記他のアド レス源機器をそれぞれ該第１および第２通路に沿って、且つ共通の第３通路に分 って該メモリーの残りの第２部分に動作上接続するところのメモリーバス手段と を含み、該＠１および第２通路は該中央処理装置および該アドレス源機器が互に 競合することなく該第１メモリ一部分をアクセスするための効力ＹＮＬ且つ該第 ２メモリ一部分ンアクセスする時の互の競合を低減する効力を有し、１台以上の 核アドレス源機器は上呂ピ中央処理装置により起動されて上記メモリーから１つ 以上のアダプタを介して上記メモリー間通信網へのデータ転送を制御するところ の直接メモリーアクセス制御手段があることを特徴とする該中央処理装置系。 １９、請求範囲第１８項において、上記中央処理装置系は直接メモリーアクセス 制御手段によシ制御されるデータストリームの形成で２つの指定された中央処理 装置系間のデータ転送を行うところの類似の中央処理装置系にメモリー間通信網 を介して接続されており、上記指定された中央処理装置系の一方はそのデータ転 送ストリームだけのために確立された送信バッファを有し、他方は該データ転送 ストリームだけのために確立された受信バッファを有することを％徴とする中央 処理装置糸。 ２０　請求範囲第１９項において、上記直接メモリーアクセス制御手段は、 上記メモリー間通信網を介して他の中央処理装置系から受けた請求に応答してそ の要求により指定されるデータストリームを確立する手段と、該要求に応答して 中央処理装置に割込みをかけて要求されたデータス？　ＩＪ−ムのための空きメ モ・ノー空間を定義するス）　ＩＪ−ム記述子を発生する割込み手段と、 該直接メモリーアクセス手段に付鵬して膜数の冥際に有効なストリーム記述子を 格納する制御メモリーとを含むことを特徴とする中央処理装置系。 ２１、請求範囲第２０項において、上記割込み手段はデータストリームの終了に 応答して中央処理装置に割込みをかけて関連するストリーム記述子を抹消し、そ れによりそのストリーム記述子と共に割付けられたメモリー空間を解放すること を特徴とする中央処理装置系。 ２２、　１ｉｆｌ釆＃囲第１９項において、上記直接メモリーアクセス制御手段 は更にメモリー内のデータ源として指定されたバッファから上記メモリー間通信 網への各データ転送ス）　ＩＪ−ムへの転送速度を制御する速度制御手段を含み 、それによシフモリ−間通信網への各データ伝送ストＩＦムの転送速度を夫々に 独立に且つ中央処理装置から独立に確保することを％徴とする中央処理装置系。 ２３、梢求軛囲第２２項において、上記速度制御手段と、指定されたデータ転送 速度に従ってグループ化された各データ転送ストリームの入口（エントリー）を 裕稍するメモリーと、 あるデータ転送速度グループ内のエントリーを次ＶＣ低い転送速度のグループ内 のエントリーの２倍の頻度で走査し、且つ最高データ転送速度のグループ内の各 エントリーに対しては指定時間内に固定回数の定食？行うところの建査手坂とを 含み、各エントリーは該７Ｉ：ｆ手段によりアクセスされることにより＠接メモ リーアクセス制御手段により指定されるデータ転送ストリームの一部である１つ のデータブロックの転送を開始させるために使われること？：＊徴とする中央処 理装置系。 ２４゜プログラムとデータを格納するメモリーと、１台以上の中央処理ｆｃ償と 、 該中央処理装置以外の１台以上のアドレス源機器と、 個別にして動作上メモリーバス手段に接続されたメモリー小部分の１つだけを番 地呼出しするように構成された少なくとも１８１Ｆの周辺処理装置と、１台を除 く周辺処理装置の数に対応する複数の動作ｉＣｍＪ御される切換モジュールと、 該切換モジュールが第１の位置にある時にそれぞれの切換モジュール？介して上 記周辺処理装置に綴器に接続されることを−４９とする中央処理装置系。 ２５、請求軸１目４項において、上記周辺処理装置の谷メモリー小部分はそれぞ れの動作上制御されるバス分離器χ介して中央処理装置系のメモリーバス手段に 接続され、且つ１つ以上の該メモリー小部分は更にそれぞれ動作上制御されるバ ス分ＩＩＩ器を介して他の中央処理装置系のメモリーバス手段Ｋｇ続されること Ｔｋ特命とする中央処理装置系。 ２６．プログラムとデータを格納するメモリーと、複数の中央処理装置と、 上記複数の中央処理装置によシ共有されて該メモリー内のプログラム命令とデー タワードにアクセスするためのバス手段と、 自らが最も最近に用いたプログラムとデータのサブセットを格納するキャッシエ メモリーを有する少なくとも１台の中央処理装置とを含み、咳キャッシュメモリ ーはもし所属する中央処理装置のメモリーのある場所の内容のコピーが該キャツ シエメモリー内に存在すれば駅中央処理装置が対応する場所をアクセスするの′ ４を禁止する効力を有し、それにより各中央処理装置の該バス手段に対する競合 が低減されることを％倣とする多重処理モジエール。 ２７、請求範囲第２６項の多重処理モジュールを含むマルｆ　７’　ｏセラｔ− コンピュータシステム用の中央処理装置系において、該中央処理装置系は個別の 中央処理装置系のメモリーバス手段が少なくとも１つのメモリー間通信網とのイ ンターフェースを有して該個別中央処理装置系のメモリー間データ転送を行う糧 類のものであシ、該多重処理モジュールの上記共Ｍバス手段が動作***処理装 置系のメモリーバス手段の一部であること１に特徴とする該中央処理表置系。 ２８、請求範囲１ｉＩＩ２６項の多重処理モジュールを含むマルチプロセッサ・ コンピュータシステム用の中央処理装置系において、該中央処理装置系は個別の 中央処理装置系のメモリーバス手段が少なくとも１つのメモリー関通信網とのイ ンターフェースを有して該個別中央処理装置系のメモリー間データ転送を行う樵 急のものであシ、該中央処理装置は、プログラムとデータを格納するメモリーと 、該多重処理モジエールの中央処理装置以外の１台以上のアドレス源機器とを含 み、該多重処理モジエールの上記共有バス手段は動作***処理装置系のメモリ ーバス手段の一部でｓｂ、該多重処理モジエールのメモリーは該中央処理装置系 の該メモリーの第１部分を構成し、該メモリーバス手段は動作上腹多重処理モジ ュールの該中央処理装置を第１の通路に石って、また該アドレス源機器を動作上 第２の通路に沿って該第１メモリ一部分に接続し、更に該中央処理装置と上記他 のアドレス＃機器を動作上それぞれ該第１および第２通路に沿って且つ共通の第 ３通路に沿って上記メモリーの残りの第２部分に接続し、該＠１および第２通路 は咳中央処理装置および該アドレス源ａ器が互に競合することなしに該メモリー の該第１部にアクセスするための効力を有し、且つＭ第２部分にアクセスする時 に互の一合を軽減するための効力を有すること１に：Ｗ倣とする該中央処理装置 系。 ２９、複数の入出力端付きメモリー間リンクを有するメモリー関通信網を介して 有互接続されるコンビエータシステム間で冗長のデータ通信を行うメモリー間通 信システムにおいて、各コンピュータシステムは、１台以上の中央処理装置と、 プログラムおよびデータを格納するメモリ一手段と、 該メモリ一手段と該通信網の間のインターフェースを行う複数のリンクアダプタ と、 該コンピュータシステムにより起動されである数のデータブロックを中央処理装 置の介入なしに該メモリー闇通信網を介して事前に選ばれた他のコンピュータシ ステムへ転送する直接メモリーアクセス手段とを含み、上記各リンクアダプタは 少なくとも２つのメモリー間リンクの１つの入出力端に接続され且つ受信バッフ ァと送信バッファを有し、該送信ノくソファはその中にデータが存在する時は使 用中となりまた該データがメモリー間すンンへ転送された後は空きとなり、各リ ンクアダプタはｖＩ数のリンクアダプタに共通のメモリー間リンクの使用優先順 位を割当てるための効力を有する割当て制御手段を有し、上記直接メモリーアク セス手段は第１メモリー間り／りを介して行先きコンピュータシステムのリンク アダプタに動作上接続された所属リンクアダプタの選ばれ九空き送信バッファへ 上記数量のデータブロックを転送するための効力を有し、且つ上記データブロッ クの選ばれた送信バッファへの転送後所定時間以内に上記数量のデータブロック を有効に受取ったことを確認するメツセージが行先きコンピュータシステムの直 接メモリーアクセス手段から受信されるまで該行先きコンピュータシステムへ別 のメモリー間リンクを介して動作上接続された所属リンクアダプタの他の空き送 信バッファを繰返し選択するための効力を有することを特徴とする該メモリー間 通信７ステム。 ３０　請求範囲第２９項のメモリー間逼信７ステムにおいて、上記順位割当て制 御手段を含むリンクアダプタに接続された各メモリー間通信リンクは転送通路と 応答通路とを有し、上記順位割当て制御手段と、メモリー間リンクの転送通路が 使用されていない時に信号を発生する検出手段と、 転送バッファが使用中の時に許可（イネーブル）される遅＃；手段と、 他のリンクアダプタから転送ｉＩｉ路を介して受傷したデータを対応する応答通 路を介して該他のリンクアダプタへ送シ返すための効力を有する応答手段と、応 答通路を介して受傷したデータを送信バッファから対応する転送バッファへ送信 されるデータと比較し、もし比較した両データが等しくなければ上記データ転送 を、Ｊ！町し、もし比較した両データが等し