JPS58501602A - マルチプロセッサ・コンピュ−タシステム - Google Patents
マルチプロセッサ・コンピュ−タシステムInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
マルチプロセッサ・コンピュータシステム発 明 の 背 景
本発明はマルチプロセッサ形コンピュータシステム、特に現在および将来におけ
る非常に大形のデータ処理装置に対する必要性を満たす画側のない接続能力、処
理能力、および拡張能力を有する多重処理機能を含む応用を目的とするオンライ
ン、大容量、業務処理、および通信向けの計算処理に用いるマルチプロセッサ・
コンピュータシステムに関する。
このようなシステムは大容量のデータを高速でオンライン処理するために必要で
ある。その−例は自動クレジットカード・システムあるいは電気通信データの処
理であり、そこでは非常に大容量のデータが高速でシステムに受信され、分類、
前処理、記録、処理その他が行われる。
これらのデータ処理に対する必要性に加えてデータ処理システムは障害の補償に
対する特別の要求を満たさなければならない。
従来から用いられている障害対策として、多数のプロセッサ・モジュールが共同
して処理業務を行い、故障したモジュールの処理機能を他のモジュールが一時的
に代行できるようにすることが行われている。多数のプロセッサ・モジエールを
結合する公知の技術にはい(つかの重大な欠点かある。
@1の従来技術によれば、複数の(一般には2台だけ)汎用コンピュータが共有
メモリーを介して結合される。この方式にはメモリーの誤動作によりシステム全
体が不能とな1ハ更に複数のコン・ピユータが同時に共有メモリーを介した連絡
を要求した場合に生ずる接続の問題を解決するのが難かしいという欠点がある。
他の従来技術によれば、複数のミニコンピユータがそれぞれの入出力チャンネル
を介して結合される。この方式ではデータ伝送が比較的低速となり、即ち伝送帯
域幅が狭く、同時にミニコンピユータは元来この分野のために設計されていない
ために結合のためのハードウェアが比較的高価となる。従ってこの従来技術は技
術的問題の解決にはならず、更にオペレーティング・システムについても同様で
ある。
更に別の従来技術によれば、複数のプロセッサ・モジュールが特別のバス制御装
置により制御されるプロセッサ間バスを介して結合されてマルチプロセッサ・シ
ステムを構成する。各々の公知のプロセッサ・モジュールはメモリーに連絡し、
人出カチャンネルと動作上接続された中央処理装置を肩する。1台の4′14制
曳装置を多数のプロセッサ・モジュールの入出力チャンネルに接続することもで
きる。
後者の従来技術も上記の欠点の一部をまぬがれない。
第1に共有のプロセッサid1ハスに結合できるプロセッサ・モジュールの台数
には帯域幅の問題による制限があり、その問題は冗長なハードウェアを有するマ
ルチプロセッサ・システムによりのみ解決できるが、そのようなハードウェアは
有効に活用されず、その動作時間のために伝送能力が低下する。更に接続能力、
即ちシステムが高速に大容量のデータを受信する能力が低下する。その理由は入
出力チャンネルが中央処理装置(以下CPυと略す)とメモリーを共有しなげれ
ばならず、このことはシステムの処理能力を低下させ、またCPUがメモリーと
プルセッサ間パスの間のデータ転送に使われることにより更に処理能力が低下す
るためである。この従来技術は特に障害の補償に関するものであるが、機器制御
装置が誤動作すれば全ての関連周辺装置が動作不能になるという欠点を持ってい
る。
この欠点は現在の形式の機器制御装置が全システムの主要な部分を構成すること
から重大である。
結論として、従来技術の問題はより大きな接続能力および処理能力の必要性が実
現した時に生じたと言わな、ナればならない。その理由は障害の補償が必要条件
として直ちに現われ、それは上記のように多数のプロセッサ・モジュールの協力
を必要とするからである。
従来技術では障害補償の努力が、拡張能力がほとんど知られない概念であるよう
に接続能力とも理能力の犠牲のもとに行われた。CPU系の数は従来技術では知
られず且つ不可能であった儂に増やすことができ、このことは特に多重処理装置
系の相互接続のための多重転送線路の帯域幅制限を必然的に伴う。
本発明の目的は障害に対して補償し接続能力、処理能力、および拡張能力に対し
て個別に大きな改良を加え、その場合一方の効果が残りの2つの効果を着るしく
損わずに改良されたマルチプロセッサ・コンピュータシステムを提供することで
ある。
本発明の他の目的は接続能力を改善する障害補償の入出力機構を提供することで
ある。
本発明の更に別の目的は#害補償形システムにおける処理能力を改善するマルチ
プロセッサ・ユニット・モジュールを提供することである。
本発明の史に別の目的は拡張能力を改善する障害補償形メモリー間通信網を提供
することであるう発 明 の 要 約
本発明のマルチプロセッサ舎コンピュータシステムはメモリー間通信網を介して
相互接続された複数のCPU系を有する。
本発明によるCPU系は凰−のバス4vIl、メモリーおよび直接メモリーアク
セス(以下DMAと略す)手段を含む中核を中心に構築され、この中核は多重処
理動作において互にほぼ独立に機態する3つの衛星システムと協力するように設
計される。これらの衛星システムは複数の機器制御装置、複数のCPUおよび複
数のメモリー間通信路を有し、これらは吻合してメモリー間通信網と呼ばれる。
処理能力はバス競合の理由でCPUの台数に対し直線的には増加しないが、CP
Uの台数が増える場合に後述する手段を用いること罠より処理能力は着るしく向
上する。
本発明によれば、各CPU系内のメモリーは多数の部分に分割され、少なくとも
一部は2つ以上のCPU系で共有されて特に3m害補償の動作を行う。更に重要
なことは、そのような共有メモリ一部分または他のメモリ一部分は1つまたはそ
れ以上の周辺制御装置から直接番地呼出しすることができ、それにより無類の接
続能力が得られる。
拡張能力はメモリー間通信網によって得られ、この通信網はメモリーバス手段と
CPU系の間に確立された接続の必普帯域幅に応じて他のCPU系の組合せに広
(分岐させることができる。
メモリー間通信網によりもたらされる多(の可能性は、CPU、周辺機器制御装
置および直接メモリーアクセス手段を含むアドレスti、(アドレス・ソーシン
グ)機器がメモリーバス手段に結合されて上記中核内のデータ転送が可hヒな限
り互に独立に行われる時(て初めて最大の価値をもたらす。
本発明によるマルチプロセッサ・フッピユータシステムの拡張は良く知られる帯
域幅の間頚を生じない。
その理由はメモリー間通信網を構成するメモリー間リンクは全てのCPU$に接
続される必要がな(、必要帯域幅に対応する可変の長さに分割しても良いためで
ある。
本発明のマルチプロセッサ・コンビネータシステムにおける重要な装置はシステ
ム全体を監視するシステム構成制御手段である。この手段の任務の1つはメモリ
ーの部分群を1つのCPU系罠与えたり、多数のCPU系に分割して与えること
である。
システム構成制御手段は実際のCPU系内に含めて上記のメモリー間通信網に接
続しても良く、あるいは上記メモリーバス手段やメモリーバス手段から分離して
も良い。
システム構成制御手段の他の機能はマルチプロセッサ・フンピユータシステムの
プリント板モジュールの1圧、電流、および温度の状態を監視し、その結果例え
ff、メモリー間通信網、あるいは1つまたはそれ以上のCPU系の全てのある
いは一部のデータ伝送を許可したり禁止したりする。上記のマルチプロセンサ書
コンピュータシステムの監視は、障害捕慣形コンピュータのモジュールの障害率
が増加して@零補償の1)境条件が厳しくなった時K特に重要である。付加的な
安全対策としてバックアップ制御手段が設けられ、マルチプロセッサ・コンピュ
ータンステムをシステム+W ff %MI御手段内に生ずる哄勅炸から保護す
る。
更に本発明のマルチプロセッサ・システムを保護するために、少なくともシステ
ム構成制御手段と該手段により制御されるメモリーの可動部分は少な(とも2個
所の独立な4源から′44源合せ回路を介して電源が供給される。
前記のようにDM五制御装置が設けられ、cpuにより起動されることによって
データをGFTJ系のメモリーのある個所から他の個所へ転送する。注意すべき
ことは、二三〇〇41を的命令を除き、全てのデータ伝送はCPU系内の全ての
データ転送を管理するメモリーマツプ手段を介して行われる。
本発明によれば、メモリー間通信網を介して2つの指定されたCPU系のメモリ
ー間でデータを転送するためにDMム制御手段が設けられ、指定されたCPU系
の一方はそのデータ転送専用の送信)zソファを有し、他方のCPU系は該デー
タ転送専用の受信ノ〈ソファを有する。
本発明によれば、これらのバッファは専用に割付けられたメモリー空間を定義す
るいわゆるデータス) IJ−ム記述子と共に確立され、この記述子は要求され
たデータ転送が終了した時に抹消され、それにより記述子と共に割付(すられた
メモリー空間を解放する。記述子は上記D M A =制御装置内にある記述子
確立要求の受付は手段、CPUに割込みをかける割込手段、およびDMム制佃芸
装用の制御メモリーとを含む手段により確立される。
更に上記のDMム制御手段は源(ソース)として指定されたメモリー内のバッフ
ァからメモリー間通信網へ出る各データ転送ストリームの転送速度を制御する速
度制御手段を有し、それによりメモリー間通信網への各データ転送の速度を互に
独立に且つCPUからも独立にする。
本発明の別の概念によれば、CPU系はメモリ一手段の小部分だけを番地呼出し
することができる少なくとも1群の周辺処理装置を有し、各小部分は個別にメモ
リーバス手段に接続され、周辺処理装置の1台が常時切換モジュールを介して周
辺機器に接続されて故障の周辺処理装置の仕事を代行するバックアップ装置とな
り、それによりN+1の冗長度を確保する。
メモリーに接続されたバスの競合を減らし、マルチプロセッサ・モジュール内の
複数のCPHに共有される上記手段はキャッシュメモリーを有し、このキャッシ
ュメモリーはもしメモリー内の場所の内容のコピーがキャッシュメモリー内に存
在すれば、そのキャッシュメモリーが所属するCPUがメモリーのその場所を呼
出すことを禁止する。
本発明のCPLT系のバス機構は3本のデータ通路を有し、メモリーバス手段は
CPUを第1の通路を介し、まfccPU以外のアドレス源機器を@2の通路を
介してメモリーの第1の部分に接続し、該CPUおよび上配信のアドレス源機器
をそれぞれ第1通路および第2通路ならびに共通の第3通路を介して該メモリー
の残りの第2の部分に接続する。上記第1および第2通路により、cpuおよび
他のアドレス源機器が互に競合することなくメモリーの第1の部分を呼出すこと
ができ、更にメモリーの第2の部分を呼出す際の競合が軽減される。
CPU系をメモリー間通信網に接続するリンクアダプタは本発明によれば送信バ
ッファーが使用の時はメモリー間通信網の使用順位を自動的に割当てる。更にリ
ンクアダプタと協力するDMム手段が自動的にリンクアダプタの空き送信バッフ
ァをうめる。それによりメモリー間通信網を介するCPU系間のデータ転送がG
PUの介在なしに行われる。
本発明の他の目的は以下の説明、特許請求の範囲、および添付図面より明らかと
なろう。図面は本発明の原理と、原理を適用する上での当面最適と思われる実施
例を例示するものである。同等の原理を実施する他の実施例や構成上の改変は本
発明の範囲内で本技術分野の熟達者により可能である。
図面の簡単な説明
第1図は本発明のマルチプロセッサ・コンピュータシステム全体の実施例を示す
ブロック図であり、メモリー間通信網により相互接続された複数のCPU系を示
す。
第2図は第1図中のCPU系を詳細に示すブロック図である。
@3図はマルチブーセッサ拳フンピ〉−タシステムの一部であり1本発明のメモ
リー間通信網の構成の一実施例を示す。
第4図は本発明のメモリー間通信網の他の実施例を示す。
第5図は本発明によるマルチプロセッサ・モジュールの一実施例のブpツク図で
あり、第2図のCPU系の詳細をも示すものである。
第6図は第5図中のキャッシュメモリーを含むマルチプロセッサ・モジュールの
処理能力の向上を示す線図である。
第7図にキャッシュメモリーの原理を示す図表である。
第8図は第5図中のキャッシュメモリーの機能の説明に関する詳細なブロック図
である。
第9図は1つのメモリー間通信リンクの複数のメモリー間リンクアダプタへの接
続を示す結合方式図である。
第10図は第9図中のメモリー間リンクアダプタの詳細を示すブロック図である
。
第11図は第10図中の送信状帖制御装置に含まれる送信タイマ回路を示すブロ
ック図、および本発明のバス割当手段を良く理解するための図表である。
第12図は第2図中のDMムインター7エース制御装:mの詳細なブロック図で
あり、本発明によるストリーム記述子を確立するのに必要な、111 #メモリ
ーと割込制御装置iな示す。
第13図はメモリー間通信網を介して伝送されるデータおよび信号プμツクの好
適なフォーマットを示す。
第14図は第12図中の制御メモリーの詳細な図表であり、ストリーム記述子の
1立を部分的に例示し、ゲータの転送を促進して本発明のメモリー間通信網を有
効利用するための制御処理を部分的に例示する。
第15図は第14図と関連してデータストリームの流れを包括的に示す図である
。
第16図はメモリーマツプによりアドレス源・幾器の128にワードの論理アド
レス空間をCPU内の物理的メモリーの16Mワードのアドレス空間へ変換する
様子を示す因である。
第17図はCPHの各アドレス源Pi器:(1対の10有Oアドレスでグメ/ト
を与えるセグメントRAMおよび→器の倫理アドレス空間から物理アドレス空間
への変換を定着するマツプ変換メモリー7)3能を示す図である。
第18図はメモリーマツプによるアドレス1喚2でよらずにCPU系のメモリー
マツプ、 ’nil 仰メ−て一す−、および制惰・状況レジスタな虐定する峙
丙的読書きの各44路を示すブロック図である。
@19図はCPU内のメモリーマツプによるデータ転送の各4経路を示すブロッ
ク図である。
第20図はメモリーマツプ、割込前処理装置、およびメモリー内DMム制御装置
を示す詳細な機能グロック図である。
第21図はN+1の冗長度で構成され九谷周辺処理@鑞に対して小分化された2
つのCPU系のメモリーの共4部分を示すブロック図である。
$22図は第21図中の1つの小分化メモリ一部分および七〇付楓要素を示すブ
ロック図である。
第23図は複数のクレート(crtte ) 11成アダプタに接続された本発
明による構成制御装オの一実施例を示すブロック図である。
第24図は第23図中のクレート構成アダプタの結合関係を示すブロック図であ
る。
第1図は本発明のマルチプロセッサ・コンピュータシステムの一実施例を示す。
同図は1固別に伜で囲んだ1〜Nの番号を付けたCPU系を示し、各基は略示す
るメモリー間通信網に接続されている。各CPU系のバス手段はリンクアダプタ
およびD M A 罰#装置を介してメモリー間i1M信網に接続されている。
CPU系の詳細なJ!4伐汐りが第2図に示されるが、システム構成の主要な特
徴を初めに第1図により説明する。本質的概念として各CPU系のメモリーは部
分に分割され、その内少なくともいくつかのメモリ一部分は2つまたはそれ以上
のCPU系の闇で共通である。これは第1図のメモリー5で示され、後述する手
段によりメモリー5を枠に含める2つのCPU系の一方に機能的に接続すること
ができる。メモリー5は3つのポートを有し、その内填3のポートは多数の通信
線とメモリー5の間の直Wk接続を制御する機器制御装a15に接続されている
。それにより通信データはメモリー5に直接入力することができ、また一方また
は他方のCPU系からそれぞれの負荷に応じてアクセスすることができ、史に一
方の系が故障した場合は他方の系が全てのデータ伝送を代行することができる。
これらのデータ伝送はCPU系内のCPUに負担をかけずに行うことができ、更
に重要なことに本発明のシステムではメモリー5に入力したデータをメモリー間
通信網を介して他のCPU系内のメモリ一部分にそのCPtTに負担をかけずに
転送することができる。もし優者のメモリ一部分も機器制御装置に直接接続され
ていれば、そのメモリ一部分からデータを:aIfiることが容易にできる。可
能な機器制御装置の台数は非常に多く、データ転送がCPUの介入なしに行われ
るためにバス線上の情報密度は非常に高くなり得るため、マルチプロセッサ・コ
ンピュータシステムが今日すでに必要とされる種度に拡張されるとメモリー間通
信@に請求される帯域幅は公仰の方法では満たすことができない。従って本発明
の他の特徴はこのシステムがいかなる要求にも応じて拡張できるようにメモリー
闇通信網を設計することである。これについては第3図と第4図に示すメモリー
関通信網の例によって後に説明する。
第2図はCPU系の主要構造の一例を詳細に示す。
本発明のシステムがいかにしてぼう大な量のデータを伝送することができるかを
前に説明したが、このことは各CPU系内のCPUがそれに見合う速さでデータ
を処理することを必要とする。そのためにCPU系は複数、例えば5台のCPU
lを有し、それらfipミルバス介してCPU系内のメモリ一部分2を直接番
地呼出しすることができる。それKよりCPU1はCバス7およびメモリー拡張
バス8の動作とは独立にメモリー2を直接呼出すことができる。更にCPHの効
率を高めるために各0PUKはキャソシェメモリーが設けられ、それによりCP
Uとメモリー2の間で必要な通信が着るしく低減される。
前記の各CPU系のメモリーの分割が第2図に示される。即ちメモリー2は一般
にCPU系の全メモリーの小部分((過ぎず、これに加えてメモリー3.4.5
が設(すられている9メモリー5は付属の機器制御装置15と共11図にも示さ
れ、メモリー4にも例えばプリンターを制御する機器制御装置が直接接続され、
メモリー3は単に全体のメモリー容量を増すために用いられる。DMA剣御装肴
13はこれらのメモリ一部分の間のデータ伝送を制御する。注目すべきは少なく
ともメモリ一部分2Fi2つのポートを有し、それによりCPHの介在なしでメ
モリ一部分2と例えばメモリ一部分5の間でデータを伝送することができる。参
照番号9.10.11はバス駆動回路であり、これらはデータ伝送の流れの変更
に応じてバス6.7.8を分離するっこれらのバス分離器9,10.11は公知
の方法で制御されるものであり、詳しい説明を省く。注目すべきは、二三の特権
的命令を除きバス6.7.8を経由する全てのデータ伝送は(3PU系の全ての
データ伝送を監視するメモリーマツプ・モジュール12を介して行われるう多く
のデータ転送は割込制御で行われ、このデータは割込前処理装置114により前
処理されろうこれまでに述べた各装置については後に詳述する。
Cバス7も原則的には例えば制御装置116を介して周辺機器に接続しても良い
が、好適にはCPTJ系内のメモリ一部分と第2図に示されるメモリー間通信リ
ンクを介して他のCPU系のメモリ一部分の間の直接データ通信のためのメモリ
ーバス手段として用いられる。
本発明のマルチプロセッサ・コンピュータシステム内の全てのメモリー間通信リ
ンクは第1図に略示するメモリー間通信網を構成する。バス7とメモリー間通信
リンクの間の接続は複数のDMムインターフェース制fluteを介して行われ
、これらの内の2台の制#@117.18が第2図に示される。図示するように
各制御装置は複数のアダプタに接続され、則ちアダプタ19.20は制御gc置
1Tに接続され、各アダプタはそれぞれのメモリー間リンク21.22に接続さ
れている。実施例として、Cバス7は17.18等の合計4台の制御装置4に接
続され、各制御装置は19.20等の合計32台のアダプタに接続される。明瞭
にするためδII 1iIII装護17に付属するメモリー間リンクをム群とす
る。(第1図の記号ム、Bを参照)但しこのことは本発明の範囲を限定するもの
ではなく、例えばム群のメモリー間リンクが他のCPU系の第1の組合せまで伸
長しム群の他のメモリー間リンクが他のCPU系の他の徂合せまで伸長すること
もある。メモリー間通信網の具体例を第3図と第4図により説明する。
第3図はマルチプロセッサ・コンピュータシステムの9つのCPu系を略示し、
システムは図示する構造に基すいて拡張することかできる。CPU系ばN、P。
Rと呼ぶ列の上に配列され、各列は主としてそれぞれのメモリー=+1=信耐リ
ンク詳N+ 、Pl 、R1に接続されている。このことは−617ンク群がそ
れぞれのQPU系列内のリンクアダプタの大部分を占有することを意味する。残
りの比較的少数のリンクアダプタは第3図に示す垂直のメモリー間通信リンクに
割当てられる。
第3.jJK略示するメモリー、間通信網は′寺に大量のデータ処理に汀彷であ
るが、これを有渾のデータ処理区画に分割することができる。可能な−として、
高密度のデータがapu系列N1.N+1−−一に到来し、データ処理の第1の
部分がメモリー間通信リンク群NLを用いてN列で行われて中間結果を生ずる。
中間結果の規模は初めに受信したデータ信号の規模より十分に小さく、そのため
中間結果はに列から垂直のメモリー間通信リンクを介して比較的帯域幅が狭いP
列のCPU系へ容易に転送することができる。次に中間結果はリンク群PLを用
いるP列のCPu系の中で新たな処理を受ける。このような処理は8列のCPU
系まで継続して行われ、あるいは必要により更に続行される。
第3図により説明した本発明のメモリー間通信網の例は、全てのCPU系が全て
に共通な1つまたはそれ以上の通信バスに接続された従来技術に対し明白な利点
を有する。そのような通信バスの帯域幅の問題は克服し難いものであったが、本
発明によって解決された。
即ち第3図に例示するマルチプロセッサ・コンピュータシステムは本来データ送
信における帯域幅の問題により可能でない範囲まで拡張することができる。
第3図に示すメモリー間通信網は障害に対して有効である。例えばもしCPυ系
N+1が故障すると、その動作をOPU系N+2が一時的に代行することができ
る。その理由は後者のCPU系が故障中のCPtT系のニーザブルブラムのフピ
ーを上記のメモリーシステム(その一部はN列のCPU系の間で共通疋すること
もできる)を介して呼出すことができるからである。
第4図は本発明のメモリー間通信網の他の実施例を示す。各CPU系は直接的な
相互通・信のためにfi接するCPU系とだげ接続されている。このメモリー間
通信網では、例えばCPU系P+1はメモリー間通信すンクムL 、BL 、O
L 、DLをそれぞれ介してCPU系P 、N+1 、P+2 、N+1に直接
接続されている。
各CPU系間のデータ通信の規模を事前に見積ることによりメモリー間通信リン
クの帯域幅を必要に合せることができる。例えば系PとP+1の間のデータ変換
量が系P+1とN+1の間のデータ変換量より2倍だけ多いとすれば、ムLの帯
域幅をDLの帯域幅の2倍に設計する。そのことはメモリー間通信すンク群ムL
がリンク群DLより2倍多くの通信リンクを含むことを意味する。CPU系P+
1はDLに接続されるリンクアダプタの数の2倍のリンクアダプタをムLに接続
して持てば良い。このように第4図の例は各CPU系がメモリー間通信網の帯域
幅を最大限に使って他の4つのCPU系と直接接続される様子を図示するもので
ある。この通信網は任意の方式で拡張することができ、例えば図示される2次元
の構成をより多次元の構成に拡張しても良い。
第4図のメモリー間通信網の障害補償については第3図の構成で説明した程明白
ではない。しかしながら障害確率の計算ではしばしば正常の負荷状店における帯
域幅の必要性が示される。従って第4図に示す基本構成のブルチプロセッサーコ
ンピュータシステムに非常に大きな総合帯域幅を持たせ、且つこの基本構造にか
なり小さな総合帯域幅を有するメモリー間通信リンクの予測異常負荷に合せた上
部構造を持たせても良い。
総合メモリー間通信網の様子は例えば第3図を第4図の上に置いて対応するCP
U系をそれぞれ一体化したものとなる。
以上に本発明のマルチプロセッサ・コンピュータシステムがいかにして高速、障
害@償、且つ増加し続けるデータ量に関する将来の要求に応じるかを説明した。
データ処理能力に寄与するシステム構成要素について以下に詳しく説明する。
マルチプロセッサ・モジュール
第2図に示すCPU系は第5図に示すようなマルチプロセッサ・モジュールを含
んでいる、第5図に示すマルチプロセッサ・モジュールの一般的tJ的はcPL
I2o 1#%CPU系の)モリ−203゜206Y呼出す際にPバス204の
使用を許すことである。本発明の重要な特徴として各CPU2011−iそれぞ
れに接続されたキャッシュメモIJ−202を有し、それにより0PU201が
Pバス204を介してメモ!J−203のある場所の内容を読む場合;でもしそ
の内容が直属のキャッシュメモリー202内にあればメモ!J−203の呼出し
は楽土される。
マルチプロセッサ・モジュールが毎秒実行する最大0
命令政を制約する要因はPバス204上のOP U 201の頃合であるため、
キャッシュメモ’J−202によりPバス204使用の必要回数が低減すること
によりモジュールの処理能力が着るしく向上する。
46図はキャッシュメモI)−202をそれぞれ有するCPU201によるマル
チプロセッサ・モジュールの噂合処理能力の向上を、キャッシュメモリーを持た
ないCPUの場合と比較して示す。この線図はキャッシュメモリーを持たない単
一のCPUを含むモジュール(従ってPバスの競合は生じない)Kより得られる
4価処理能力の単位で評価され、モジュール内のCPHの台数の関数として表わ
されている。第6図が示すようにモジュール214内に単一のCPO201があ
る場合、キャッシュメモリー202付きのCPU201はわずかに大きな処理能
力をもたらし、これはキャッシュメモリーがメモリー203.206より速く呼
出せるためである。モジュール214内のCPU201の台数を3台以上に増や
した場合、キャッシュメモリーを持たないCPU’/Cよるモジュール214の
総合処理北方はキャッシュ付きの2台のCPIJ嘴成の能力以上には増加しない
。それはPバス上でのCPU201の競合のためである。=t tc 第s図が
示すように、七ジ1−ル214にキャッシュメモリー付きCPU201を5台設
けることによりCPU45台分に相当する処理能力が発揮される。それはキャッ
シュメモリーがPバス204上の0PU201の競合を低減させる丸めである。
キャッジ、メモリー202のm能
0Pi7201からのメモリー203の読出動作において、メモリー203を呼
出す前にキャッシュメモリー202が続まれ、もしデータがキャッシュメモリー
202内に存在すればそのデータが0PtT2 G 1に与えられてメモリー2
03の呼出しは行われない。もしデータがキャッシュメモリー202内に不在で
あればメモリー203がPバス204を介して続出されてデータが0PU201
に与えられ、同時にそのデータがキャッシュメモリー2(12内にコピーされる
。
CPO201からのメモリー書込動作において、それかすでにキャッシュメモリ
ー202ヘコピーサレタ場所である場合はメモ!J−203および対応するキャ
ッシュメモリー202の場所が更新される。Pバス上の他のCPt1201また
はCバス205上の7ドレス源機器216からのメモリー書込動作において、そ
れがキャッシュメモリー202ヘコピーされた場所である場合はキャッシュメモ
!J−202内のコピーが抹消される。
第5図において各0PU201は直属のキャッシュメモリー202を有し、且つ
キャッシュメモリー202内にコピーを首する個所の読出しを除きメモリー20
3゜206の全域に対して、Pバス204を介して番地呼出しを行う。CPU2
01は公知の原理によりPバス割当てモジエール212の制御のもとKPババス
04を多重使用する。即ち0PU201はPパス204の制御権を待つ時、呼出
すべきメモリー個所の論理アドレスなPバス204とバス分離器209を介して
メモリーマツプ208へ送り、そこにおいて論理アドレスからメモリー203.
206の物理アドレスに変換が行われ、物理アドレスがバス分離器209とPパ
ス204を介してメモリー203へ、あるいはバス分離器211とメモリー拡張
バス207を介してメモリー206へ伝えられる。書込サイクル中、CPO20
1は更に呼出したメモリー個所に書込むべきデータワードなPバス204上へ出
力する。このデータワードはPバスから直接メモ’、1−203へ、あるいはバ
ス分離器209、内部バス215、およびメモリー拡張バス207を介してメモ
リー206の呼出し個所に書込まれる。現出サイクル中、メモリー呼出し個所の
内容はメモリー203からPバス204を介して直接、あるいはメモリー206
からメモリー拡張バス207、バス分離6211、内部バス215、バス分離器
209およびPバスを介して0PU201に与えられる。
上記と完全に項似関係にあるのがCバス205上のDMA制一段重216等のア
ドレス源機器による書込および読出サイクルであり、この場合CPU201がD
Mム制御装置216で置換され、Pバス204がCバス205で置換され、バス
分離器209がバス分離器210でd換され、Pパス割当モジュール212がC
バス割当モジュール213で置換される。
引続き第5図において、CPU201は128にワード(IKワード=1024
ワード)の隣接する論理メモリーを番地で呼出すことができる。この論理メモリ
ーは各々1024ワードから成る128の論理ページに分割され、メモリー1ツ
ブ208は上記の動作においてCPUから出力された0〜121の論理ページ番
号と各ページ内のO〜1023の論理位置番号から成る論理アドレスを、0〜1
6384の物理ページ番号と各ページ内のθ〜1023の物理位置番号から成る
メモリー203,206内の実際の物理アドレスに変換する。但し物理位置番号
と論理位置番号は同一である。0〜1023の物理ページ番号は−・メモリー2
03内により、1024〜16384の物理ページ番号はメモリー206内にあ
る。キャッシュメモリー202は1にワード(1024ワード)の高速バッファ
メモリーであり、CPO201が最も新しく呼出したメモリー203内の場所の
内容のコピーを格納する。キャッシュメモリーは所属するCPU201により論
理ページ番号に依存せずに論理ページ内の論理位1番号でアドレス指定されるか
、または内部バス215、バス分離器209およびPパス204を介してメモリ
ーマツプ208から物理ページ番号に依存せずに物理ページ内の物理位置番号で
アドレス指定される。
第7図はCPt12 (11がキャッシュメモリー202を呼出す場合の「多数
対1」の対応原理を示す。
第8図恍示すキャッシュメモリーの各場所はメモリー203からのコピーされた
対応する位置番号のデータ内容以外に、メモリー203内のコピーされた場所の
論理ページ番号230、物理ページ番号233およびキャッシュメモリー内のそ
の場所の内容が有効であることを示す有効エントリービット231とを格納して
いる。
第8図で0PU201のPバス204上のメモリー203のある場所に対する読
出動作は、Pバス204をアクセスする前にその場所の内容がキャッシュメモリ
ー内にコピーされているかの検査から始まる。CPU201はセレクタ241を
介して論理位置番号釦よりキャッシュメモリー230,231,232,233
を番地呼出しする。呼出された場所の論理ページ番号230は比較器234によ
りcptr2o 1が発行した論理ページ番号と比較され、比較一致の結果とそ
の場所のセットされた有効エンド1y−ビット231とCPU読出信号とがムN
Dゲート235.237により照合されてキャッシュメモリー内にコピーが存在
することを示すHIT信号が出力される。HIT信号はデータワードのコピーを
メモリー232からバッファ236を介してCPU201に与え、c pnip
バス204をアクセスすることなく読出動作を終える。もし検査の結果としてH
IT信号がムNDゲート23Tの出力に生じない時は、CPU20iは的記のよ
うにメモリーマツプ(第5図の208)Kよる論理アドレスから物理アドレスへ
の変換を含むPバス204のための通常の読込サイクルに入る。キャッシュ制御
装置246は、CPU201がPバス204を介してメモリー203から受取っ
たデータワードをキャッシユ・データワード◆メモリー232内に格納し P
ハス20A上の物理ページ番号をキャッシュ物理ページ・メモリー233内に格
納し、0PU201からの論理ページ番号をキャッシュ論理ページ・メモリー2
30内に格納し、更にキャッシュ有効エントリー・メモリー231ノ有効エント
リービツトをセットする。これらの情報は全てセレクタ241を介するCPU論
理位置番号により指示される場所に格納される。更に第8図において、CPU2
01のメモリー203に対する書込動作は、キャッシュメモリー内にコピーがな
い場合の上記メモリー203に対する読出動作と全く同じ手順で行われ、メモリ
ー203に書込まれた内容のコピーによりキャッシュメモリーが更新される。
Pパス204またはCバス205上のCPU201以外のアドレス源機器がメモ
リー203に書込を行う場合にもキャッシュメモリー内にコピーされたデータワ
ードがメモリー203の対応する場所の内容と常時一致することを保証するため
に、Pバス204とCノくス205は書込の際のそれぞれの物理位置番号を有し
てセレクタ241を介して物理ページ番号メモリー233の番地呼出しに用いら
れ、その物理ページ番号をPバスまたはCバスの物理ページ1号と比較を行う比
較器238に出力し、もしメモリー203内のアドレスがキャッシュメモリー内
のコピー と対応すれば比較423Bの出力がORゲート247からの書込信号
と共にムNDゲート239に入力さ・れる。ORゲート247からの信号はPバ
ス204からのCPU書込信号をNAND回路240を介して反・転させたもの
でCバス205による書込みまたはPバス204上のCPU以外による書込みを
示す。ムNDゲート239の出力は有効エントリービット・メモリー231内の
番地呼出しされた場所の出力と共にムNDゲート248へ入力されて不一致信号
を生じ、この信号がキャッシュ制御装置246に与えられて有効エントリー・メ
モリー231の番地呼出しされた有効エントリービットをリセットし、それによ
りキャッシュメモリー内の番地呼出しされた場所の内容が抹消される。
メモリー間通信網システム
次に第1〜4図に示すメモリー間通信網につき、この通信網をDMム制御装[1
(第2図の17)を介してCPu系のCバスに接続するリンクアダプタと共に説
明する。
この実施例では各メモリー間リンク(例えば第2図の21はデータ線301と応
答線302の2本のケーブルを有する(第9図参照)。各ケーブルは個々のCP
U系の複数のリンクアダプタ0 、1、−−−Nの間の直列データビット転送の
ための1対の撚線な有する。
データビットは典形的には16 MHzで転送され、ケーブルのインピーダンス
整合のために抵抗Rが設けられている。
多くのリンクアダプタを1本のケーブルに接続する条件とシ【、ケーブルはこれ
らのリンクアダプタから動電気的に絶縁されていなげればならない。この理由か
ら各リンクアダプタはトランス303,304(第10図も参fA)を有してリ
ンクアダプタ内の送受信器をケーブルに接続する。
@10図は本発明によるメモリー間リンクアダプタの一央m例を示し、このアダ
プタはバス311を介して複数のリンクアダプタに共通のDMA91i装賃に接
続されている、第10図に示すリンクアダプタは2個の送受信器312,313
を有し、これらは送受信器313から受信バッファ316へのデータを・鉦列並
列変換する受信回路314と、送信バッファ317から送受信器313へのデー
タを並列直列変換する送信回路315にそれぞれ接続されている。上記の谷バッ
ファはバス31 i Ic接続され、且つそれぞれ受信状す制御装fi318と
送信状聾5(制御側119により制御される。送受信器312はレジスタ32(
1,321に接続され、これらKついては以下にリンクアダプタの順位穿ト当原
理の説明で更に述べる。
バス311は更に受信状標制#装置318と送信状聾制#装91319にそれぞ
れ連絡する状況レジスタ322.323に接続されている。状況(ステータス)
レジスタ323の判定で送信バッファ317が突きであったと仮定すると、DM
ム制御装置はデータブロックを受信バッファ311へ送り、続いてバッファ31
7が役用中であることを示すよう□にレジスタ323の内容を変えて送1g状1
制#装置319のバス割当サイクルを可能にする。この動作は第11図により更
に詳しく説明する。
使用順位割当サイクルは、もしデータ19301 (第9図)が使用されてな(
すれば送信バッファ311からデータd301への読出しを起動するメンセージ
が送信バッファ317に与えられることを意味する。続出しと同時(てデータは
周期的冗長度判定器324へ転送さn1データブロツクの第4バイトかレジスタ
325内に保持される。もし少なくとも4バイトが予定の受信リンクアダプタに
より受信されろと、送信リンクアダプタは上記第4応答バイトを&!格302
(@9n)およびレジスタ321への送受信器312を介して受信する。レジス
タ321,325の内容は比較4326により比較され、もし両者が等しければ
送信状dl 刑tm装置はバッファ317からのデータの:ft、出tt4ける
ことができる。送信バッファ317が空きの時は、判定器324からのチェック
バイトの送信をもって送信が終了し、送信バッファが空きであることを示すよう
にレジスタ323の内容が変更されることKなる。もし比較器326によるデー
タの比較結果が不一致であった場合、送信状態制御装置319は送信バッファ3
17からの絖出しを停止してレジスタ323が送信バッファの使用中を表示した
ままで新しい割当サイクルを起動するように指示される。
レジスタ322が受信バッファ316の空きを示す時はいつでも第10図のメモ
リー間リンクアダプタはデータ@301(第9図)と送受信器313を介してデ
ータを受信する用意があるうデータは受信回路314により受信され、該回路は
データを判定器324へ、史に並行して受信バッファ316へ、また第4バイト
をレジスタ320へ分配する。該レジスタ320はこの第4バイトを送受信器3
12および応答@302(第9図)を介して送信リンクアダプタへ送る。受信パ
ン7丁316がふさがり、判定器324がエラーを検出しなければレジスタ32
2の内容はバッファが使用中であることを示すように変更される。状況レジスタ
322からの指示によりDMム制御装置はデータブロックを受信バッファ316
に与え、その後レジスタ322の内容をバッファが空きであることを示すように
変更する。
第11図を参照して上記の使用順位割当サイクルな説明する。第11図は送信状
幅制御装置f319 (第10図)に含まれる送信タイマ回路を示す。タイマ回
路はカウントダウン・カウンタ331と、自走カウンタ332と、プルグラム可
能読出専用メモリ(ROM)333と、別のカウントダウン・カウンタ334と
、7リツプフロツプ335と、遅延回路339と、ムNDゲート336.337
.338とを含む。タイマ回路の動作を説明するためには、線路休閑信号が必要
であるが、この信号はデータ線が休閑状轢である時に図示しない検出回路により
作られる。
状況レジスタ323が送信バッファの使用中を表示している時は、データ線の休
閑状轢が検出されるまでタイマ回路は待ち伏頷となる。線路が空(と、ムNDゲ
ート33Bと遅延回路339によりエムC信号が作られる。エムC信号はデータ
線上での伝幡遅れにより2μsだけ遅れる。エムC信号はフリップフルツブ33
5をリセットし、且つカウンタ334がメモリー333から数値を受取るのを許
可(イネーブル)する。
カウンタ334はクロック信号に従って上記数値のカウントダウンを開始する。
カウンタ334の全ビットが10”になると、出力信号がANDゲート337に
与えられ、もしデータ線が未だ休閑であればANDゲート331はフリップフル
ツブ335をセットしてSTD信号(データブロックの送信開始)を作る。もし
データ線が使用中であれば、データブロックの送信は起動されず、データ線が次
に休閑になった時に上記の手順が繰返される。−にエムC信号はカウンタ331
を制御し、このカウンタは最初のエムC信号の発生により全ビットが“1″にセ
ットされる。カウンタ331゜332からの出力信号はメモリー333のアドレ
ス入力信号を構成し、メモリーの内容がエムC信号によってカウンタ334にロ
ードされる。
第1I!?1目の割当サイクル中、カウンタ331からのd出力はd=15であ
り、自走カウンタ332からのr出力はr=0〜15である。今d=15、r=
1と仮定すると、数値F241がカウンタ334にロードされ、この数値はデー
タブロック送信の起動の実際の時間遅れを表わす。
メモリー333の256個所の内容は次の規定によりプリρ−ドされる。即ち、
最上位のビットけdの各値に対する固定数値を表わし、この数値はd=15の時
の最大値からd=Oの時の0まで減少し、最下位ビットは各メモリー位置に対し
てランダムである。最下位ビットは、個別のCPTJ系の2個の自走カウンタ3
32が非同期であり同じ値のrを同時に発生しないと仮定して、ある同定数値を
表わすかも知れない。このことは1固別のリンクアダプタがデータ線へのデータ
の読出しを同時に起動できることを意味する。このようなことを防ぐためにメモ
リー内の最下位ビットは前記のランダム数を表わす。メモリーの内容で表わされ
る時間遅れは勿論カラ/り334のクロック周波数に依存しない。その内容は無
形的にはクロック周波数が10 MHzの時、1.5μsの最大時間遅れに対応
して0〜T5の範囲で変化する。送信の試みが失敗する度、または送信が比較器
326により停止される度に新しいIムC@号が作られ、カウンタ331がカウ
ントダウンされる。メモリー内の最上位ビットの値が減少することにより(メモ
リーの最下部から最上部に進むと考える)、カウンタ334により作られる時間
遅れは、送信を多数回失敗したリンクアダプタが少数回失敗したリンクアダプタ
との関係で優先権を得るという意味を持つ。リンクアダプタのメモリー333内
により小さなdをロードすることにより、あるリンクアダプタは同一のデータ線
に接続された他のリンクアダプタに対して所定の慶先順位を持たせることもでき
ると理解される。
第10図に戻り、比較器326により比較される第4バイトはメモリー間4信リ
ンクの最終端までの信号の伝幡遅れに従って選ばれ、それKより第4バイトの送
信の前にリンクの休閑を検出する全ての検出器がリンクの使用状[有]を噴出で
きるようKする。本発明の各メモリー間通信リンクに別の応答糧(第9図の30
2)を設けたことにより、データブロックの送信をきわめて初期のうち(で停止
することができ、それπよりデータ転送が使用中の受信バッファに予定されるこ
とKよっ【データ線がふさがることはな(、あるいは他のデータ転送との競合に
より混乱することはない。もし受信バッファがふさがれば、第4バイトはレジス
タ321に受信されず、またもし競合が生じれば第4バイトが乱され、いずれの
場合も比較6326が送信を停止する。送信されるf−タブロックは好例として
261バイトから成り、そのことからデータ転送の失敗はほんのわずかな時間を
占めるだけで上記の構成がメモリー間通信リンクを研着に活用させることが判る
。
メモリー間通信網のDMムインターフェース制御装置次に第12図を参照してC
PU系371のメモリーとメモリー間リンクアダプタ361の間でデータ転送を
行うためのDMムインターフェース制御装・d352を説明する。DMAインタ
ーフェース制御装置は2本の内部ハス即ちHlバス351とOXバス350に囲
まれた位置にある。Hlバスは入側プロセッサ341と出側プロセッサ342を
制御メモリー343、メモリー間すンクアダプタ361、および(3Iバスに接
続し、HIlバス使用順位割当はHIバス割当器344により行われる。OXバ
スは人!II D M A装置345、出j11IDMA装置、i(Iバス35
1、Cバス205、状況レジスタ349、および割込制御装置34Bを相互接続
し、CIlバス使用懺位割当はCIlバス別当4347より行われる。入側プロ
セッサ341はCPU364、プログラムメモリーのROM365、およびワー
クメモリーのRAM366を含む内蔵形マイクロコンピュータであり、これは内
部・処理の時はバス分離器360によりHIlバス351・ら絶、縁され、メモ
リー間リンクアダプタ361の受信バッファ362および制御メモリー343に
HIlバス介して連絡し、入側DMA装置t345、状況レジスタ349および
割込制御装R348にバス分離器357とCIlバス介して連絡し、更にこのD
MAインターフェース制御装置の属するCPU系371のマツプ変換メモリー(
第5図208)にバス分離器354.!:Cパス353を介して連絡する。入側
プロセッサ341の仕事は各メモリー間リンクアダプタ361の各受信バッファ
362を順に調べてメモリー間通信網370から転送されたデータブロック(第
13図382)を受信したバッファを探し、制御メモll−343から得た制御
情報に基ずいて上位5バイトのヘッダ(第13図380)を解析して受信バッフ
ァ362内のデータブロックのデータ部をCPU系371のメモリー内の所定の
データバッファに転送するように入側DMA装置t345を設定することである
。入側プロセッサ341は−にメモリー間通信437Gから受信バッファ3.6
2内忙受信した信号ブロック(第13図381)を取扱へ。信号ブロックはメモ
リー間通信網を介してこれを送ったCPU系が未指定のデータストリームを介し
てこのCPU系371との通信を希望することを示す。入側プロセッサ341は
要求されたデータストリームの番号を状況レジスタ349に格納し、割込制御装
<348を介してCPU系371に割込をかけて通信のためのメモリーバッファ
の割付けとデータストリームの制御メモリーの指定をストリーム記述子(第14
図801)Kより行い、それがない場合、入側プロセッサ341はそのデータス
トリーム上のメモリー間通信網からの入力データを無視する。
出側プロセッサ342は入側プロセッサと同様にCPU367.プログラムメモ
リーFROM368、およびワークメモIJ−RムM369を含む内献形マイク
ロプロセッサであり、これは内部処理の時はバス分離器359によりHIlバス
ら絶縁され、メモリー間リンクアダプタ361の送信バッファ363および制御
メモリー343へHIlバス介して連絡し、出111DMム装置346、状況レ
ジスタ349、および割込制御装置348へバス分aia3s rとaXバス3
5 Q’e介して連絡し、東にCPU系371のマツプf(Jメモリー(第5図
208)へバス分@’5354とCバス353を介して連絡する。出側プロセッ
サ342の仕事は、記述子メモリー(第14図313)内の記述子(第14図8
01)を解析することによりCPU1371内のメモリーバッファからメモリー
間IIンクアダプタ361内の空いている送ず言バッファ363へのデータブロ
ックの出力を取扱うことである。出側プロセッサ($12図342)は出jll
[DMム装、1346を設定してメモリー間通信網(第12図370)へ送るべ
きデータブロックのデータ部(第13図383)をCPU系371のメモリーか
ら、メモリー間リンクにより通信網構成メモ!J−375内に指定された行先C
PU系と接続されたメモリー間アダプタ361内の空いている送信バッファ36
3へ転送する。出側プロセッサ342は更に記述子内の情報に基ずいて5バイト
のヘッダー(第12図380)を選ばれたメモリー間リンクアダプタ361の送
信バッファ363へロードする。
メモリー間通信網を介するGPU系間てエラーのない通信を保証する通信プロト
コルは入側プロセッサ341と出側ブーセッサ342により、通信網を介した相
手−のCPU系の入側、出側プロトコルと共同して実行される。通信プロトコル
の処理に関する変数はデータストリームを指定するストリーム記述子801の中
間結果領域(J141A809)に格納される。
データは1つまたべそれ以上のデータブロックを含むパケットの形でメモリー間
通信網上を転送される。
メモリー間通信網を介して接続された2つのCPU系のDMムインターフェース
制御装置内の両ストリーム記述子メモリー(第12図373)内のスト11−ム
記述子(414図801)によって指定されるデータストリームに誤りなくパケ
ットをメモリー間11!I信i上で転送するため、パケットの制御および状況清
報がデ−タブルック(第13図382)の制御バイト(第13図384)内に含
まれて指定されたデータストリーム上を両方向に転送される。それぞれの指定さ
れたデータストリームは他のデータストリームからは独立に個別の通信プロトコ
ルにより制御される。下記は1つのデータストリームに関する。
第15図において、パケットを発信する側のデータストリーム端に出力器83’
0と、パケットを受信する側のストリーム端に入力6833がある。これらの用
珀は奉−の送信の両端を区別するために従来から用いられる「送信器」および「
受信器」と区別しなければならない。それは一方向に送られる制御バイト(第1
3図384)は他の方向のパケット出力に関する情報を含んでも良いからである
。
データストリームは入出力、および送受信において全二重式(但し各方向が同一
速度である必#はない)であるため2つのパケットをデータストリーム上で同時
に反対方向に独立に送信することができる。
1つのパケットは1つまたはそれ以上のデータブロックから成り、パケット内の
データブロックは連続的に先頭ブロックの0で始まる8進教の番号を持ち、その
番号はデータグロック・ヘッダーのg44バイト(第13図385)K含まれて
送信される。パケット内の最初と肴後のデータブロック(第13図382)はパ
ケットの始まりと終り、およびバケリトの出力相(0または1)を示す制御バイ
トを含む。
第15図において、受信したパケットの総数は入力器833によりパケット内の
最初から最後までのデータブロックの連続番号(8a)を通して確保される。
全てのエラーによってデータブロックは受信局で受付けを拒絶されるため、エラ
ーはプロトコルにより後続のデータグロックの順序不同の着信(t&後のブロッ
クは受信タイマ(第14図806)の時間切れ)により検出し、この場合パケッ
ト全体が、育ちK(パケットの終りを待たずに)拒絶され、入力器833の「受
信確認せずJ(NAK)の返答による再送信要求がデータストリームの逆方向に
送信されるデータグロックの制御バイト(第13図384 )となる。パケット
の最初と最後に示されるパケットの位相(pack・t phate )も検査
され、もしそれがn+1(2進)であれば(但しnは竜後に受入れられたパケッ
ト)、入力器833によりデータストリームの逆方向のデータブロックの制御バ
イト(第13図3s4)Vcr受信、l!gJ (ACK)として受入れられる
。この場合、もしnであれば[ムCKJとして受入れられるが、いずれかの確沼
動作のエラーによる二重送信であった疑いから入力器833により放棄される。
ムOKおよびNムには入力器により通信制御バイトに含まれて送信される、制御
バイト(第13図384)は入力器からのパケット内のデータブロック(任意の
位置のデータブロック)に含まれて送信されるか、あるいはパケット外のデータ
を含まないデータブロックの送信を開始する。これにより入力器833は出力器
830から受取ったパケットに対するムCKまたはNムに応答を直ちに行うこと
ができる。
出力器830においては各返答のエラーも検査されてエラーの場合は放棄されろ
。即ちもしエラーがなくムCKであった場合は第n+1のパケットが送信され、
もしNAKであった場合は第nのパケットが再送信される。所定時間以内にムC
KもNAKも受信されなかった場合(例えばリンクの誤動作により)、送信側の
タイマー(第14図803)は第nのパケットの再送信を起動する。再送信は3
回試みられ、その後プロトコルは出力を断念する。データストリームの逆方向で
のパケットの転送は出力器830を831で置換え、入力器833を832で置
換えて上記と同様に行われる。
データストリーム(第15図834)の両端の出側プロセッサ(第12図342
)はプロトコルの各出力器に関する部分をそれぞれ実行し、両端にある入側プロ
セッサ(第12図341)は2つの人力器に関する部分をそれぞれ実行する。
第1図において、メモリー間通信網を介した2つのCPtJ系間の通信は各CP
U系メモリーの間のデータストリームを指定して行われる。指定されたデータス
トリームは第1のCPU系のメモリー内のバッファの内存を242のCPU系の
メモリー内のバッファへデータを転送し、また反対方向に第2CPU系のバッフ
ァ7!l’ら第1CPU系のバッファへデータを転送する。第2図の本発明の実
施例において、cpu系内の最大4台のDMムインターフェース制御装置17.
18の各々はメモリー間通信網を介して連絡する最大15のCPU系の各々に対
して最大25Bのデータストリームを提供し、それにより合計最大161213
の独立なデータストリームが(ストリーム記述子により)1つのCPU系からメ
モリー間通信網を介してその他のCPU系への通信に指定され、更にシステム構
成に依存して1台のCPU系は最大60のその他のCPtJ系と通信することが
できる。可能なデータストリームは16ビツトで識別され、その内8ビットは通
信する2つのCPU系をそれぞれ4ビツトの数値で識別し、残り8ビツトは両系
の間で用いられる256のストリームの1つを示す。メモリー間通信網とCPU
系の間でのデータブロックの転送はDMAインターフェース制#制置装置178
により指定されたデータストリーム間で多重化される。各DMムインターフェー
スの累積データ転送容量は400にバイト7秒である。本発明の重要な特徴とし
て、多数の可能なデータストリームと大差な転送容量により通信を行う1固別+
7) c pU系内のソフトウェア処理用メモリー内のデータ領域の間に直接デ
ータストリームを指定することが可能となる。従来技術によれば、わずか数個の
メモリーバッファがCPU系間の通信に割付けられ、これらを連絡を要するソフ
トウェア処理の間で多重使用しなげればならなかった。
この多重化はソフトウェアで行われ、そのため各CPUに大きな負荷が課せられ
ていた。別の重要な特徴として、データストリームは、周辺プロセッサ($22
図607)によりアクセスされるCPU系内の第1のメモリー(第22図608
)と他の周辺プロセッサによリアクセスされる他のCPU系内の類似の第2のメ
モリーとの間に直接指定することができる。またデータストリームは、第1メモ
リーのバッファの内容と第2メモリーのバッファの内容を相互に連続的に転送し
くこの場合メモリーバッファの内容の各転送はCPHの割込なしに行われ)、ま
た転送完了後はそのメモリーバッファの内容の転送を再開するために指定するこ
とができる。これKよりデータストリームを一度指定した後はCPUに負担をか
げることな(メモリー間通信網を有する周辺プルセッサ間の連続的な通信が可能
となる。本発明のマルチプロセッサ・コンピュータを含む通信システムでは、周
辺プロセッサが外部電話回りを介してデータの送受信を行う場合、マルチプロセ
ッサ書コンピュータのCPUを負荷することなくメモリー間通信網を介して通信
システムに接続することにより任意の電話回線の間でデータの切換を行う際圧上
記の特徴は重要である。
本発明の重要な′#徴として、2つのCPU系の間のデータストリームはそれぞ
れのCPU系によりそれぞれに接続されたDL1ンターフェース制御装置(第1
2図)の一方の制御メモリーヘス、ドリーム記述子(第14図801)を入力す
ることにより指定され、ストリーム記述子(第14図801 、)、はそのデー
タストリームに用いられるメモリーバッファと制御情報をそのCPU系内に定義
する。データストリームは当初CPU系間に指定されず、CPU系が乗切にDM
ムインターフェース制御装置(第12図)の一方の制御メモリー(第12図34
3)内へストリーム記述子(第14図801)を入力し、通信を交す他のCPU
系と、データストリーム番号と転送すべきデータ量(但しデータの入出力のメモ
リーバッファは含まない)を指定することにより動的に作成され指定される。こ
れはメモリー間通信網を介して指定されたCPU系へ試験的に指定したデータス
トリームのデータを含む要求信号ブロック(第13図381)を発生する。もし
この信号を受けたCPU系が発信側CPU系と指示されたデータストリームによ
る通信を受諾する場合は、接続されたDMムインターフェース制御装置の一方の
制御メモリー(第12図343)内へ対応するス) IJ−ム記述子(第14図
801)を入力する。ストリーム記述子は初めに上記の信号ブロックを転送すべ
きデータ量を付けて反対方向へ送り、その後入) IJ−ム記述子は通常のデー
タ転送の用意ができる。初めに起動したCPU系は信号ブロックの受信に応答し
て人出力バッファを定義するス) IJ−ム記述子をDMム制御装、tの1つへ
入力する。これでデータストリームの指定は完成し、メモリー間通信網を介する
2つのCPU系のメモリー内の指定されたバッファ間のデータ転送が付属するD
MAインターフェース制御袈″tKより自動釣に行われる。バッファの内容が全
て転送され終ると、各DMム制御装置は所属するCPU系に割込みをかけて、そ
れぞれの制御メモリー(第12図343)内の対応するストリーム記述子を抹消
してデータストリームを閉設する。
第14図はデータストリームを起動し、データストリームの他端の第2のCPU
系のDMムインターフェース制御装置およびメモリーと協調して第1のCPU系
とメモリー間通信網の間のデータ転送を行うDMムインターフェース制@装置の
他の要素の機能を示す。
第14図において、第1のCPU系は接続されたDMムインターフェース制御装
置の1つのストリーム記述メモリー373へストリーム記述子801をロードす
ることによりデータストリームの設定を開始する。
即ち、INITビットは802の第8ビツトへ、起動するデータストリームの数
は802の第0〜7ビツトへ、21(信号ブロックを示す)をデータタイプ80
3の第12〜15ビツトへ、行先CPU系番号を803の第8〜11ビツトへ、
送信タイマーの値を803の第0〜7ビツトへ、更に転送するべきCPU系のメ
モリーバソファのバイト長さ810の第0〜16ビツトへ設定する。更にストリ
ーム記述子の開始アドレスを含むワードが走査メモリー372内の16の速度レ
ベルの1つに対応する領域へ入力される。出側プロセッサ342は走査メモリー
372を走査してワードを取込み、ストリーム記述子に示される処理を行い、続
いて次のワードについて行う。この処理は、ある速度レベルで走査メモリーに入
力されたワードが次に低い速度で入力されたワードの2倍の頻度で取込まれるよ
うに行われる。以下の説明から判るように、ストリーム記述子の出側プロセッサ
の処理により通常は対応するデータストリームによりデータ転送が行われ、転送
速度はポインタワードを入力した連間レベル領域が定着する。走査メモリーへデ
ータを取込んで、INITピノ)(802の第8ピント)がセットされた結果、
出側プロセツサは信号ブロック(第13図381)をメモリー間通信網へ次のよ
うに送信する。−口ち、行先CPU系番号を用いて、メモリー間リンクを介して
行先CPU系に接続されるメモリー間リンクアダプタを通信網構成メモ!l−3
75内に見つけ、INKその内から送信バッファ363が空いたものを見つける
。欠如、見つかった送信バッファ363に信号ブロック381の内容を次のよう
KI:I−ドする。即ち、ストリーム記連子803の第8〜15ビツトのデータ
パイ) 1111および行先CPU番号を第1バイトへ、802の第0〜7ビツ
トのデータストリーム番号を第2バイトへ、@O”の列を第3バイトへ、第4バ
イトの下位4ビツトの0001およびストリーム記述子806の第1〜8ビツト
のCPU番号を送信元として第4バイトの下位4ビツトへ、続(2個のデータバ
イトを示す00000001を第5バイトへ、更に81Gの第0〜16ビツトの
転送長さを第6〜Tバイトへ一一ドする。これにより信号ブロックの内容が全て
メモリー間すンクアダプタヘロードされ、出側プロセッサ342は送信バッファ
をメモリー間リンクアダプタの状況レジスタ(第10図323)ヘセットするこ
とによりメモリー間通信網への送信を開始する。更忙ストリーム記述子802の
第10ビツトのDONKビットがセットされて、信号ブロックの処理が終り送信
タイマー803の第0〜7ビツトが減算歩進(デクレメント)されたことを表示
する。ストリーム記述子が出側プロセッサにより走査される度に、DONHビッ
トがセットされるために送信タイマーの値だけが減算歩進される。その値が0に
達して設定時間以内に下記に述べる行動がなし得なかった事が示されると、出側
プロセッサは割込制御装置134Bを介してCPU系に割込みをかけ、802の
第0〜1ビツトのデータストリーム番号と、803の第8〜11ビツトの行先C
PU系番号と、状況レジスタ349のエラー原因を表示し、走査メモリー372
内のポインタを除去してストリーム記述子がこれ以上処理されるのを止める。
上記の信号ブロックの行先に指定されたCPU系のDMムインターフェース制御
装置内で入側プロセッサ341は接続された各メモリー間リンクアダプタを走査
して受信バッファの受信状態を調べ、その中に信号ブロックを見つげるとそれを
処理する。第1バイトのデータタイプが1111であると信号ブロックであるこ
とを示し、入側プロセッサは受信した第2バイト中のデータストリーム番号、第
4バイトの下位4ビツト中の発信CPU系番号、および第6〜γバイト中の転送
長を状況レジスタ349ヘロードし、割込制御装置348を介してCPU系に割
込みをかける。割込みの結果、cpu系は状況レジスタ349の内容を取込み、
データストリームの設定要求を無視するか、あるいは送られた転送長に基ずいて
メモリー内のバッファを割付1す、ストリーム記述子メモリー373内の対応す
るストリーム記述子をDMムインターフェース制御装置にロードしてデータスト
リームの一端を指定する。更にデータストリームを反対方向に転送すべQメモリ
ー内の決定されたメモリーバッファのバイト%を転送長ワード802に定着し、
応答ビット(802の第9ビツト)を設定し、ストリーム記述子のポインタ・ワ
ードを走査メモ’J−372の指定速度レベルへ入力する。
出側プルセッサ342によるストリーム記述子の走査によって、ストリーム記述
ワード803の第12〜14ビツトの内容とは独立に第1ピントに1111のデ
ータバイトを持つ単一のブロックが作られてRIESPビットがセットされてい
るため反対方向へ転送される。
これは前記と同様に行われ、例外としてDONKビットがセットではな(REA
Pビットがリセットされてい6゜これKよりXNXT% RIC8P、DONI
Eビットのいずれもが記述ワード802の第8〜10ビツトにセットされていな
いためストリーム記述子は要求データストリーム上でのC1PUメモリーに対す
るデータブロックの入出力転送を指定する。
最初[4求を出したCPU系は上記と類似の方法で信号ブロックを受信し、割込
みに応答して信号ブロックの転送長(第13図381の第6〜7バイト)に示さ
れる大きさを受信バッファに割付け、ストリーム記述子をストリーム記述メモリ
ー373へ格納し、データバッファリンクをデータバッファリンク拳メモリー3
74へ格納してデータストリームの他端を指定し、ストリーム記述子のポインタ
ワードな走査メモリー372の指定速度レベルへ入力する。これKより2つのC
PU系間のデータストリームが指定され、各CPU系のメモリー間のデータ転送
が下記のように行われる。
出側プルセッサ342による走査メモリー372の走査を通じて処理が行われる
ためにストリーム記述子801が持上る度に、出側プロセッサは接続されたメモ
リー間すンクアダプタ内に空いている送信バッファ363を見つげてストリーム
記述子801からの送信す4きデータブロックの5バイトのヘッダ(第13図3
80)を構成する下記のバイトをロードする。即ち、第14図において、データ
タイプ(1111とは異なる)とワード803の第8〜11ビツトの行先CPU
系番号を第1バイトへ、ワード803の第0〜1ビツトのデータストリーム番号
を第2バイトへ、中間結果領域809からの前記通信プロトコルに従う制御番号
および循環シーケンス番号を第4ビツトの上位3ビノトヘー−ドし、データを伴
う場合は第4バイトの第4ビツトをセットし、互にワード806の第8〜11ビ
ツトからの発信CPU系番号を第4バイトの下位4ビツトヘロードし、更に第5
バイトは下記の計算のように5バイトのヘッダ384に続くデータバイト長から
1を引いた数値がロードされる。出力パケット内の現在のデータバッファリンク
のアドレスをポインタとして含むストリーム記述子のワード805を用いて、出
側フロセッサはデータバッファリンク815,816゜817の内の、次のデー
タを転送すべきCPU系内の場所を指示するデータバッファリンク816をアク
セスする。データバッファリンクは5個の16ビノト・ワードを有し、最初のワ
ード818はイを1−内のギータが存在する物理ペー)番号および付属する保−
ビットを格納し、第27−ド819は次のデータワードを取込む上記物理ページ
内のアドレスを格納し、第3ワード82Gはバッファの物理ページ内の残りのバ
イトを格納し、第5ワード821はデータバッファリンク・メモリー314内の
次のデータバッファリンクのアドレスを格納するかまたは最上位ビットが1”の
時出力パケットの終りを示すか最上ビットが′″0″の時転送の終りを示す。出
側プロセッサ342は初めにバイトカウント会ワード820が次のデータバッフ
ァリンク、即ちワード821がパケットの終りまたは転送の終り(同時にパケッ
トの終り)を示す”0″であるかの検査を行い、次に出側プロセッサはストリー
ム記述子の中間結果領域809を検査してそのパケットのデータストリームの他
端からムOKの応答を受(すていないかを調べ、もし転送の終了でなげれば出側
プロセッサ342は次のデータバッファリンク・ワード821のアドレスをスト
リーム記述子ワード805゜806ヘロードして下記のように動作を続ける。も
し転送の終了である場合は割込制御装置348と状況レジスタ349を通じる割
込によりデータの転送が完了したことをCPUへ通知する。もしストリーム記述
子の中間結果領域がデータス) IJ−ムの他端からのNムCK応答を格納して
いれば、ストリーム記述子ワード804内の出力パケットの最初のデータバッフ
ァリンクのアドレスが出力パケットワード805内の現在のデータバッファリン
クのアドレスヘロードされてパケット再送信の用意をし、更に出側プロセッサは
データバッファアドレスワード819とバイトカウント820の内容を全てのデ
ータバッファリンクのデータバッファ長ワード822を用いて復原して下記の動
作へ移る。
もしムCKでもNACKでもなければ、ストリーム記述子ワード803の送信タ
イマーが減算歩進され、0にならなければ出側プロセッサは走査メモリーに新し
いポインタを取込んで次のストリーム記述子の処理を開始する。もし0になれば
、上記のNACKの場合の ′動作となる。
もしバイトカウント・ワード82Gが0でなければ、出側プロセッサ342は現
在のデータバッファリンク815の物理ページ番号とアクセス保護ビットを格納
する最初のワード818をメモリーマツプ変換メモリー(第9図468)の出9
1DMム装#L346が発生するアドレスからの変換に用いる場所ヘロードし、
データバッファアドレス819とバイトカウント820を出側DMA装置t 3
4 (1ヘロードし、DMA装置はCPU系のメモリーからの指定されたデータ
ワードをメモリー間リンクアダプタの送信バッファへ転送し、バイトカウントが
0になるかあるいは256バイトが転送され終るまでワード転送の度にデータバ
ッファアドレスが歩−a(インクレメント)され、バイトカウントが減算歩a(
デクレメント)される。出側プロセッサ342は出側DMA装置1346からの
新しいデータバッファアドレスとバイトカウントをデータバッファリンク・V−
ド819,820へ格納し、もしバイトカウントが0であれば次のデータバッフ
ァリンク・ワード821が検査され、もし更に別のデータバッファリンクを指示
していればワード821がストリーム記述子ワード805へ格納される。もし次
のデータバッファリンク・ワード821がパケットの終りまたは転送の終り(同
時にパケットの終り)を示せば、データブロック(第13図382)内の第5バ
イトの制御バイトが既に選択されたメモリー間リンクアダプタの送信バッファ3
63内に位置付けられ、データストリームの他端へ連絡するように修正され、ス
トリームの他端からムOK応答が所定時間内に受付けられなければ時間切れとな
るように送信タイマーがワード803の第o−Tビットにロードされる。但し出
力パケットストリーム記述子ワード805内の現在のデータバッファリンクのア
ドレスは変化しない。完成したデータグロックの送信は出側プロセッサが送信バ
ッファをメモリー間リンクアダプタの状況レジスタ(第10図323)へ設定す
ることにより起動され、出側プロセッサは走査メモリー372をアクセスしてポ
インタを次に処理するストリーム記述子へ進める。
入側プロセッサ341は接続されたメモリー間リンクアダプタの状況レジスタ(
第10図322)を連続的に走査し、受信されたデータブロックは状況レジスタ
のフラグにより表示される。受信したデータブロックの第2バイトのデータスト
リーム番号と第4バイトの下位4ビツトの発信CPU系番号をス) リーム記述
メモリー373内のストリーム記述子のポインタとして用いることにより、入側
プロセッサは受信したシーケンス番号、即ちデータブロック(第13図382)
内の第4バイトの上位3ビツトがそのデータストリームで前に受信したデータグ
ロックより1だけ増分しているかを調べ、もしそうでな(すれば出側プロセッサ
による送信のためにNACKが中間結果領域809に格納され、メモリー間リン
クアダプタの状況レジスタ(第10図322)を空きに設定することによりこれ
以上のデータグロックの処理を停止する。もし受信したシーケンス番号が正しく
歩進されていれば各メモリー間すンクアダプタ内の受信バッファの走査を再開す
る。入側プロセッサは出側プロセッサから転送されたムCKまたはNACKを可
能性として含む制御バイト、即ちデータブロックの第3バイトをストリーム記述
子801の中間結果領域809へ格納する。
もしパケットの終了が受信した制御バイト、即ちデータブロック(第13図38
2)の第4パイ)K示されれば、入側プロセッサは出側プロセッサによる後の送
信のためにそのパケノkに対するムCKを中間結果領域809へ格納する。入力
バケット内の現在のデータバノ7アリンクのアドレスを格納しているストリーム
記述子ワード808をポインタとして用いることにより、入側プロセッサは受信
したデータを転送すべきCPU系メモリー内の場所を指示するデータバッファリ
ンクをアクセスする。データバッファリンク829゜830.817は前記のよ
うに5個の16ビツトーワードから成る。メモリー間リンクアダプタ受信バッフ
ァ362内に受信したデータブロックをCPU系のメモリーへ転送するだめに入
側プロセッサはデータバッファアドレス・ワード825とバイトカウント826
を入側DMム装置1345へ一一ドし、更に入側DMム装置には受信したデータ
ブロック(第13図382)の第5ビツトの内容を1だけ歩進したもの、即ち受
信したデータブロックに含まれる実際のデータバイト数を示すものがロードされ
る。現在のデータバッファリンク830の最初のワード824は物理ページ番号
とアクセス保護ピントを含み、これらはメモリーマツプ変換メモリー(第9図4
68)の入側DMム装置f 345により乍られるアドレスからの変換に用いら
れる場所へp−ドされる。入(l D M A装f345はメモリー間リンクア
ダプタの受信バッファからCPU系のメモリーへのデータワードの転送を開始す
る。受信された実際のバイトカウントが0になり全ての受信データがメモリーへ
転送され終るか、またはパイトカウトがOになってメモリー内のバッファが更に
必要であることが示されるまで、ワードの転送の度にバッファアドレスが歩進さ
れ、ハイドカウントおよび実際に受信したバイトカウントが減算歩進される。バ
ッファの増強は入側プロセッサが次のデータバッファリック・ワード828をア
クセスし、その内容をストリーム記述子808ヘロードし、それを他のバッファ
位置を指示する次のデータバッファリンクのポインタとして用いることによりな
される。入側DMム装置345はそのデータバッファリックのデータバッファア
ドレス825とバイトカウント826を入側DMA@膚345ヘロードし、入側
DMA装置1345円の実際のバイトカウントが0になるまでデータ転送を続け
、その後入側DMム装置t345からのデータバッファアドレスとバイトカウン
トがワード825と826へ格納され、これにより入側プロセッサはメモリー間
リンクアダプタの状況レジスタ(第10図322)を空きに設定し、各メモリー
間リンクアダプタの各受信バッファの走査を再開する。パケットの開始がデータ
ブロックのパケットの途中で制御バイト、即ちデータブロック(第13図382
)の第5バイト内に受信されてパケットの再送信が指示されると、入(!萼プロ
セッサは最初のデータバッファリンクのアドレスを入カバケノト:τロードし、
ストリーム記述ワード807を入カバケソトヮード808内の現在のデータバッ
ファリンクのアドレスヘロートスルことによりそのパケットのデータのCPU系
のメモリーへの入力を再開する〜入側プロセッサは史に全てのデータバッファリ
ンクのデータバッファ長ワード827の内容を用いてデータバッファアドレス・
ワード825とバイトカウント826を復元し、メ−そり一間リンクアダプタの
受信バッファ362からCPU系のメモリーへのデータ転送を上記のごとく継続
する。データストリーム上でデータブEff7りが受信される度に入側プロセッ
サはストリーム記述子ワード806の第O〜7ビノトの受信タイマーヘロードし
、受信タイマーはストリーム記述子が走査される度に減′q歩進され、もし0に
なると、データストリーム上のデータブロックの制御バイトによりN五〇Kが送
信される。制御バイト、即ち受信されたデータブpyり(第13図382)に転
送の終了が受信されると、入側プロセッサは割込制御装置348を介して割込み
をかけ、且つその原因を状況レジスタ349に格納することによりCPU系に転
送の完了を通知する。CPU系はデータス) l)−ムの入側および出側双方の
転送完了を示す割込みを待ち、両完了時に走査メモIJ −372内のス) 1
1−ム記述子のポインターワードな抹消することによりデータストリームを閉設
する。
回転ビットROT、即ちストリーム駅述ワード802の第11ビツトがセットさ
れると、転送終了を浴納している次のデータバッファリンク・ワード821に達
している出側プロセッサは前記のようにデータバッファリンクを復元し、出力パ
ケット内のせ初のバッファリンク、即ちストリーム記述ワード804のアドレス
を出力パケット内の現在のデータバッフアリ/り、即ちストリーム記述ワード8
05のアドレスへp−ドし、それによりCPU系内の出力パケットを含むデータ
バッファリンクにより指示されるメモリーバッファを連続的に送信する。同様に
入側プロセッサはデータプロッタの制御バイト内の転送の終了を受信すると前記
のようにデータバッファリンクを復元し、入力パケット内の最初のデータバッフ
ァリンク、即ちストリーム記述ワード807のアドレスを入カパケソト内の現在
のデータバッファ、即ちストリームワード808のアドレスヘロードし、それに
より入カバケノトを含むデータバッファリックにより指示されるCPU系メモリ
ー内のメモリーバッファに連続的に重ね書きを行う。データストリーム両端のス
トリーム記述子に回転ピントROTが設定される場合は、連続的に転送される送
信メモリーバッファと連続的に重ね薔ぎされる受信メモリーバッファにより2つ
のCPU間のメモリー間1う信組を介した連続通信が可能となる。
メモリーマツプ、割込プロセッサおよびDM人第1〜5図に示すCPU系は最大
16Mワード(16000Kワード、IK=1024ワード)のアドレス指定が
可能であり、各ワード;址16ビノト+2パリティビ、7 )の構成である。物
理的メモリーは連続的なページに分割され、谷ページはIKワード(1024ワ
ード)から成り、0〜15999の番号を有し、第0ページは物理的メモリーの
0位置から始まる。
アドレス空間器、即ち第5図のcpv2o 1とDMム制御装置1216.およ
び第11図のメモリー内DMム制御装置13からメモリーへの全てのアクセスは
各アドレス0!A機器ごとに区別された128にワードの論理アドレス空間に対
して行われる。第16図に1つのアドレス源機器の論理アドレス空間490が示
され、この空間はこのアドレス源機器からの17ビツトの論理アドレスのアドレ
ス範囲に対応してそれぞれ1にワードX64ページの2つの部分495.496
から成る12つの部分はアドレスの第17ビツトにより区別される。CPU用の
論理アドレス空間に対しては、第1部分495はプログラムコードの格納に専用
的に用いられ、第2部分496はデータの格納に用いられる。DMA装置に対す
る論理アドレス空間は、第1部分495は装置がメモリーな恍出す時に用いるア
ドレス空間を格納し、第2部分496はメモリーに萼込む時に用いるアドレス空
間を格納している。倫理アドレス空間と物理アドレス空間は対応する必要がない
。本発明のメモリーマツピング方式のアドレス変換492は各論理ページとメモ
リー内の対し6する物理ページの任敞の構成との間で変換を行う。
各アドレス嫁1@ 器は各自の論理アドレス空間とマツピングを有し、あるユー
ザが他のユーザのメモリー空間の、!7!書きを出来なくすることにより本発明
の多重処理および多重アクセス環境忙おけるユーザ間の分離保護を行う。更に下
記に述べるように、メモリーマツプは32の全論理アドレス空間490に対する
変換テーブルを有し、それによりアドレス源機器(CPUまたはDMA装置1)
のユーザが変った時に敏速に新しい倫理アドレス空間への変更が行え、また多重
プログラミングおよび多重利用環境におけるユーザの分離が行える。更に物理的
メモリーの各ページにはメモリーマツプの変換テーブル内に2つのアクセス制御
ビットが付−シ、そのページに対する暁出し、書込みの可否、ページの不在等が
示される。CP、Uがユーザプログラムを実行中(CPUがユーザモード中)、
メモリーマツプの各アドレス変換によりアクセス制御ビットが検査される。但し
確信のあるオペレーティングシステムのソフトウェアを実行中(CPUがシステ
ムモード中)の時はこれらのビットは強11]力を愕たない。DMA装置がメエ
リーをアクセスする時、アクセス制御ビットは常時慣食され、もし不許可のアク
セスが企てられろとCPUK−4!l込みが行われてオペレーティングシステム
にエラーに対する行動をとらせる。この上’l’c”lsおよびユーザごとの個
別の倫理アドレス空間、存物理ベージて対するアクセス!gll ’m 、およ
びCPU。うニーぜモードとシステムモード、等により各ユーザによる池のニー
サヤオペレーティングシステムのプログラムやデータの変更が防止される。
メモリーマツプの変換がアクセス制御ビットをぺ一ジ不任にセットした物理ペー
ジに対して企てられた時のページ不在の表示と割込みは仮想メモリーの手段に活
用される。割込みにより起動されるオペレーティングシステムは周辺メモリー(
ディスク、磁気テープ等)からの不在ページからの内容を物理的メモリーへ移し
、メモリー内の変換テーブルを変更してアクセス可能にし、ユーザプログラムを
再スタートする。これによりユーザプログラムは前にはメモリー内に見つけられ
なかった場所をアクセスすることができる。このように仮想メモリーは、@理的
メモリーが向辺メモリーによって拡張されるため、実際の物理的メモリーより大
きな論理アドレス空間を可能にするものである。アドレス源機器の1Tビツトの
倫理アドレス空間を24ビツトの物理アドレスへ変換することはマツプ変換メモ
リー内の変換テーブルにより行われる。変換テーブルは倫理ページ番号を物理ペ
ージ番号へ変換し、ページ内のアドレスはifしない。811図はPバス上のC
PU201とCパス上のDMム機器216の倫理アドレスから@埋アドレスへの
変換を示す。メモリーマツプは機器間およびPバスとCバスで多重使用され、1
9に1台のアドレス源4器だけがメモリーマツプを使用する。メモリーマツプの
1Ii14御櫂を持つPバスまたはCバス上のアドレスa+fk器201または
216はセグメントRAM46 G内の場所を呼出すのに慢器番号またはCPU
番号0〜4を用い、更にDMム機器はCパス上のリード/ライト(R/W)線を
用い、CPUはPパス上のプログラム/データ(P/D)lsを用いる。セグメ
ントl’tAM46 G内の呼出された位・菫は出力として6析のセグメント番
号、即ちアドレスム11−ムロをマツプ変換メモリー468へ与え、マツプ変換
メモリー468内の64のセグメント変換テーブルの1つを指定する。同時にア
ドレス源機器からの16アドレスビツトの内の上位6ビノト461がマツプ変換
メモリーのアドレスム5−ム0として使われた変換すべきセグメント内の論理ペ
ージ番号を指定する、マツプ変換メモIJ−468内の指示された位置は出力と
して14ビツトの物理ページ番号471.470(DI3〜D0)と、2ビツト
のアクセス制御ビット461(D15゜D14)と、パリティビット460(D
17 、D16)を出力する。論理ページ内の位・1466は変更されずに物理
ページ内の位置469として用いられる。これにより17ビツトの倫理アドレス
から24ピントの物理アドレスへの変換が完了する。もし物理アドレス472が
メモリーの1Mワード以内にあれば、物理アドレスの第0〜19ビツトが論理ア
ドレス源r幾器のバス、即ちPバスまたはCバスへ返されてこれらの間に位置す
るメモリー(第5図203)を呼出す。もし物理アドレス472が1〜16Mワ
ードの間にあれば、全24ビツトの物理アドレスがメモリー拡41バス2G?へ
送られてメモリー拡張バス上のメモリー(第5図206)を呼出す。
CPU系内の制御メモリー、メモリーマツプ変換メモリー、制御レジスタ、およ
び状況レジスタは(物理アドレス空間の一部を除く)、システムモード中にCP
ETのオペレーティングシステムのソフトウェアによりのみ実行される%催的読
書きKよってのみアクセス可能である。但し例外としてメモリーマツプ変換RA
Mへの誉込みは、DMム制御装置および割込前処理装置のマイクロコード化され
たプロセッサによりそれぞれの制御メモリー内の情報に基ずいて行うことができ
る。
この情報は当初からオペレーティングシステムにより書込まれているので、cp
g系の全ての制御メモリと状況および制御レジスタの保全性(インテグリテイ)
は保証される。wm的読書きはメモリーマツプによる変換なしに直接制御メモリ
ーや制御・状況し2スタを呼出す。第18図は#f嗜的読書きの各種の形態を示
す。
即ち、
ム・・・・・・CPU201がマツプ変換FIAM468 (アドレス変臭テー
ブル)またはマツプ・セグメントRAM460円の読書きを行う。
B・・・・・・CPU201が刷込前処理制御メモ!I −445内のJt、讐
きを行う。
C・・・・・・CPU201がDMA制御装置44Bの制御メモリー内の読書き
を行う。
D・・・・・・CP1j2 Q 1がメモリー拡張バス209上の機器の制御メ
モリーまたは状況・制御レジスター内の読書きを行う。
8・・・・・・割込前処理装置1446がメモリー内DMム転送のだめの論理ア
ドレスから物理アドレスへの変換を行うためマツプ変換RムM468またはセグ
メy)RAM460への誉込みを行う。
F・・・・・・DMA制御装崖450がDMム転送のための論理アドレスから物
理アドレスへの変換を行うためマツプ変換RAM46 BまたはセグメントR五
M460への書込みを行う。
一++m的読書き以外の全てのアクセスはCPU系の物理アドレス空間内のメモ
リーに対して行われ、必ずCPU系のメモリーマツプを介して行われる。第19
図はメモリーマツプを介するデータ転送の各種の形態をム・・・・・・CPU2
01がメモリー203を呼出す。
B・・・・・・CPU201がメモリー拡張ハス上のメモリー206を呼出す。
C・・・・・・メモリー内IIMム装fi41 Gがデータ送り元および送り先
としてのメモリー203を呼出す。
D・・・・・・メモリー内り鉦ム装置410がデータ送り元および送り先として
のメモリー拡張バス209上のメモリー206を呼出す。
E・・・・・・メモリー内DMA装f410がデータ送り元(または送り先)と
してのメモリー203、およびデータ送り先(または送り元)としてのメモリー
拡張バス209上のメモリー206を呼出す。
F・・・・・・CバスのDMA装f405がデータ送り元(または送り先)とし
てのメモリー203、およびメモリー間リンクアダプタ409のデータ送り先と
しての発信バッファ(またはデータ送り元としての受信バッファ)を呼出す。
G・・・・・・CバスのDMA袈t405がデータ送り元(または送り先)とし
てのメモリー拡張バス209上のメモ’)−206、およびメモリー間リンクア
ダプタ409のデータ送り先としての送信バッファ(またはデータ送り元として
の受信バッファ)を呼出す。
420図はメモリーマツプ、内部バス構成、11込前処理装置、およびメモリー
内DMA装置を示し、それらの機能を以下に詳細に説明する、Pバス204上の
各CPUがPバスを介してメモリーを呼出す場合、各CPU¥f号に対応するP
RKQ4を”L”にしてPバス要求をPバス割当4212へ送る。+?l)5器
212は3ビツトのPGRワードに番号を表示してセレクタ901へ送ること傾
よりCPUの内の1台を選択する。
Cバス上の各DmA市1j御装電もCノくスを呼出す場合は同様にDMム番号に
対応するC−RKQ線をL″にしてCハス割当器213へ通知し、刷当4213
は3ビツトのCGRワードに対応する番号を表示してセレクタ901へ送ること
によりその内の1台を選択する。
メモリー内り門ム装置410は内部バス215に動作的に接続されているが、C
バス205上では0番のDMム制御装置として取扱われていることが判る。史に
Pバス割当器212は少な(とも1台のCPUがアクセス可能する結果としてP
R倍信号ゼ[#装置902へ送り、Cバス割当器213はもし1台のDMA啜器
かアクセス要求すればOR信号を送る。制御装置902は、PバスまたはCバス
呼出元機器を選ぶ場合、273機器の時はsIc悄号をセットし、Cバス機器の
時はP/C信号をリセットすることKより行う。それによりセレクタ901を介
して内部ハス215のGl(ムNT線へのPGROR信号はCGROR信号択す
る。史シτ制価装實902はPEGセントの場合はoP信号(オープンCバス)
によりバス分離器209を開き、あるいはP / CIJ上セツト場合はOC信
号(オープンCバス)によりハス分離器21Gを開く、これ(てより内部バス2
15のGRANT喪上のデータが選択されたPバスまたCハスへ送り出され、(
に選択された要求元アドレス源機器へ送り出され、その機器は・幾器番号を昭識
した仮そのアドレス線、データ噸、および1i(l −# iをバス(Pパスま
たはCバス)へ開(。これ(fCより、もし特権的fi書きのPRIV礫が1H
”であれば、選択された機器からのアドレスが内部バス215上にあり、特権的
読書ぎデコーダ9(13はアドレス(ムDO〜ムD15)に基ずいてアクセス位
置f依存する信号を次の様に出力する。
(1) セグメントRAM46 G内のアドレスの場合、SRMを出力し、セグ
メントRAM l(/Wインターフェース904が所定のアクセスを行う。
(2) マツプ変換1’lAM46 B内のアドレスの場合、MTRを出力し、
変換RAM !’l/Wインターフェース905が所定のアクセスを行う。
(3) 割込前′8理装+1446の制御メモリー445内のアドレスの場合、
XPRを出力し、割込前処jfR/Wインターフェース906が所定のアクセス
を行う。
(4)拡張バス207上の制御j1メモリーまたは罰−・状況レンスタのアドレ
スの場合、RXTを出力し、このEXT信号がバス分離5211を拡張バス20
7へ開き、内部バス215かものアドレス、信号、2よびデータを通す。
(5)Cバス上205上の制御即メモリーまたは’a m ”状況レンスタの場
合、OCRが出力され、このOCR信号がバス分離器210を開いて内部ノ<ス
からのアドレス、信号、およびデータを通す。
制御長11902は内部バス上の信号を憧視して特侑的d書きの終了後バス分4
1t器209,210,211を閉じ、バス割当サイクルが再開される。
もし選択された機器が特確的暁書きを行わずマツプを介するデータ転送(PRE
Y磯゛L″)を行った場合、制#装置はアドレス@(ムD10〜ムD15)(、
*理ベージ番号ンをラッチ回路908内に保持してマツプ変換j’lAM46g
のアドレスム0〜ム5を指定する。
更にセレクタ901はP/C,信号に依存してプログラムまたはデータがCPU
から送られることを示すバス@p / nlあるいはDMA制御装置からの読出
しまたは誉込みを示すバス繰R/wの一方を選択し、選ばれた信号はP/C信号
と共に3ビツトのGRANTワードと組合されてセグメントuAM46 Gのア
ドレス指定(ム0〜ム4)を行い、その出力はマツプ変換RAM468のアドレ
ス指定(ムロ〜ム11)を行ってセグメント番号を指定する。マツプ変換RAM
459の出力は物理ページ番号(DO〜D13)であり、これは制御長R902
によりラッチ回路909へ格納される。
パリティおよびアクセス制御ビットD14〜D17はパリティ・アクセス@御回
路91Gへ送られ、この回路はもしパリティ・エラーあるいは保護ページ°で対
する読書きを検出すると輝り込みを起幼し、割込1京因を′!!11込受付回路
911へ送11 、制御長+t902はアクセス動作を終了させる。
もしページの誤りがなげnば制御長1シ902はHムDDバス@をセントしてP
バスまたはCバス上のアドレス源機器のアドレスムDIG〜ムD19のバス伝達
器を高インピーダンスにし、“h゛レベル1(ADD線は選ばれた機器(Pバス
またはCバス上)のバス上のムDIG〜ムD19のためにバス分離器209また
iJ21 Gの二方向バスドライバを反転させる。これによりバスはラッチ回路
909から駆動されるようになって物理ページ番号を送る。アドレスムシ口〜ム
D9は論理アドレスから物理アドレスへ変換されないだめ、アドレス源機器のハ
スはメモリー(第19図203)を呼出すための完全な物理アドレスを保持する
。もし物理アドレスがメモリー拡張バス2G?上のメモリー(第191206)
の1〜16Mワードの範四円にあれば、ムD2G〜ムD23検食回路912がハ
ス分離器211を開き、それにより合計24ビツトの物理アドレスをメモリー拡
侵バス207へ通す。l4JII御装置902は内部バス上の信号を監視し、メ
モリーマツプを介する転送の完了後バス分離5209,210゜211を閉じ、
バス割当サイクルが再開する。%lJ込前処理装、& 446の4 JはCPU
系内で発生する全ての割込を前処理し、それにより各CPUが処理中に以下に説
明するように仕込まれた割込みによってのみ実際に割込まれるようにする。第2
0図において、割込前処埋装fi446ri割込受付6911から割込信号と付
属する割込ベクトルを受ける。叩ちCバス205上の機器から生じる刷込み0I
RTと、拡張バス上の機器からの刷込みKIRTと、前記のパリティ−アクセス
制御回路91Gからの割込みである。割込ベクトルは10ビツトのワードであり
、割込発生機器(あるいは原因)の番号と割込優先順位を含む。割込前処理制御
メモ!J−445は各実行中のCPuの優先順位とマスクビットを@納する場所
を含み、割込受付器911に送られて来る各割込ベクトルは割込前処埋装f44
6により、現在実行中の各CPuのソフトウェア処理の優先1lfL立な格納す
る上記場所に対して比較され、もし送られて米だ割込ベクトルがマスクビットを
セットされていない1台またはそれ以上のCPUの現在実行中のソフトウェア+
8理のベクトルより大きい場合、割込前処理W:ff1446は対応する直接C
PU通仰礫を使ってこれらCPIJの内の1含に割込みをかげる。割込前処理装
置446から割込みをかけられたcpuil:特権的読込みを使って、セリ師メ
モリー445から割込ベクトルを取込む。もし受付1すた割込みの優先1−位が
実行中のどのCPUのものよりも低い時は、その割込みはCPUの優先順位が割
込みの優先・順位より低くなるまで制御メモリー445内へ浴イ6され、その債
イリ込逃理湊f446はA択したC’E’Uに前記のように−り込みをかける。
メモリー内DMAA1M410の→組は1ブロツクの隣接するデータワードをC
PU系メモリーの11固所からCPu系メモリーの他の個所へ移送することであ
る。叫び第20図において、各CPUはメモリー内DMA1f、置410により
メモリー内DMム転送を定義する制御グロックを特権的書込みを使って制御メモ
リー445へ格納する。最大64にワードの移送を定義するメモリー内DMA制
御ブロックはデータ移送元の論理始点アドレスと、データ移送先の論理始点アド
レスと、移送するデータブロックの大きさを示すワードを含む。更に制御ブーツ
クは、データワード移送元の論理アドレス空間およびデータワード移送先の論理
アドレス空間に対する論理アドレスから物理アドレスへの変換を定義する2つの
変換テーブルを含む。割込前処埋装+ai 446は上記の制御ブロックで定義
されたデータグロックの移送を次のように行う。割込前処理装置はレジスタ91
3を介してデータワードを転送し且つメモリー内DMム回路410を介してマツ
プ変換RAM468を呼出すことにより制御グーツクの上記2つの変換テーブル
をマツプ変換RAM468内のメモリー内DMム用読書きセグメントヘロードす
る。割込前処理装置は更に論理開始アドレスとワード数をメモjJ−内DMム回
路410ヘロードし、それにより始点アドレスを歩道しながらレジスタ913を
転送の中継場所に使ってデータを1ワードづつ1つの領域から他の領域へ移送す
る。その間各ワードの移送の度l(ワード数を減算歩遺し、その値がOKなると
割込前処埋装、jj446はデータブロック移送の完了を通知される。
周辺制御装置システム
次に第21〜22図を参照して周辺機器制御装置システムを説明する。第21図
は本発明による周辺機器制御装置システムの一実施例を示し、この系は美形的に
は1台のクレート(crate =プリント板収容フレーム)に含まれ、クレー
ト・インターフェース・アダプタ(CIム)を介してメモリー拡張バスに連絡し
ている。第21図にはN+1台の周辺処理装置が示され、それぞれランダムアク
セス・メモリー(RAM)とスイッチアダプタを付属しているうその内の1組の
周辺処理装・看および付属回路の詳細が動作説明用の第22図に示される。
第21図のクレートはaXムロ03,604を介してそれぞれのメモリー拡張バ
スに連絡するムバス601とaバス602を有し、各バスは個別の4源605゜
606にそれぞれ接続されている。本発明によれば各周辺処理装置、例えば60
7は3ポートを有するメモ!l−608に直接接続され、1つのボートはAバス
に、他のポートはBバスに接続されている。第21図には更に構成制御アダプタ
609が示され、それはl!構成バス介して後述する構成制御処理装置に接続さ
れている。構成制御処理装置はシステム全体を監視して各種モジュールからの状
聾情服(例えば線路Pム、PBを介して電源605,606を測定する)を制御
アダプタおよび構成バスを介して受ける。構成制御処理装置は史にCPU系から
情報を受ける。この情報は例えばN番の入側電気通信線からのデータの紛失ある
いは不正に関するメツセージである。このようなメツセージは大部分アプリケー
ション・ソフトウェアにより作られ、還ばれた予備信号がスイッチアダプタ61
0(N#)へ送られるよ5に構成1制御処理装置により取扱われる。スイッチア
ダプタは当技術分野で公知のトランジスタスイッチ手段を有し、選ばれた予備信
号を受(すた時に上記磁気通信線をN番の周辺処理装置から外してN+1番の共
通予備周辺処理装置に接続する。
本発明傾よる上記の構成は公知の原理に比べて障害補償を著るしく向上するもの
である。接続能力もまた向上する。即ち第21図に示すメモリーは小部分に分割
され、1つのメモリ一部分は1台の所属する周辺処理装置にだけ引渡される。知
らされるように?lEl通気データを扱う処理の大部分はデータの変換およびそ
の行先の認知にある。これらの・幾能は付属メモリーとの強い協力関係によ11
、またC1PHの介入なしに周辺処理装置により行うことカーできる。前処理さ
れたデータはその後メモリーに格納され、例えば他のCPU系への転送に備えら
れる。環気通信データの変換は最新の通信プロトコルに付属する広範囲のソフト
ウェアプログラムの実行を含む。通信線用の局辺処理装Aの分割され九メモリー
内の特定の通信プロトコルに属するプログラムをプロトコルに従ってロードする
ことにより入力線の標準化が達成される。更に重要なことは上記のN+1番の周
辺処理装置への切換の場合、N+1番の周辺処理装置のメモリーへ障害周辺処理
装置に対応するプロトコルプログラムをロードすることカーできることである。
第22図により周辺処理装置を更に詳細に説明する。
この図はムバス、Bバス、メモリー拡張バス、および上記のCIムを示すうメモ
リー608はバス・インターフェース611.612をそれぞれ介してムバスと
Bバスに接続されている。図には更に構成制御レジスタ613、′4If制限器
614、周辺機器615、割込制#装蓋616、制御・状況レジスタ617、お
よびダイオード618.619が示される。更に主制御線とデータ制御線が示さ
れ、信号の向きが矢印で示される。但し本発明の特徴に関する概念の説明に必要
な構成要素と線路のみを図示し以下に説明する。
初めに着目する部分は構成制御レジスタ613であり、このレジスタは各種の方
法で制御されてムパスまたはBバスを禁止にする。もし構成制御処理装置がムバ
スに接続するメモリー拡張バスのマルチプルセッサ・システム内に障害を噴出す
ると、この構F&%i制御処理装置はム禁止信号りムを構成制御レジスタ613
へ送り、その結果レギュレータがムバス・インターフェース611をムバスから
切離す。但しムバス・インターフェース6110@1j6分およびBバス・イン
ターフェースの同様の部分は線路d&とdbをそれぞれ介して構成制御レジスタ
613の入力に接続されている。
Dム信号はムバスの禁止に加えてda倍信号抑制する。
daおよびdb信号#′iDムおよびDB倍信号よって無効にされなげればレジ
スタ613を制御してバス・インターフェース611または612を許可または
禁止する。即ちバス・インターフェースは各CPU自身によっても制御され得る
。図から判るように割込制御装置61Bからの割込信号も、制御・状況レジスタ
617との間のデータ転送も禁止されたバス・インターフェースを介しては送ら
れない。従って2つのCPU系のいずれかが、CPU系自身あるいは監視系によ
IJ制御されるメモリー608へアクセスすることが可能である。実際の状況は
制御・状況レジスタ617内に反映する。即ち1つのCPU系が他のCPU系の
動作、構成制御処理装置の行動、Bよび周辺処理装置607の勅咋について認識
が与えられる。例えばレジスタ617は周辺処理装置内での自己診断ルーチンの
結果を保持する。もしスイッチアダプタ61 G (421図)がN番の周辺処
理装置からN+1番の装着へ切換えられると、これらの周辺処理装置の状況レジ
スタは切換条件を格納していずれかのCPU系がどことデータの受渡しを行うか
を仰るようにする。
第21図のN+1の冗長度と、2つのCPU系によるメモリー608の切換えア
クセスを組合せろこ七によりWc続能力と4#浦慣能力に関して従来の方式が大
幅に改良される。更に信頼性向上のために第22図に示すように二重の44が接
続される。二重礒源は一般にはダイオード618,619を介して、但し゛鷹流
制限器614なしで負荷の各機器に接続され、それにより1つの機器内での短絡
が第21図のクレート全体を速断する。(両電源をダイオード618,619を
通して引下げる)、これは4流制限器614により回避される。
構 成 制 御 処 埋
填23〜24図を参照して構成制御処理の詳細を説明する。第23図に示す構成
制御処理装置の存在は第21図の説明で既に仮定した事である。
第23図に示す構成制御処理装置(CCF)701は別体の処理装置であって、
部分的に2つまたはそれ以上のCPU系に接続されて情報を受け、更に部分的に
複数(本実施例では最大64)のクレート構成制御アダプタ702(第24図に
詳しく示す)に構成バス703を介して接続されている。構成バス703は手動
バンクアップパネル(MBP)704にも接続されている。上記の構成要素を含
むことにより本発明による1ルチプロセツサ・コンピュータシステムの嘲合的性
能が向上する。即ち、障害のある多重処理装置は故意でない限りコンピュータ・
システムに再構成されることはない。構成制御処理装置の機能は手動バックアッ
プパネルにより安全保証されている。手動バックアップパネルはまた監視とエラ
ーの表示を行う。以下の第23〜24図の説明は一例によるものであり、構成制
御処理の別の遂行も本発明の範囲内で可能である。
C0Pi+1701は少なくとも2つのCPU系からこれらの系内の欠陥につい
ての情報を受け、コンピュータシステムの必要な部分的切離しの決定を行うよう
に構成されている。cap装置は二重直列ビット転送線路を介して過当なCPU
系の割込前処埋装#(第2図14)lて;ザ続されるのが好ましいが、CCP装
置が受ける清報は1つ、) CP U系の多くの場所で発生するものであっても
良い。区に示す記録用プリンタに変更を読出しても艮いっ
直列構成バス703を介してクレート構成アダプタの制御と監視がバス703の
代替経路70!1,706を使ってCCP装置またはMBP制御装置如より行わ
れる。一度に1つの経路だけが能動的であり、その能動経路はc apliyよ
びMBP制御装電内の選択手段により自動あるいは手動で決定される。CCP装
電内の選択手段は単安定回路707を有して動作を止めるべき処理装・置に直列
のスイッチ708を’tillし、それにより)経路706が接点710により
切離され、同時にMBP制御装置内のリレーが穣励磁圧されて接点712が唖路
γ05を接続し、その結果クレート構成アダプタがCCP装置からMBP制御装
置へ引渡される。
MBP制@制置装置704数のスイッチ713を有し、これらは手動で設定され
て系全体の構成を定着する。MBP制御装置は更に走査手段(図示しない)を有
して、接点712が閉じた時に各スイッチ113の設定状軸を走査して調べその
時の構成情報としてクレート構成アダプタ702へ読出す。スイッチ711も手
動で操作され、「手助」の位置で単安定回路701の機能を無効にしてクレート
構成アダプタの制御をMBP制御装置へ引[1これは修理のためKOOP装喧を
切離す時の便宜的機能である。スイッチ711の「手動」への設定は+5v信号
の立下りに感応する割込前処理装置により検出されることになる。
第24図は第23図中で構成ハス703に接続されているクレート構成アダプタ
702の一実施例を示す。
以下の説明に重要でない線路を除き、構成バス703の線路706は5本の線を
含み、その内の2本はクレート構成アダプタへの直列受信信号用、3本はクレー
ト構成アダプタからの直列送信信号用である。受信信号はCCP装置内のバス送
出器γ20で作られ、光電カップラ722を介してクレート構成アダプタ内の直
列送受信器721へ送られる。信号は直列送受信器721かも、上記3本の内の
1本がら給電さnる光電カッ7’−N723”k介してcap装置内のバスレン
ーバ724に#:続された残ζノ2本へ送られる。上記のバス送出器、バスレシ
ーバ、および光電カップラは当技術分野において常用のものでありこれ以上の説
明な省(。
着目すべきことは上記の結果として構成バスが各クレート構成7ダプタから動罐
気的に絶縁されることである。光電カップラ725.726は経路7(15のそ
れぞれの線路に接続されているものと理解される。
公知のti線あるいは回路を介して直列送受信器121が受けた信号は第24図
の右端に示す複数の出力線へ変換して出力されるう最上部の5本の線は例えば第
21凶の選択予備バスを構成して、[スイッチ・イネーブル]が出された時、所
属する周辺処理装置から切離して共通予備周辺処理装置へ接続するべき最大16
台のスイッチアダプタ610の内の1台を選択する。別の出力線は第22図にお
けるムバス・インターフェース611またはBバス・インターフェース612の
片方を禁止する線路Dム、DBK指定することができ、この場合最大16+1の
小分化メモ!j−’60Bを制御するために合計34本の線が必要である。更に
別の出力線は第10図のメモリー間リンクアダプタの送受信器312.313へ
接続してこれらのリンクアダプタを禁止させることができる。クレート構成アダ
プタは検査信号を受け、且つこれらの信号を構成バスへ送るように構成されてい
る。?りえば冷却ファンの圧力差を示すオンφオフ信号は直接直列送受信器72
1へ入力し、アナ1グ信号をムーDコ/バータとマルチプレクサを介して受けて
も艮い。アナログ信号線は例えば4#の電圧電流を検出する線路Pム、PB(*
2i図)であり、クレート内の温度等を調べるために別の線路を設けても良い。
これらの検査信号はもしスイッチ710が閉じれば直列送受信器721により公
知の駆動回路を介して構成制御処理装置121へ送られ変換される。
あるいはもしスイッチ712が閉じれば状卵の表示以外に行動が生じない。
次に構成制御装置の機能の二三の例を挙げる。今、CPU系が自己診断ルーチン
により障害を検知したとすると、メツセージがその系の割込前処理装置を介し、
メツセージを分析してマルチプロセッサ・コンピュータシステムから部分的ある
いは全面的に切離すかを決定するだめのプログラムとテーブルを有する構成制御
装置へ送られる。もしメモリー間通信網からCPUだげを切離す決定がなされる
と、構成制御装置は問題となって込るクレート構成アダプタへ向けてメノセー2
を送って6送受信器を禁止状報にして全ての11ンクアダプタ(第10図)を切
離させる。次にCPIJ系全体を切離す場合は、同様に構成制御装置によりメツ
セージが発せられて問題のクレート構成アダプタK例えば全小分化メモリーのD
ム信号(第22図)を出させて障害のあるCPU系のムバスを切離す。別の例と
して、C1PHのプロトコルが周辺処理装置、例えば第21図の601の障害を
検知することができるかも刈れない。この場合は構成制御装置が問題のクレート
構成アダプタにスイッテアダプp610のアドレスと「スイッチ・イネーブル」
信号を発行させて、第21図により説明したようにスイッチアダプタを共通予備
周辺処理装置へ切換える6谷クレート構成アダプタとこれらのアダプタに共通の
構成制御装置との1田の通信は2つのモードで確立することが望ましい。送信モ
ードではCCP装置は2バイトを発行し、第1バイトは問題のクレート構成アダ
プタのクレートアドレス、第2バイトはクレート構成アダプタにより出力される
命令を定着する。受信モードではCCP装置はやはり2バイトを発行し、m1バ
イトは問題のクレート構成アダプタのクレートアドレスであり、m2バイトは0
0P装置へ監視のために込るべき直列送受信器721への入力信号の組合せを識
別する。それによりCCP装置はシステム全体の状態、例えば電源磁圧を監視す
ることができる。
あるいは構成制御処理は上記の形式のCPU系によって実行することもでき、こ
の場合構成制御装置はメモリー間通信網を介してマルチプロセッサ・コンピュー
タシステムの他のCPU系と相互接続されている。
・浄書に内容に変更なし)
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Fiq、23 ;Q〜に#I喰ア使1星寥q1/手tカバ7フγノフ゛Fig、
24 ηし一ト荊にべ 1/7ブダ手続補正書(方式)
%式%
1、事件の表示 昭和 年 特許願 第 号PCτ/DI:82100011B
2、 発明の名称
マルチプロセッサ・コンビエータシステム3、補正をする者
事件との関係 特許出願人
住 所 東京都千代田区内幸町2−1−1 (飯野ビル)〒1005、補正命令
の日付 昭和58年 6 月 7 日6、補正により増加する発明の数
国際調査報告
Claims (1)
- 【特許請求の範囲】 1. 個々の得成要素の障害に起因するコンビエータシステムの障害に対して回 復できるように構成したマルチプロセッサ・コンビエータシステムにおいて、各 々メモリ一手段と1つ以上の中央処理装置を有する複数の中央処理装置系と、 中央処理装置と、周辺機器制御装置と、直接メモリーアクセス手段とを含む複数 のアドレス源機器と、上記複数の中央処理装置系の各々に付属するメモリーバス 手段とを含み、 上記マルチプロセッサ砦コンビエータシステムのある数のメモリ一手段の少なく とも一部は上記複数の中央処理装置系の少なくとも2つの系の一部であシ且つ該 メモリ一部分と周辺機器の間のデータ転送を制御する周辺アドレス源制御装置に よる番地呼出しが可能でメジ、上記メモリーバス手段は中央処理装置によシ起動 される直接メモリーアクセス手段によって制御されて所属する中央処理装置系の メモリ一手段と該メモリーバス手段をメモリー間通信網へ接続する1つ以上のメ モリー間リンクアダプタとの間でデータを転送し、上記メモリー間通信網はそれ ぞれ2つ以上のメモリー間リンクアダプタを相互接続する複数の好適には受動的 なメモリー間リンクを含むことY%徴とする該マルチプロセッサ・コンピュータ システム。 2、 請求範囲第1項において、それぞれの中央処理装置系に付属する少なくと も2つのメモリーバス手段はメモリー間リンクとのインターフェースを有し、該 メモリー関リンクの各々は他のメモリーバス手段とのインターフェースおよび上 記少なくとも2つのメモリーバス手段の1つだけこのインターフェースを有する ことを特徴とするマルチプロセッサ・コンビエータシステム。 λ 請求範囲第2項において、上記中央処理装置系は3つ以上の直線状の側辺を 有する複数の隣接する図形の角に構成され、該中央処理装置系は該図形の該直線 状の側辺に沿って相互接続され、該直線状側辺のそれぞれの1つに重なるメモリ ー間リンクはその腿の両端の中央処理装置系に排他的に接続されていること乞特 徴とするマルチプロセッサーコンピュータシステム。 4 請求範囲第3項において、上記中央処理装置の1つ以上のサブグループのメ モリーバス手段にそれぞれのサブグループに共通の複数のメモリー間リンクによ シ更に相互接続されていることを%頷とするマルチプロセッサーコンピュータシ ステム。 5、##請求範囲第1項おいて、少なくとも1つの中央処理装置系は少なくとも 2つの中央処理装置を含むことを特徴とするマルチプロセッサ・コンピュータシ ステム。 6、請求範囲第1項において、受動的メモリー間リンクに動作上接続するメモリ ー間リンクアダプタが上記メモリー関リンクの使用優先順位を決め且つ該メモリ ー間リンクによるデータ転送を制御するように1III成されること11t%徴 とするマルチプロセッサ・コンビエータシステム。 T、 個々の構成要素の障害に起因するコンピュータシステムの障害に対して回 復できるようvc構成したマルチプロセッサ・コンビエータシステムにおいて、 各々メモリ一手段と1つ以上の中央処理装置を有する複数の中央処理装置系と、 中央処理装置と、周辺機器制御装置と、直接メモリーアクセス手段とを含む複数 のアドレス源機器と、上記複数の中央処理装置系の各々に付属するメモリーパス 手段と、 各中央処理装置系から状況情報を受けるように相互接続され、且つ状況情報に応 答し、再構成情報を発生するS成制御処理装置と、 上記構成制御処理装置と相互接続され、且つ上記再構成情報に応答して上記マル チプロセッサ・コンピュータシステムのそれぞれのクレートを再構成する複数の クレート+14成アダプターとを含み、上記マルチプロセッサ・コンピュータシ ステムのある数のメモリ一手段の少なくとも一部は上記複数の中央処理裟1系の 少なくとも2つの系の一部であシ且つ該メモリ一部分と周辺機器の間のデータ転 送を制御する周辺アドレス源制御装置による番地呼出しが可能であシ、上記メモ リーパス手段は中央処理装置によシ起動される直接メモリーアクセス手段によっ て制御されて所属する中央処理装置系のメモリ一手段と該メモリーパス手段をメ モリー間通信網へ接続する1つ以上のメモリー間リンクアダプタとの間でデータ を転送し、上記メモリー間通信網はそれぞれ2つ以上のメモリー間リンクアダプ タを相互従続する複数のメモリー間リンクを含むことヲ特徴とするマルチプロセ ッサ・コンピュータシステム。 8、 請求範囲第1項において、上記メモリー関通信リンクアダプタはそれぞれ のクレート構成アダプタに接続された許可(イネーブル)・禁止(ディスエーブ ル)手段を有し、それにより該構成アダプタは対応するメモリーパス手段をメモ リー間通信網から切塵す効力を持つことY%徴とするマルチプロセッサ・コンビ エータシステム。 9、 請求範囲第1項において、周辺制御装置により番地呼出し可能な上記メモ リ一手段の少なくとも各小部分は個別のバス分離器ケ介して1つ以上の中央処理 装置系のメモリーバス手段に接続され、該バス分41器ri対応するクレート構 成アダプタに応答して遇ばれたメモリー小部分7遇ばれたメモリーバス手段から 切離すことを特命とするマルチプロセッサーコンビエータシステム。 1G 請求範囲第1項において、上記の各メモリー小部分は少なくとも2つの個 別の電源から電#を供給されることヲ特徴とするマルチプロセッサ・コンピュー タシステム。 11、請求範囲第1項において、上記構成パスは上記クレート構成アダプタから 動電気的に絶縁され、且つ上記パス手段および上記メモリー間通信網から分離さ れていること1に%値とするマルチメモリ・コンビエータシステム。 12、請求範囲第γ項において、各クレート構成アダプタは所楓するクレート内 に分散配置されて該クレートの動作状@を検査する検出手段に接続される入力を 有し、該人力は上記構成制御処理装置によりアクセス可能であることを脣倣表す るマルチプロセッサ・コンピュータシステム。 13 請求軛咄第12項において、上記動作状態はクレート内の実際の電圧2よ び温度を含むことと特徴とスルマルチプロセソプ・コンビエータシステム。 14 請求範囲第1項において、更に構成バスに接続されたバックアップ側御i 直を含み、該構成バスは上記構成制御処理装置と該バックアップ制#装置の切換 手段とに1Iilt別に従続された余分のパスを有し、訳切羨手段は該構成制御 処理−A11の一動作に依存して上記通路の1つ11工(イネーブル)シ、池の 上記通路′41:a止(ディスエーブル)することe%徴とするマルチプロセッ サ・コンビエータシステム。 15、請求範囲第14項において、上記バックアップ制御装置は、 上記マルチプロセッサ・コンビエータシステムの事前に定めた構成を定義する設 定位litを有する手動設定可能な複数のスイッチと、 該スイッチの設定位置を走査して対応する構成情報を許可(イネーブル)された 時に構成バスへ読出す走査手段とを含むことを%徴とするマルチプロセッサやコ ンビエータシステム。 1s、請求範囲第14項において、上記バックアップ制御j!tifr/:1. 上記切換手段を無効(オーバーライド)にする手動設定可能なスイッチを有する 。 17、請求範囲第TIAにおいて、1群の周辺プロセッサが上記メモリ一手段の 1つの小部分だけを番地呼出しするように構成され、上記小部分は分離されてお シ且つ少なくと41つの中央処理装置系のメモリ−バス手段に動作上接続され、 上記マルチプロセッサ・コンビニ−タンステムは更に、 1台を除く周辺処理装置の数に対応し、それぞれのクレート構成アダプタによっ て制御される複数の切換モジュールと、 該切換モジュールが第1の位置ICある時にそれぞれの切換モジュールを介して 1含を除く上記周辺処理装置群1C接続される複数の周辺機器とを有し、該1台 の周辺処理装置は選ばれた切換モジュールが第2の位置VCある時に該モジュー ルの周辺機器に接続されることを特徴とするマルチプロセッサ・コンビ晶−タシ ステム。 18、個別の中央処理装置系のメモリーバス手段が該個別中央処理装置系のメモ リー間のデータ転送を行うメモリー間通信網とのインターフェースを有する種畑 のマルチプロセッサ・コンピュータシステム用の中央処理装置系において、 プログラムとデータを格納するメモリーと、1台以上の中火処理装置と、 該中央処理装置以外の1台以上のアドレス源機器と、 該中央処理装置を第1の通路に沿って、且つ該アドレス源機器を第2の通路に沿 って該メモリーの第1部分に動作上接続し、更に該中央処理装置と上記他のアド レス源機器をそれぞれ該第1および第2通路に沿って、且つ共通の第3通路に分 って該メモリーの残りの第2部分に動作上接続するところのメモリーバス手段と を含み、該@1および第2通路は該中央処理装置および該アドレス源機器が互に 競合することなく該第1メモリ一部分をアクセスするための効力YNL且つ該第 2メモリ一部分ンアクセスする時の互の競合を低減する効力を有し、1台以上の 核アドレス源機器は上呂ピ中央処理装置により起動されて上記メモリーから1つ 以上のアダプタを介して上記メモリー間通信網へのデータ転送を制御するところ の直接メモリーアクセス制御手段があることを特徴とする該中央処理装置系。 19、請求範囲第18項において、上記中央処理装置系は直接メモリーアクセス 制御手段によシ制御されるデータストリームの形成で2つの指定された中央処理 装置系間のデータ転送を行うところの類似の中央処理装置系にメモリー間通信網 を介して接続されており、上記指定された中央処理装置系の一方はそのデータ転 送ストリームだけのために確立された送信バッファを有し、他方は該データ転送 ストリームだけのために確立された受信バッファを有することを%徴とする中央 処理装置糸。 20 請求範囲第19項において、上記直接メモリーアクセス制御手段は、 上記メモリー間通信網を介して他の中央処理装置系から受けた請求に応答してそ の要求により指定されるデータストリームを確立する手段と、該要求に応答して 中央処理装置に割込みをかけて要求されたデータス? IJ−ムのための空きメ モ・ノー空間を定義するス) IJ−ム記述子を発生する割込み手段と、 該直接メモリーアクセス手段に付鵬して膜数の冥際に有効なストリーム記述子を 格納する制御メモリーとを含むことを特徴とする中央処理装置系。 21、請求範囲第20項において、上記割込み手段はデータストリームの終了に 応答して中央処理装置に割込みをかけて関連するストリーム記述子を抹消し、そ れによりそのストリーム記述子と共に割付けられたメモリー空間を解放すること を特徴とする中央処理装置系。 22、 1ifl釆#囲第19項において、上記直接メモリーアクセス制御手段 は更にメモリー内のデータ源として指定されたバッファから上記メモリー間通信 網への各データ転送ス) IJ−ムへの転送速度を制御する速度制御手段を含み 、それによシフモリ−間通信網への各データ伝送ストIFムの転送速度を夫々に 独立に且つ中央処理装置から独立に確保することを%徴とする中央処理装置系。 23、梢求軛囲第22項において、上記速度制御手段と、指定されたデータ転送 速度に従ってグループ化された各データ転送ストリームの入口(エントリー)を 裕稍するメモリーと、 あるデータ転送速度グループ内のエントリーを次VC低い転送速度のグループ内 のエントリーの2倍の頻度で走査し、且つ最高データ転送速度のグループ内の各 エントリーに対しては指定時間内に固定回数の定食?行うところの建査手坂とを 含み、各エントリーは該7I:f手段によりアクセスされることにより@接メモ リーアクセス制御手段により指定されるデータ転送ストリームの一部である1つ のデータブロックの転送を開始させるために使われること?:*徴とする中央処 理装置系。 24゜プログラムとデータを格納するメモリーと、1台以上の中央処理fc償と 、 該中央処理装置以外の1台以上のアドレス源機器と、 個別にして動作上メモリーバス手段に接続されたメモリー小部分の1つだけを番 地呼出しするように構成された少なくとも181Fの周辺処理装置と、1台を除 く周辺処理装置の数に対応する複数の動作iCmJ御される切換モジュールと、 該切換モジュールが第1の位置にある時にそれぞれの切換モジュール?介して上 記周辺処理装置に綴器に接続されることを−49とする中央処理装置系。 25、請求軸1目4項において、上記周辺処理装置の谷メモリー小部分はそれぞ れの動作上制御されるバス分離器χ介して中央処理装置系のメモリーバス手段に 接続され、且つ1つ以上の該メモリー小部分は更にそれぞれ動作上制御されるバ ス分III器を介して他の中央処理装置系のメモリーバス手段Kg続されること Tk特命とする中央処理装置系。 26.プログラムとデータを格納するメモリーと、複数の中央処理装置と、 上記複数の中央処理装置によシ共有されて該メモリー内のプログラム命令とデー タワードにアクセスするためのバス手段と、 自らが最も最近に用いたプログラムとデータのサブセットを格納するキャッシエ メモリーを有する少なくとも1台の中央処理装置とを含み、咳キャッシュメモリ ーはもし所属する中央処理装置のメモリーのある場所の内容のコピーが該キャツ シエメモリー内に存在すれば駅中央処理装置が対応する場所をアクセスするの′ 4を禁止する効力を有し、それにより各中央処理装置の該バス手段に対する競合 が低減されることを%倣とする多重処理モジエール。 27、請求範囲第26項の多重処理モジュールを含むマルf 7’ oセラt− コンピュータシステム用の中央処理装置系において、該中央処理装置系は個別の 中央処理装置系のメモリーバス手段が少なくとも1つのメモリー間通信網とのイ ンターフェースを有して該個別中央処理装置系のメモリー間データ転送を行う糧 類のものであシ、該多重処理モジュールの上記共Mバス手段が動作***処理装 置系のメモリーバス手段の一部であること1に特徴とする該中央処理表置系。 28、請求範囲1iII26項の多重処理モジュールを含むマルチプロセッサ・ コンピュータシステム用の中央処理装置系において、該中央処理装置系は個別の 中央処理装置系のメモリーバス手段が少なくとも1つのメモリー関通信網とのイ ンターフェースを有して該個別中央処理装置系のメモリー間データ転送を行う樵 急のものであシ、該中央処理装置は、プログラムとデータを格納するメモリーと 、該多重処理モジエールの中央処理装置以外の1台以上のアドレス源機器とを含 み、該多重処理モジエールの上記共有バス手段は動作***処理装置系のメモリ ーバス手段の一部でsb、該多重処理モジエールのメモリーは該中央処理装置系 の該メモリーの第1部分を構成し、該メモリーバス手段は動作上腹多重処理モジ ュールの該中央処理装置を第1の通路に石って、また該アドレス源機器を動作上 第2の通路に沿って該第1メモリ一部分に接続し、更に該中央処理装置と上記他 のアドレス#機器を動作上それぞれ該第1および第2通路に沿って且つ共通の第 3通路に沿って上記メモリーの残りの第2部分に接続し、該@1および第2通路 は咳中央処理装置および該アドレス源a器が互に競合することなしに該メモリー の該第1部にアクセスするための効力を有し、且つM第2部分にアクセスする時 に互の一合を軽減するための効力を有すること1に:W倣とする該中央処理装置 系。 29、複数の入出力端付きメモリー間リンクを有するメモリー関通信網を介して 有互接続されるコンビエータシステム間で冗長のデータ通信を行うメモリー間通 信システムにおいて、各コンピュータシステムは、1台以上の中央処理装置と、 プログラムおよびデータを格納するメモリ一手段と、 該メモリ一手段と該通信網の間のインターフェースを行う複数のリンクアダプタ と、 該コンピュータシステムにより起動されである数のデータブロックを中央処理装 置の介入なしに該メモリー闇通信網を介して事前に選ばれた他のコンピュータシ ステムへ転送する直接メモリーアクセス手段とを含み、上記各リンクアダプタは 少なくとも2つのメモリー間リンクの1つの入出力端に接続され且つ受信バッフ ァと送信バッファを有し、該送信ノくソファはその中にデータが存在する時は使 用中となりまた該データがメモリー間すンンへ転送された後は空きとなり、各リ ンクアダプタはvI数のリンクアダプタに共通のメモリー間リンクの使用優先順 位を割当てるための効力を有する割当て制御手段を有し、上記直接メモリーアク セス手段は第1メモリー間り/りを介して行先きコンピュータシステムのリンク アダプタに動作上接続された所属リンクアダプタの選ばれ九空き送信バッファへ 上記数量のデータブロックを転送するための効力を有し、且つ上記データブロッ クの選ばれた送信バッファへの転送後所定時間以内に上記数量のデータブロック を有効に受取ったことを確認するメツセージが行先きコンピュータシステムの直 接メモリーアクセス手段から受信されるまで該行先きコンピュータシステムへ別 のメモリー間リンクを介して動作上接続された所属リンクアダプタの他の空き送 信バッファを繰返し選択するための効力を有することを特徴とする該メモリー間 通信7ステム。 30 請求範囲第29項のメモリー間逼信7ステムにおいて、上記順位割当て制 御手段を含むリンクアダプタに接続された各メモリー間通信リンクは転送通路と 応答通路とを有し、上記順位割当て制御手段と、メモリー間リンクの転送通路が 使用されていない時に信号を発生する検出手段と、 転送バッファが使用中の時に許可(イネーブル)される遅#;手段と、 他のリンクアダプタから転送iIi路を介して受傷したデータを対応する応答通 路を介して該他のリンクアダプタへ送シ返すための効力を有する応答手段と、応 答通路を介して受傷したデータを送信バッファから対応する転送バッファへ送信 されるデータと比較し、もし比較した両データが等しくなければ上記データ転送 を、J!町し、もし比較した両データが等し
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