JPH0221342A - マルチプロセッサシステム及びマルチプロセッサシステムにおける論理キャッシュメモリのアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理システムの論理キャッシュメモリ
に係り、特に多数の演算処理装置が１つの主記憶装置を
共有するマルチプロセッサシステムに好適な論理キャッ
シュメモリに関する。

〔従来の技術〕

最近の計算機システムでは、多数のユーザが、１つの計
算機を共用し、かつ１ユーザにおいても多数のプロセス
を同時実行させる形態が一般化している。この様な形態
に応じて、１つの演算ユニットが、多数のプロセスを時
分割に実行するシステムに代わって、多数の演算ユニッ
トが、１つの主記憶を共有し、各プロセス毎に演算ユニ
ットが割当てられるマルチプロセッサシステムが計算機
システムの主流となりつつある。

この構成に基づくマルチプロセッサシステムでは、各演
算ユニットが共通のバスを用いてメモリアクセスを行な
うため、何らかの対策がないとバスの競合が発生し、各
演算ユニットが十分な性能を発揮できないという問題が
ある。この問題点は、各演算ユニット毎にローカルなキ
ャッシュメモリを設ける事によって解決されている。キ
ャッシュメモリは小容量のメモリであり、主メモリの内
容の一部を保持していて、そのアクセス時間は一般に主
メモリの５〜１０分の１程度である。演算ユニットが要
求するデータがキャッシュメモリ内に存在すれば（これ
をキャツシュヒツトという）、短時間でメモリアクセス
が終了し、この場合は共有メモリへのアクセスは行われ
ない。又、キャッシュメモリ内に要求するデータが存在
しない場合（これをキャッシュミスヒラＩ−という）、
共有メモリからローカルなキャッシュメモリに、一定す
イズのブロックデータが転送され、要求元の演算ユニッ
トにデータが供給される。このようなキャッシュメモリ
を設けると、一般にメモリアクセスの局所性から、小容
量のキャッシュメモリでもかなり高いキャツシュヒツト
率が得られ、従ってほとんどのメモリアクセスが演算ユ
ニットとキャッシュメモリとの間で終了し、共有バスへ
のアクセスを大幅に削減する事が可能となる。即ち、多
数のプロセッサを共有バスに接続した場合でも、バスが
競合する頻度が小さく、プロセッサの台数効果を十分生
かすことが可能となる。

又、マルチプロセッサシステムにおいて、多重仮想記憶
方式を実現することも重要な課題である。

多重仮想記憶方式は、特開昭６０−７９４４６号に示さ
れているように、各プロセス毎にＯ番地から始まる論理
アドレス空間を割当てる方式である。論理アドレス空間
には、主メモリ上の物理的な位置を示す物理アドレス空
間よりも、大きなサイズが割当てられる。このため、各
プロセスの論理アドレス空間は、主メモリ上と２次記憶
上に割当てられ、必要なデータのみが主メモリ上に置か
れる。要求するデータが主メモリ上に存在しない場合、
主メモリ上のデータの一部が２次記憶上に掃き出され（
以下、スワップアウトと称す）、必要なデータが２次記
憶から主メモリ上にロードされる（以下スワップインと
称す）、この機構により、各プロセスは主メモリと２次
記憶を一つのアドレス空間としてアクセス可能となる。

これを実現するために、論理アドレス空間と物理アドレ
ス空間は、ページと呼ばれる一部サイズのブロックデー
タとして管理され、主メモリと２次記憶間のスワップイ
ン、スワップアウトは、このページ単位で行なわれる。

論理アドレスページと、物理アドレスページの対応付け
は、ページテーブルにより管理される。演算ユニットが
メモリアクセスを行なう場合、その論理アドレスによっ
てページテーブルが検索され、物理アドレスに変換され
る。多重仮想記憶では、このページテーブルが各プロセ
ス毎に設けられ、プロセススイッチの場合は、参照され
るページテーブルもスイッチされる。これにより、各プ
ロセス毎に０番地からの論理アドレス空間を割当てる事
が可能となる。又、ページテーブルは主メモリ上に置か
れるため、メモリアクセスの度に、主メモリ上のページ
テーブルを参照した場合、メモリアクセスのオーバヘッ
ドが大きい。このため。

最近変換された論理アドレスページと物理アドレスペー
ジの組は、Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏｎ　１
ｏｏｋ　−ａｓｉｄｅ　Ｂｕｆｆｅｒ）と呼ばれるバッ
ファメモリに記゛録され、そしてＴＬＢがヒツトすれば
、主メモリ上のページテーブルをアクセスすることなく
高速にアドレス変換を実現できる。

以上でマルチプロセッサシステムの概要を述べた。次に
このようなシステムにおけるキャッシュメモリについて
説明する。キャッシュメモリのアクセス手段としては、
ＴＬＢでアドレス変換する前に論理アドレスでキャッシ
ュメモリをアクセスする論理キャッシュメモリと、ＴＬ
Ｂでアドレス変換した後、物理アドレスでキャッシュメ
モリをアクセスする物理キャッシュメモリの２方式があ
る。物理キャッシュメモリでは、メモリアクセス毎にＴ
ＬＢによるアドレス変換が必要となり、これはメモリア
クセス時間の増大を招く、これに対し、論理キャッシュ
メモリでは、キャッシュメモリがヒツトしている限り、
ＴＬＢによるアドレス変換の必要はなく、キャッシュミ
スヒツトに伴う共有メモリからのブロック転送時にだけ
アドレス変換を行なえば良い、このため、メモリアクセ
ス時間を大幅に短縮する事が可能となる。更には。

演算ユニットでは、メモリスループット向上のためキャ
ッシュメモリを命令用とデータ用に分割する場合が多い
、この構成に於いては、物理キャッシュメモリを採用し
た場合、命令用とデータ用にそれぞれＴＬＢを設ける必
要がある。これに対し、論理キャッシュメモリでは、命
令用キャッシュとデータ用キャッシュでＴＬＢを共有す
る事ができハード量の削減が可能となる。一方、論理キ
ャッシュメモリを採用した場合、多数のプロセッサによ
って共有されるバスを、論理アドレスバスとする構成（
以下、論理共有バスと称す）と、物理アドレスバスとす
る構成（以下、論理共有バスと称す）が考えられる。論
理共有バス構成では、アドレス変換装置は共有メモリ側
に設けられ、各演算ユニットにより共有される。一方、
物理共有バス構成では、アドレス変換装置は各演算ユニ
ツ１−毎に設けられる。このように論理共有バス構成で
は、ＴＬＢを共有できるためハード量を削減できる利点
がある。しかし、バスに接続されるプロセッサ台数が増
加した場合、ページテーブルの変更に伴うＴＬＢへのア
クセスが集中し、これがシステムのボトルネックとなる
可能性がある。又、ページのスワップイン、スワツプア
ウトに伴うＩ１０プロセッサからの主メモリアクセスは
、物理アドレスで行なわれる。このため、論理共有バス
構成では、Ｉ１０プロセッサからの物理アドレスを論理
アドレスに変換するための変換テーブルが必要となる。

以上に述べた理由により、マルチプロセッサシステムの
メモリシステムとしては、論理キャッシュメモリでかつ
物理共有バスの構成が適すると考えられている。

キャッシュメモリに関するもう１つの問題は、各キャッ
シュメモリ内容の一致保証である。即ち、各プロセッサ
毎にローカルなキャッシュメモリを有するマルチプロセ
ッサシステムにおいては分散されたキャッシュメモリに
関して、データの一致を保証することが重要な課題とな
る。例えば共有メモリ上のあるデータが、ＡとＢの演算
ユニットのローカルキャッシュに共有されている場合を
考える。演算ユニットＡが共有されているデータを更新
し、更新した事実を演算ユニットＢのキャッシュメモリ
に報告しなかった場合、演算ユニットＢがそのデータに
対してアクセスすると、自ユニット内のキャッシュメモ
リがヒツトし、更新される前の誤ったデータが読込まれ
る。この問題を解決するためには、各演算ユニットは、
データを更新した時にはこの事実を他の演算ユニット全
てに報告しなければならない６各演算ユニツトは共有バ
スをモニタする手段を有し、データ更新の報告を検出し
て、各キャッシュメモリの一致保証を管理する必要があ
る。

このキャッシュメモリ一致保証のプロトコルは、キャッ
シュメモリのライトアクセス処理方式によって異なる。

キャッシュメモリのライトアクセス処理方式には、スト
アスル一方式とストアスワップ方式がある。ストアスル
一方式とは、演算ユニットからのライトアクセスが発生
する毎に、キャッシュメモリ及び主メモリの内容を更新
する方式である。このため、キャッシュメモリと主メモ
リの内容は常に一致している。一方、ストアスワップ方
式では、ライトアクセスがキャッシュメモリにヒツトす
れば、キャッシュメモリ内データの更新だけで処理を終
了する。そして変更されたデータを含むブロックをキャ
ッシュメモリから追い出す時に、始めて主メモリの更新
が行なわれる。このため、キャッシュメモリと主メモリ
の内容が常に一致しているとは限らない。

各ライトアクセス処理方式における、キャッシュメモリ
の一致保証プロトコルの例を以下に示す。

まず、ストアスル一方式では、キャッシュメモリと主メ
モリが常に一致している事から、１つのプロセッサから
の主メモリへの書込みは、他の全てのプロセッサに報告
される。各プロセッサは、共有バス上のトランザクショ
ンをモニタし、主メモリへの書込みを検出すると、その
アドレスに対応するデータが、ローカルキャッシュ内に
存在するかどうかをチエツクする。対応するデータが存
在すれば、それを含むブロックを無効化する。一方、ス
トアスワップ方式におけるキャッシュメモリの一致保証
プロトコルは、ストアスル一方式に比較すると複雑にな
る。種々の一致保証プロトコルが提案されているが、こ
こではその−例を示す。

キャッシュメモリ内のブロックには、以下の３状態があ
りうる。すなわち （１）　５ｈａｒｅｄ・・・主メモリの内容と一致して
おり且つ、複数のキャッシュメモリに共有されている。

（２）　Ｅｘｃｌｕｓｉｖｅ・・・主メモリの内容と一
致しており且つ、唯一のキャッシュメモリ内に存在する
。

（３）　０ｔｚｎｅｄ・・・主メモリの内容と一致して
おらず、且つ、唯一のキャッシュメモリ内に存在する。

次に、演算ユニットが各状態のブロックにアクセスする
場合の処理を簡単に述べる。

（ｉ）リードヒツト ブロックの状態に関わらず、データを読出す。

（ＩＩ）リードミスヒツト 共有メモリにブロック転送を要求する。この時、他のキ
ャッシュメモリに転送中のブロックが存在するかどうか
検査し、存在すれば５ｈａｒｅｄブロツクとして、又、
存在しなければＥｘｃｌｕｓｉｖｅブロックとして、自
キャッシュメモリ内に書込む、その後、中断していたリ
ードアクセスを再開する。

（ｉｔｉ）ライトヒツト ５ｈａｒｅｄブロツクに対する書込みでは、当該キャッ
シュメモリに書込むとともに、他のキャッシュメモリに
共有バスを通じてデータの変更を報告する。その後、ブ
ロックの状態はＯｗｎｅｄとなる。又、Ｅｘｃｌｕｓｉ
ｖｅ　、　Ｏｗｎｅｄブロックに対する書込みでは、他
のキャッシュメモリに報告する義務はない。

（ｉｖ）ライトミスヒツト 共有メモリにブロック転送を要求する。この時間のキャ
ッシュメモリに転送中のブロックが存在するかどうか検
査し、存在すれば５ｈａｒｅｄブロツクとして、又、存
在しなければＥｘｃｌｕｓｉｖｅブロックとして、自キ
ャッシュメモリ内に書込む。その後、中断していたライ
トアクセスを再開する。

以上のストアスワップ方式における一致保証プロトコル
では、各演算ユニットは共有バス上のトランザクション
をチエツクするモニタを有していて、以下のような処理
を行う。

（ｉ）共有バス上にブロック転送トランザクションを検
出した場合。

対応するブロックが自キャッシュメモリ内に存在し、且
つブロックの状態がＯｗｎｅｄであった場合、共有バス
上のブロック転送要求をアボートし、自キャッシュ内の
Ｏｗｎｅｄブロックを共有メモリへライトバックして当
該ブロックをＥｘｃｌｕｓｉｖｅとする。その後中断さ
れていたブロック転送要求が再開される。又、対応する
ブロックの状態が５ｈａｒｅｄあるいはＥｘｃｌｕｓｉ
ｖｅであった場合、共有バスを通じて、該当ブロックが
自キャッシュメモリ内に存在することを報告する。

その後ブロックの状態は５ｈａｒｅｄとなる。

（ｎ）共有バス上にデータ変更報告を検出した場合。

対応するブロックが自キャッシュメモリ内に存在すれば
、そのブロックを無効化する。

以下のプロトコルにより、ストアスワップ方式を採用し
た場合のキャッシュメモリの一致が保証できる。このキ
ャッシュメモリ一致保証は、マルチプロセッサシステム
に限らず、ユニプロセッサシステムに於いても必要であ
る。すなわち、物理バス上に演算ユニットとＩ１０プロ
セッサが接続される場合には、演算ユニットの有するキ
ャッシュメモリに関して一致保証が必要となる。

〔発明が解決しようとする問題点〕

以上、マルチプロセッサシステムに適する構成としては
、論理キャッシュメモリで且つ、物理共有バスが有効で
あることを述べ、又、分散キャッシュメモリの一致保証
について述べた。しかしながら、上記従来技術に於いて
はいくつかの問題点がある。

まず、単一のプロセッサの場合でも発生する問題点を示
す。多重仮想記憶方式を採用する計算機システムに於い
ては、各プロセス毎に０番地から始まる論理アドレス空
間が割当てられるため、同一の論理アドレスが異なる物
理データを参照する場合がある。このため、従来の論理
キャッシュ方式では、実行中のプロセスが他のプロセス
の同−論理アドレスのデータをアクセスしないように、
プロセススイッチの度に、論理キャッシュ内容を全てパ
ージする処理を行っていた。このため、タスクスイッチ
が頻繁に発生すると、キャッシュメモリの効果が減少す
るという問題があった。更には、ストアスワップ方式の
キャッシュメモリを採用した場合には、キャッシュメモ
リのパージ処理に先立って、変更されたデータを含むブ
ロックを全て主メモリにコピーバックする必要があった
。

この問題は、特開昭６０−７９４４６に示される様に、
論理キャッシュメモリの比較アドレスに、プロセス識別
子を含める事によって解決できる。すなわち、論理キャ
ッシュメモリを検索する時に、論理アドレスだけでなく
プロセス識別子も含めて比較を行なう方法である１水力
式によれば、タスクスイッチ毎にキャッシュメモリの内
容をパージする必要はなくなる。

ところが、本方式を採用した場合、新たな問題が発生す
る。すなわち、”Ａｄｄｒｅｓｓ　Ｓｙｎｏｎｙｍ”の
問題である。これは、各プロセスがデータを共有する場
合に起こり得る。プロセス間でデーテを共有する場合に
は、各プロセスのページテーブルの管理のもとに、異な
る論理アドレスページが、共有の物理アドレスページに
マツピングされる。このため、論理アドレスで検索され
るキャッシュメモリ内には、異なるエントリー位置に、
同一のデータが存在し得るにのような状況において、あ
るプロセスが共有データを変更した場合、他のプロセス
の共有データは変更されないままキャッシュメモリ内に
残ってしまい、他のプロセスが共有データをアクセスす
ると、変更される前の誤ったデータがキャッシュメモリ
から供給される事になる。

従来この”Ａｄｄｒｅｓｓ　５ｙｎｏ口ｙｍ”の問題に
対処する手段としては１文献コンピユーテイングサーベ
イ（Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙｓ）　Ｖｏ　Ｑ
　、　ｌ　４　、　Ｎａ　３　。

Ｓｅｐｔｅｍｂｅｒ　１９８２のｐｐ５１０−５１１に
論じられている。これは、物理アドレスページを論理ア
ドレスページに逆変換するテーブルを有する方法である
。逆変換テーブルは、論理キャッシュ内に存在するデー
タの物理アドレスページに対して、それにマツピングさ
れている全ての論理アドレスページを保持するテーブル
である。この方式に於いては、あるプロセスが共有デー
タを変更した場合、その論理アドレスはＴＬＢによって
物理アドレスに変換された後、その物理アドレスによっ
て逆変換テーブルがアクセスされる。その結果、他のプ
ロセスの共有データが論理キャッシュ内に存在していれ
ば、そのデータに対して更新、あるいは無効化が行なわ
れる。しかしこの従来技術では、物理アドレスを論理ア
ドレスに逆変換するテーブルが必要となり、ハード量が
増加し、また逆変換テーブルの管理が複雑になる等の問
題があった。

又、他の解決手段は、特開昭６１−２４６８５０に論じ
られている。これは、論理キャッシュメモリに格納され
るアドレス情報として、論理アドレス情報を記憶する第
１のディレクトリと、実アドレス情報及び、論理アドレ
ス情報の一部を記憶する第２のディレクトリを持つ。論
理アドレス情報と、実アドレス情報は、各ディレクトリ
の異なるカラムアドレスに登録され、両者の関係は、第
２のディレクトリに記憶されるリンク情報に基づいて決
定される。該方式（以下リンクビット方式と呼ぶ）を、
第１０図を用いて、簡単に説明する。９０１゜９０２は
、それぞれ、論理アドレス、物理アドレスがセットされ
るレジスタであり、アドレス変換ユニット９００は、論
理アドレスのｂｉｔＯ−１９を、物理アドレスのｂｉｔ
Ｏ−１９に変換する。キャッシュメモリは、論理アドレ
ス情報を記憶する論理ディレクトリ９０３と、データを
記憶するデータ部９０４、及び、物理アドレス情報を記
憶する物理ディレクトリ９０５から成る。論理ディレク
トリ９０３には、データ部９０４に格納されるデータに
対応した論理アドレスのタグ部（ｂｉｔｏ−１７）９１
０　（ＣＡＲ）と、有効ビット９１１（Ｖ）が登録され
る。この例では、論理ディレクトリ９０３．データ部９
０４は、論理アドレス９０１のｂｉｔ１８−３１をカラ
ムアドレスとする。一方、物理ディレクトリ９０５には
、データに対応した物理アドレスのタグ部（ｂ　ｉ　ｔ
０４７）９１２（ＰＡＲ）と、有効ビット９１４（Ｖ）
及び、該物理アドレスタブに対応する論理アドレスタブ
が登録されている論理ディレクトリのカラムアドレス９
１３（以下、リンクビットＬＮＫと称す）が登録される
。この例では、物理ディレクトリ９０５は、物理アドレ
ス９０２のｂｉｔ１８−３１をカラムアドレスとする。

従って、論理アドレスタグ９１０と、これに対応する物
理アドレスタグ９１２は、各ディレクトリの同一カラム
に登録されるとは限らない。該リンクビット方式を採る
ことにより、”Ａｄｄｒｅｓｓ　５ｙｎｏｎｙＩａ”の
問題は、以下の様にして解決される。すなわち。

プロセス間で共有されるデータがキャッシュ内に存在し
、一方の論理アドレスに対してプロセッサから書込要求
が発生した場合、まず、論理ディレクトリ９０３がアク
セスされ、該当するエントリにデータが書込まれる。更
に、論理アドレス９０１は、アドレス変換ユニット９０
０により、物理アドレス９０２に変換される０次に物理
アドレス９０２により物理ディレクトリ９０５をアクセ
スし、ヒツトしたカラムのリンク情報９１３より。

該物理アドレスに対応するデータ部９０４のカラムアド
レスが生成され、該当カラムに対して、書込みあるいは
無効化が行なわれる０以上の動作により共有データの一
致が保証される。このリンクビット方式については、特
開昭５３−２５４５７にも論じられている。

しかし、この従来技術では、ｗ数のプロセスによってデ
ータが共有される場合、物理ディレクトリの１つのエン
トリに複数のリンク情報が必要となり、管理が複雑にな
る等の問題があった。

次にマルチプロセッサシステムの場合に生じる問題点を
示す。それは分散されたキャッシュメモリの一致を保証
するために、物理アドレスを論理アドレスに変換する機
能が必要となる事である。

前述した様に、分散キャッシュメモリの一致を保証する
ためには、各プロセッサ毎に共有バスをモニタする機能
が必要となる。モニタの機能は既に説明したが、バス上
のトランザクションを検出して自キャッシュメモリ内を
検索し、該当ブロックが存在すればそれを無効化したり
、あるいは共有バス上のトランザクションをアボートし
て、コピーバックの処理を実施しなければならない。と
ころが、論理キャッシュで物理共有バスの構成では、共
有バス上のトランザクションは物理アドレスで行なわれ
るため、モニターは共有バス上のアドレスを取り込み、
−旦論理アドレスに変換した後。

論理キャッシュを検索しなければならない。このため、
物理アドレスを論理アドレスに変換するための逆変換テ
ーブルが必要となり、ハード量の増加及び逆変換テーブ
ルの管理が複雑になる等の問題があった。

一方、前述のリンクビット方式を採用すれば、逆変換テ
ーブルは不要となる。すなわち、第１０図において、共
有バス上の物理アドレスが、モニタによって、物理アド
レスレジスタ９０２に取り込まれる。次に、該物理アド
レスによって、物理ディレクトリ９０５がアクセスされ
、該当するエントリが存在すれば、リンク情報９１３か
ら、対応するデータ及び論理ディレクトリのカラムアド
レスが生成され、無効化が行なわれる。しかし、前述し
た様に、複数のプロセスがデータを共有する場合は、複
数のリンク情報が必要となり、管理が複雑になる問題が
あった。

本発明の第１の目的は、多重仮想記憶方式でかつ物理ア
ドレスの共有バス構成を採用した計算機システムで用い
る論理キャッシュメモリであって。

異なる論理アドレスが同一の物理データを共有する場合
の“Ａｄｄｒｅｓｓ　Ｓｙｎｏｎｙｍ”の問題と、各プ
ロセッサ対応の論理キャッシュメモリの一致保証とを、
物理アドレスから論理アドレスへの変換を行う逆変換テ
ーブルを用いずに行えるようにした論理キャッシュメモ
リを提供するにある。

本発明の第２の目的は、異なる論理アドレスが、同一の
物理データを共有する場合の“ＡｄｄｒｅｓｓＳｙｎｏ
ｎｙｍ″′の問題と、複数のプロセッサに分散された論
理キャッシュメモリの一致保証とを、論理ディレクトリ
と、物理ディレクトリの対応を示すリンク情報を用いる
ことなく可能とした論理キャッシュメモリを提供するこ
とにある。

本発明の第３の目的は、大容量のキャッシュメモリにお
ける”Ａｄｄｒｅｓｓ　Ｓｙｎｏｎｙｍ”の問題と、分
散された論理キャッシュメモリの一致保証とを、キャッ
シュメモリの連想数を増すことなく可能とした論理キャ
ッシュメモリを提供することにある。

〔問題点を解決するための手段〕

上記、第１．第２の目的を達成する第１の手段を以下に
示す。

キャッシュメモリは、一致検査のためのタグ部とそれに
対応したデータ部からなり、データは一部サイズのブロ
ックとして扱かわれる。一般に、容量の大きなキャッシ
ュメモリでは、アドレスの下位を、キャッシュメモリの
インデックスとして用い、一致検査すべき候補（以下、
エツト１ノー。

称す）をしぼり込む、そしてアドレスの残りを比較用タ
グとする事によって、タグサイズの削減と、比較器の削
減を行っている。これらのことに着目することにより、
上記の目的は以下のようにして達成される。

すなわち、キャッシュメモリのインデクスに、アドレス
変換に依存しないページ内アドレスの一部を割当てる。

これによって、論理アドレスあるいはそれに対応する物
理アドレスのどちらでキャッシュメモリをアクセスして
も、必ず同一のエントリ位置がインデクスされる。更に
、キャッシュメモリのタグ部を、論理アドレスタグとそ
れに対応する物理アドレスタグの組によって構成し対応
する論理アドレスタグと物理アドレスタグを同一のエン
トリー位置に登録する。一方キャッシュをアクセスする
アドレスとして演算ユニットからの論理アドレスまたは
物理共有バスのモニタからの物理アドレスのいずれか一
方を選択するセレクタを設ける。更に、タグの一致を検
出する比較器として、論理アドレス用比較器と物理アド
レス用比較器とを設ける。本構成によって、演算ユニッ
トに対しては、論理キャッシュとして働き、物理共有バ
スのモニタに対しては物理キャッシュとして働くように
する。

本構成は、アドレス変換に依存しないページ内アドレス
をキャッシュのインデクスアドレスとして使用するため
、キャッシュ容量の増大に伴って連想数が増大する問題
がある。しかし、制御が容易なことから、小容量のキャ
ッシュメモリに有効である。

次に、上記第１．第２．第３の目的を達成する第２の手
段を以下に示す。

キャッシュメモリのタグ部を、キャッシュに保持される
データに対応する論理アドレスタグから成る論理ディレ
クトリと、該データに対応する物理アドレスタグから成
る物理ディレクトリによって構成し、対応する論理アド
レスタグと物理アドレスタグを同一のエントリーに登録
する。更に、物理ディレクトリは、マルチポートメモリ
とし。

同時に複数のデータを読出すことを可能とする。

又、タグの一致を検出する比較器として、論理アドレス
用比較器と、複数の物理アドレス用比較器とを設ける。

そして、演算ユニットからの論理アドレスによるアクセ
スでは、アドレス変換に依存する部分も含むカラムアド
レスにより、論理ディレクトリをアクセスし、対応する
データの有無を検出する。一方、バスモニタからの物理
アドレスによるアクセスでは、該物理アドレスのアドレ
ス変換に依存しない部分をカラムアドレスとして。

物理ディレクトリから複数の情報を読出し、その読出し
出力と物理アドレスの上位部を比較し、対応するデータ
の有無を検出する。これにより、演算ユニットに対して
は、論理キャッシュメモリとして働き、物理共有バスの
モニタに対しては、物理キャッシュメモリとして動作す
る。

本構成では、アドレス変換に依存する部分をキャッシュ
のインデクスアドレスとして使用可能であり、キャッシ
ュ容量が増大しても連想数は増大しない、すなわち、大
容量のキャッシュメモリに有効な構成である。

〔作用〕

キャッシュメモリの作用を、ストアスワップ方式の場合
について説明する。異なる論理アドレスページが同一の
物理アドレスページを共有し、かつ両ブロックがキャッ
シュメモリ内に存在している状況について考える。この
場合１両ブロックの状態は５ｈａｒｅｄとなっている。

演算ユニットから一方のブロックに対して書込みが発生
すると、該当ブロックに書込まれるとともに、ブロック
の状態はＯｗｎｅｄ　となる。更に５ｈａｒｅｄデータ
に対する書込であるため、本アクセスの論理アドレスは
ＴＬＢによって物理アドレスに変換された後、共有バス
上に出力されて、無効化要求が発効される。バスモニタ
は、この無効化要求を検出し、取り込んだ物理アドレス
によってキャッシュメモリを検索し、書込みの対象とな
らなかったブロック（状態が５ｈａｒｅｄのまま）を物
理アドレスタグの比較器により検出し、これを無効化す
る。以上の機能によつて、物理アドレスを論理アドレス
に変換する逆変換テーブル無しで”Ａｄｄｒｅｓｓ　Ｓ
ｙｎｏｎｙｍ”の問題を解決する事が可能となる。

また、同じストアスワップ方式を用いたマルチプロセッ
サシステムの場合、共有バスモニタが共有バス上の無効
化要求を検出すると、その物理アドレスを取り込み、物
理アドレスでキャッシュメモリをアクセスする。この時
、物理アドレスタグの比較器による比較の結果一致する
ブロックが存在すればこれを無効化する。又、共有バス
上のブロック転送要求を検出すると、その物理アドレス
を取り込む、そして物理アドレスでキャッシュメモリを
検索し、一致するブロックが検出され、かつ、ブロック
の状態がＯｗｎｅｄであれば、共有バス上のブロック転
送要求をアボートし、該当するブロックを主メモリにコ
ピーバックする。又、一致するブロックが検出され、か
つそのブロックの状態が、　Ｅｘｃｌｕｓｉｖｅ又は５
ｈａｒｅｄであれば、ヒツトした事を共有バスを通じて
報告する。以上の機能により、逆変換テーブル無しで、
分散キャッシュメモリの一致を保証することが可能とな
る。

〔実施例〕

以下、本発明の第１の実施例を図面を用いて詳細に説明
する。第２図は本発明が適用されるデータ処理装置の一
例を示している。同図において共有バス３００に接続さ
れた演算ユニット１００゜２００．３００は主メモリ４
０１を共有しており、メモリ制御袋Ｈ４００は、主メモ
リ４０１のアクセス制御及び複数の演算ユニットに対し
てのデータの供給を行う、ファイルコントロールプロセ
ッサ５００は固定ディスク５０１内に蓄積された任意の
ファイルを、高速に主メモリ４０１へ転送する。入出カ
プロセッサ６００は外部の入出力装置とのデータ転送を
行なう、共有バス３００はバスコントローラ７００によ
って管理される。

演算ユニット１００（他も同様）の内部の命令フェッチ
ユニット（Ｉ）１０１は、プログラムの実行に必要な命
令を主メモリ４０１からフェッチする機能を持つ、フェ
ッチされた命令は、命令実行ユニット（Ｅ）１０２に転
送される。命令実行ユニット１０２では、命令の意味を
解釈し、必要なデータをフェッチした後、演算を実行す
る。命令用キャッシュメモリ１０３は、主メモリ４０１
内の命令をコピーして、高速なバッファメモリに蓄えて
いる。命令フェッチユニット１０１が論理アドレスで命
令キャッシュ１０３にアクセスした場合、要求する命令
が命令キャッシュ内に存在すれば、短時間で要求命令が
フェッチされる。又、データ用キャッシュメモリ１０４
は、主メモリ４０１内のデータをコピーして、高速なバ
ッファメモリに蓄えている。命令実行ユニット１０２が
論理アドレスでデータキャッシュ１０４をアクセスした
場合、要求データがデータキャッシュ１０４内に存在す
れば、短時間でデータがフェッチされる。命令キャッシ
ュ１０３あるいはデータキャッシュ１０４に要求される
命令あるいは、データが存在しない場合、論理アドレス
番ニアドレス変換装置１０５に転送される。アドレス変
換装Ｗ１０５は、論理アドレスを物理アドレスに変換し
た後。

共有バス３００を通して、メモリ制御装置１４００にデ
ータ転送を要求する。主メモリ４０１から転送されて来
たデータは、−旦命令キャッシュ１０３あるいは、デー
タキャッシュ１０４に書込まれた後、命令ユニット１０
１あるいは命令実行ユニット１０２に供給される。

次に、第３図を用いて共有バス３００の構成を説明する
。共有バス３００は、各演算ユニットによって共有され
るバスとしてのハンドシェイク制御バス３０３．アドレ
スバス３０１及びデータバス３０２を有する６本実施例
では、アドレスバス３０１を２９ビツト、データバス３
０２を６４ビツトとする。又、各演算ユニットによるバ
スの競合を避けるために、各演算ユニットからバスコン
トローラ７００に対してバス占有要求線３０５が設けら
れ、バスコントローラ７００からは、各演算ユニットに
対してバス使用許可線３０４が個別に設けられる。又、
第４図に示す様に、共有バス３００にはスプリット方式
が採用されている。すなわち、ある演算ユニットがＡブ
ロックの転送要求を発効し、主メモリ制御装置４００か
らＡブロツクのデータが転送されて来るまでの空き時間
を、他の演算ユニットが使用可能となっている。このス
プリット方式を実現するため、主メモリ制御装置４００
においても、バス占有要求線３０５とバス使用許可！３
０４が設けられている。このように演算ユニット及び主
メモリ制御装置からのバス占有要求線は、バスコントロ
ーラ７００に接続され、バスコントローラ７００は、優
先順位に従って、各ユニットにバス使用許可信号を発行
する。

次に表１を用いて、バス占有要求線３０５およびバス使
用許可線３０４の具体的な信号名と、その意味について
説明する。バス占有要求線３０５としては、ＢＵＳＲＥ
Ｑ信号とＣＰＹＢＫＲＥＱ信号がある。

表　　１ （１）　ＢＵＳＲＥＱ信号 各演算ユニットのキャッシュコントローラ、あるいは主
メモリ制御装置からのバス占有要求であり、個別の信号
線として、バスコントローラに接続される。本信号が発
効される条件としては、演算ユニットにおいてキャッシ
ュメモリのミスヒツトに伴うブロック転送要求を行なう
場合、あるいはキャッシュミスヒツトで且つリプレース
すべきブロックがＯｗｎｅｄ状態の時に必要となるコピ
ーバック要求を行なう場合、あるいは５ｈａｒｅｄ状態
のブロックに書込みを行った時に必要となるデータ変更
報告（以下ブロードキャストと称す）を行なう場合があ
る。又、主メモリ制御装置に於いては、要求されたブロ
ックを要求元に転送する場合に。

本信号が発効される。

（２）　ＣＰＹＢＫＩＩＥＱ信号 各演算ユニットの共有バスモニタからのバス占有要求で
あり、バス構成でバスコントローラに接続される。本信
号が発効される条件としては、演算ユニットにおいて、
バスモニタが共有バス上のブロック転送要求を検出して
自キャッシュメモリ内を検索した結果、該当ブロックが
存在し且つそのブロックの状態がＯｗｎｅｄであった場
合に発効される。本信号は、ＢＵＳＲＥＱ信号よりも優
先度が高く、バスの使用が許可されると、該当ブロック
を主メモリにコピーバックする。

次に、バス使用許可信号としては、ＢＵＳＡＣＫ　。

ＣＰＹＢＫＡＣに、　ＢＵＳＢＳＹがある。

（３）　ＢＵＳＡＣＫ バスコントローラからの、各演算ユニットのキャッシュ
コントローラ及び主メモリ制御装置に対するバス使用許
可信号であり、各ユニットに対して個別に接続される０
来信号が発効される条件としては、共有バスが使用され
ておらず、且つ、ＢｕＳＲＥＱ要求があれば、最も優先
度の高いユニットに対して発効される。

（４）　ＣＰ’／ＢＫＡＣＫ バスコントローラからの、各ｒ寅算ユニットのバスモニ
タに対するバス使用許可信号であり、各モニタに対して
バス構成で接続される。本信号が発効される条件として
は、共有バスが使用されておらず、且つＣＰＹＢＫＲＥ
Ｑ要求があれば発効される。

（５）　ＢＵＳＢＳＹ 各演算ユニットのキャッシュコントローラ、バスモニタ
、及び主メモリ制御装置からのバス使用中を示す信号で
あり、バス構成でバスコントローラに接続される。本信
号が発効される条件としては、各ユニツｌ−が共有バス
を使用中である場合に発効される。更に、主メモリ制御
装置において、ブロック転送要求、あるいはコピーバッ
ク要求を受付けるバッファが詰っている場合にも発効さ
れる。本信号が発効されている間は、ＢＵＳＡＣＫ信号
、及びＣＰＹＢＫＡＣＫ信号などのバス使用許可信号は
発効されない。

次に、表２を用いて、ハンドシェイク制御バスの具体的
な信号名と、その意味を説明する６表　　２ （１）　ＢＣＫＲＥＱ信号、　ＲＥＡＤ信号各演算ユニ
ットのキャッシュコントローラからの、主メモリ制御装
置に対するブロック転送要求、あるいはコピーバック要
求であり、主メモリ制御装置、及び各演算ユニットのバ
スモニタにバス構成で接続される。ブロック転送要求時
には、Ｒ１１！ＡＤ信号も同時に発効される。まず、Ｂ
ＣＫＲＥＱ信号とＲＥＡＤ信号が同時に発効される条件
としては、キャッシュミスヒツトに伴うブロック転送時
がある。

又、ＢＣＫＲＥＱ信号が発効されＲＥＡＤ信号が発効さ
れない条件としては、キャッシュミスヒツト時にリプレ
ースすべきブロックの状態がＯ％＋ｎｅｄであった場合
に、コピーパックを行なうため発行される。各バスモニ
タは、ＢＣＫＲＥＱ信号及び、ＲＥＡＤが発効されてい
る場合にはこれを検出し、共有バス上のアドレスを取り
込んで自キャッシュメモリ内の検索を行なおねばならな
い。

（２）　ＢＣＫＡＣＫ信号 各演算ユニットのバスモニタ及び主メモリ制御装置から
のブロック転送要求受付応答であり、バス構成で各キャ
ッシュコントローラに接続される。

本信号が発効される条件としては、主メモリ制御装置に
於いては、ブロック転送を受付けた場合であり、バスモ
ニタに於いては、共有バス上のブロック転送を検出し、
自キャッシュメモリ内の検索が終了した場合である。

（３）　ＢＣＫＩ（ＩＴ倍信 号演算ユニットのバスモニタからのキャツシュヒツト報
告であり、バス構成で各キャッシュコントローラに接続
される。本信号が発効される条件としては、バスモニタ
が共有バス上のブロック転送要求を検出し、自キャッシ
ュメモリ内を検索した結果、該当ブロックが存在した時
にＢＣＫＡＣにと同時に発効される。キャッシュコント
ローラは、本信号を受付けると、転送されてくるブロッ
クを５ｈａｒｅｄ状態で自キャッシュメモリ内に書込む
必要がある。

（４）　ＢＣＫＡＢＯＴ信号 各演算ユニットのバスモニタからのブロック転送アポー
ト要求であり、バス構成で各キャッシュメモリに接続さ
れる６本信号が発効される条件としては、バスモニタが
共有バス上のブロック転送要求を検出し、自キャッシュ
メモリ上を検索した結果、該当ブロックが存在し、且つ
そのブロックの状態が０ｔｚｎｅｄの場合に発効される
。キャッシュコントローラは５本信号を受付けると実行
中のブロック転送要求をリトライする必要がある。

（５）　ＢＣＡＳＴ信号 各演算ユニットのキャッシュコントローラがらのデータ
変更報告であり、バス構成で各モニタに接続される。本
信号が発効される条件としては、演算ユニットからの書
込みアクセスがキャッシュメモリにヒツトし、かつ該当
ブロックの状態が５ｈａｒｅｄの場合に発行される。各
バスモニタは、本信号を検出すると、自キャッシュメモ
リ内を検索し、該当ブロックがあれば無効化しなければ
ならない。

（６）　ＢＣＡＳＴＡＣに信号 各演算ユニットのバスモニタからのブロードキャスト要
求受付応答であり、バス構成で各キャッシュメモリに接
続される。本信号は、バスモニタがブロードキャスト要
求を受付けた時に無条件に発効される。

（７）　ＭＳＡＣに信号 主メモリ制御装置からのデータ転送終了報告であり、各
キャッシュコントローラにバス構成で接続される。

（８）　ＭＳＡＣＰＴ信号 各キャッシュコントローラから、メモリ制御系に対する
データ転送受付は応答であり、バス構成で主メモリ制御
装置に接続される。

（９）　ＤＳＴＲＯＢ信号 各キャッシュコントローラ、あるいは各バスモニタから
メモリにコピーバンクする場合に、データの転送が終了
した事を報告する信号であり、バス構成で主メモリ制御
装置に接続される。

（１０）ＤＴＡＣＰＴ信号 主メモリ制御装置からの、各キャッシュコントローラ及
びバスモニタに対するコピーバックデータ受付は応答で
あり、バス構成で各ユニットに接続される。

次に第５図〜第９図を用いて、共有バス上のバスオペレ
ーションと、タイミングフローを説明する。

第５図は、ブロードキャストのバスオペレーションを示
したものである。各演算ユニットにおいて、データキャ
ッシュへの書込みが発生し、これがキャツシュヒツトで
且つ該当ブロックが５ｈａｒｅｄ状態であった場合１本
バスオペレーションが起動される６まず、キャッシュコ
ントローラがバスコントローラに対してバス占有要求（
ＢＵＳＲＥＱＩ）を発効する。バスコントローラは、バ
スが使用中でないことをＢＵＳＢＳＹ信号より識別し、
　ＢＵＳＡＣＫＩ信号によって、バスの使用許可を与え
る。本バスオペレーションの例では、同時に他の演算ユ
ニットからバス占有要求（ＢＵＳＲＥＱ２）が発効され
ているが、バスコントローラの優先判定により、ＢＵＳ
ＲＥＱＩ　に対して許可が与えられている。ＢＵＳＲＥ
Ｑ２は、ＢＵＳＲＥＱＩのオペレーション中、　ＢＵＳ
ＢＳＹが発効されているため、本バスオペレーションが
終了するまでバス使用許可を受けられない。キャッシュ
コントローラはバスの使用許可を受付けると、ブロード
キャストアドレスを共有バス上に乗せ、ＢＣＡＳＴ信号
を発行する。同時にＢＩＪＳＢＳＹ信号も発効する。ブ
ロードキャストを行っているユニットのバスモニタも含
め、各演算ユニットのバスモニタは、［１ＣＡＳＴ信号
を検出し、共有バス上のアドレスを自ユニット内に取り
込むとともに、ＢＣＡＳＴＡＣＫを発効する。ブロード
キャスト要求を発効しているキャッシュコントローラは
、全てのバスモニタの［３ＣＡＳＴＡＣＫが発効された
のを確認し、ＢＣＡＳＴ信号、及びＢＵＳＢＳＹ信号を
ネゲートする。各バスモニタは、　ＢＣＡＳＴ信号のネ
ゲートを検出し、自キャッシュ内の検索及び無効化を行
なう。又、バスコントローラはＢＵＳＢＳＹ信号のネゲ
ートを確認し、ＢＵＳＲＥＱ２のバス占有要求に対して
許可を与える。

第６図は、ブロック転送要求のバスオペレーションを示
しており、特に要求ブロックが、他の演算ユニットのキ
ャッシュメモリに共有されている場合について示してい
る。ある演算ユニットにおいて、キャッシュメモリへの
アクセスが発生し、これがミスヒラ１〜した場合に本バ
スオペレーションが起動される。まずキャッシュコント
ローラが、バスコントローラに対してバス占有要求（ｏ
ｕｓｎｃｏ）を発効し、バス使用許可（ＢＩＩＳＡＣＫ
信号）を受ける。

次にキャッシュミスヒツトしたアドレスを共有バスのア
ドレスに乗せ、主メモリ制御装置に対してブロック転送
要求を発効する（ＩＩＣＫＲＥＱ、　ＲＥＡＤ）。

主メモリ制御装置は１本要求を受付けると、無条件にブ
ロック転送要求受付応答（ＢＣＫＡＣに）を発効する。

又、各バスモニタは、共有バス上のブロック転送要求を
検出すると、アドレスを自ユニット内に取り込み、キャ
ッシュメモリを検索する。その結果該当ブロックが存在
し且つ該ブロックの状態が５ｈａｒｅｄあるいはＥｘｃ
ｌｕｓｉｖｅであれば、ＢＣＫＡＣＫ信号とともにＢＣ
Ｋ）ＩＩＴ信号をアサートする。又、該ブロックの状態
がＯｗｎｅｄであれば、ＢＣＫＡＢＯＴ信号もアサート
する。本バスオペレーションでは、２組の応答信号を示
しているが、どちらもＢＣＫＡＢＯＴ信号がアサートさ
れていない場合である。キャッシュコントローラは、全
てのＢＧＫＡＣにがアサートされた事を確認した後、Ｂ
ＣＫＲＥＱ及びＢＵＳＢＳＹをネゲートする。この時、
ＢＣＫＨＩＴがアサートされていた場合は、それを記憶
しておき、ブロックデータが転送されて来た時に、５ｈ
ａｒｅｄ状態としてキャッシュメモリに書き込む。又、
各バスモニタは、ＢＣＫＲＥＱがネゲートされた事を確
認した後、ヒツトしたブロックを５ｈａｒｅｄ状態に変
更する。

第７図は、ブロック転送要求のバスオペレーションを示
しており、特に要求ブロックが、他の演算ユニットのキ
ャッシュメモリ内でＯｗｎｅｄ状態にある場合について
示している。キャッシュコントローラは、バスコントロ
ーラに要求してバスを占有した後、キャッシュミスヒツ
トしたアドレスを共有バスのアドレスに乗せ、主メモリ
制御装置に対してブロック転送要求を発効する（ＢＣＫ
ＲＥＱ　。

ＲＥＡＤ）　、主メモリ制御装置は無条件にＢＣＫＡＣ
Ｋを発効する。又は、各バスモニタは、共有バス上のア
ドレスを取り込み、自キャッシュメモリを検索する。本
例では、２組の応答信号のみしか示していないが、演算
ユニットＮα２において、Ｏｗｎｅｄ状態のブロックが
検出されている（ＢＣＫＡＢＯＴ２）　、キャッシュコ
ントローラは、全てのＢＣＫＡＣＫが７サートされた事
を確認した後、ＢＣＫＲＥＱ及びＢＵＳＢＳＹをネゲー
トする。この時、ＢＣＫＡＢＯＴがアサートされていれ
ば、現在行なっていたブロック起動要求を、バス占有サ
イクルからリトライする。一方、　Ｏｗｎｅｄ状態のブ
ロックを検出したバスモニタは、ＢＵＳＩＩＳＹ信号を
アサートし、共有バスを使用不可とする。

その後、ＢＣＫＲＥＱがネゲートした事を確認し、Ｏｗ
ｎｅｄブロックのコピーパック要求（ＣＰ’／ＢＫＲＩ
ＩＥＱ）を発効し、ＢＵＳＢＳＹをネゲートする。バス
モニタによるコピーパックオペレーションは優先度が最
も高いため、アボートされたブロック転送オペレーショ
ンに連続してＯｗｎｅｄブロックのコピーパックオペレ
ーションが実行可能となる。これはデッドロックを解消
する手段である。又、主メモリ制御装置は、Ｂ（ＪＡＢ
ＯＴ信号を検出すると、現在受付けたブロック転送要求
を無効化する。

第８図は、主メモリからキャッシュメモリへのブロック
転送オペレーションを示したものである。

本例は、ブロックサイズを３２バイトとし、−回のデー
タ転送で８バイトを転送する場合を示している。主メモ
リ制御装置は、ブロック転送の用意が整うと、バスコン
トローラに対して共有バスの占有要求を発効する。バス
使用許可を受けると、ＢＵＳＢＳＹ信号をアサートし、
共有データバス上にブロックデータを乗せ、キャッシュ
コントローラに対してデータ転送終了報告（ＭＳＡＣに
）を発行する。

キャッシュコントローラはデータを受取ると、データ受
付応答（ＭＳＡＣＰＴ）を発効する。以下同様に４回の
データ転送を行なうと、本バスオペレーションは終了す
る。

又、第９図は、キャッシュコントローラ、あるいはバス
モニタからのコピーパックオペレーションを示したもの
である。共有バスを占有した後、主メモリ制御装置に対
してコピーパック要求を発効する（ＢＣＫＲＥＱ、　Ｒ
ＥＡＤ）　、主メモリ制御装置から、コピーパックを受
付けた報告（ＢＣＫＡＣＫ）があると、コピーパックす
べきデータを共有バス上に乗せ、データ転送報告（ＢＳ
ＴＲＯＢ信号）を発行する。主メモリ制御装置から、デ
ータ受付応答（ＢＴＡＣＰＴ信号）があると、次のデー
タをバス上に乗せ起動する。

以下同様に４回のデータ転送を行った後、本バスオペレ
ーションは終了する。

次に、本発明の論理キャッシュメモリの一実施例を第１
図により説明する。本実施例はデータキャッシュであっ
て、キャッシュ検索時の比較用タグとして、論理アドレ
スタグ部８５０、論理アドレス対応の物理アドレスタグ
を保持する物理アドレスタグ部８６０．各ブロックの状
態を示すステータス部８６１、及びデータ部８７０から
構成される。更に論理アドレスタグ部８５０は、プロセ
ス識別子部（ＰＮＯ）８５１と、論理アドレスの上位を
保持する論理タグ部（ＬＴＡＧ）８５２から成る。又、
ステータス部８６１は、対応するブロックが有効か無効
かを示すＶビット８６２と、対応するブロックの状態を
示す５ＴＡＴ部８６３から成る。５ＴＡＴ部は２ビット
幅で、ブロックの状態を５ｈａｒｅｄ、　Ｅｘｃｌｕｓ
ｉｖｅ、　Ｏｗｎｅｄの３状態に区別する。又、主なコ
ントロールとしては、データキャッシュコン１−ローラ
（ＩＩＥＣＣＯＮＴ）　９００　、及び共有バスモニタ
（ＭＯＮＩＴＯＲ）　９１０がある。又、この図には示
していないがアドレス変換バッファ（ＴＬＢ）８４２と
、アドレス変換テーブルのアクセスを制御するとアドレ
ス変換コントローラ（ＭＣＯＮＴ）も存在する。本構成
を採るキャッシュメモリの特徴は、キャッシュメモリの
インデックスとして、アドレス変換に依存しないページ
内アドレスを用いており、且つ論理アドレスタグと物理
アドレスタグとを持っているため、論理アドレスでも物
理アドレスでもキャッシュを検索できることである。

まず、命令実行ユニットからのアクセスに対する処理を
第１図を用いて説明する。

（１）リードヒツト 命令実行ユニットからリードアクセスがあると。

プロセス識別子がレジスタ８３０へ、論理アドレスが、
レジスタ８００にセットされる。論理アドレスタグ部８
５０．ステータス部８６１は、論理アドレス８００の内
、アドレス変換に依存しない論理インデックス部８０２
　（ＬＩＮＤＸ）の出力がセレクタ８９１で選択され、
これによってアクセスされる。一方、データ部８７０は
、論理インデックス部８０２及びブロック内のアドレス
部（ＢＡ）８０３によってアクセスされる。このアクセ
スで読み出された論理アドレスタグ部８５０の出力の内
、プロセス識別子８５１はレジスタ８３０の内容と比較
器８８０によって比較され、一致検証が行なわれる９一
方、読み出された論理タグ部８５２は、レジスタ８００
の論理タグ部８０１と比較器８８１によって比較され、
一致検証が行なわれる。これら２つの比較器の出力と、
ステータス部８６１内の有効ビット８６２の出力がアン
ドゲート８８３に入力され、要求データがキャッシュメ
モリ内に存在するかどうかが明らかとなる。この−数情
報はデータキャッシュコントローラ９００に入力され、
もし一致していればデータ部８７０の出力がオペランド
バッファレジスタ（ＯＢ２）８２０にセットされる。

（２）リードミス キャッシュメモリの一致検証の動作は前述の場合と同様
である。一致検証の結果、もしミスヒツトであれば、レ
ジスタ８００の内容がデータ論理アドレスレジスタ（Ｅ
ＬＡＲ）８３２にセットされる。この時、同時にステー
タス部８６１内のブロックステータス（ＳＴＡＴ）８６
３の内容がキャッシュコントローラ９００に入力され、
リプレースすべきブロックの状態がチエツクされる。そ
の結果Ｏνｎｅｄ状態であれば、コピーバックのために
、リプレースブロックの論理アドレスがコピーバックア
ドレスレジスタ（ＣＰＢＫＲ）８３３にセットされる。

いま、リプレース処理が不要な場合をまず説明すると、
データキャッシュコントローラ９００は、アドレス変換
コントローラ（図示せず）に要求ブロックのアドレス変
更を要求する。アドレス変換コントローラは、セレクタ
８９０によりレジスタ８３２を選択して、ＴＬＢ８４２
により論理アドレスを物理アドレスに変換し、物理アド
レスレジスタ（ＰＡＲ）８３４にセットする。そして、
キャッシュコントローラ９００にアドレス変換の終了を
報告する。キャッシュコントローラ９００は、バス占有
要求（口ＬＩＳＲＥＱ）　９０８をアサートし、バスを
占有した後、ブロック転送要求（ＢＣＫＲＥＱ）９０６
を発効する。この要求に対して、他のキャッシュメモリ
内の該当ブロックがＯｗｎｅｄされている事を示すアボ
ート要求（ＢＣＫＡＢＯＴ）　９０１がアサートされる
と、再度同一のブロックアドレスでバス占有からりドラ
イドする。又、アポ−１〜要求がなく、且つ該当データ
が他のキャッシュメモリ内に共有されている事を示す、
８ＣＫＨＩＴがアサートされた場合には、これを記憶し
ておき、ブロック転送終了後にライン９２２及びセレク
タ８９３を用いて、該当ブロックの状態を５ｈａｒｅｄ
とする。

ＢＣＫＨＩＴがアサートされなかった場合には、ブロッ
ク転送後、該当データの状態をＥｘｃｌｕｓｉｖｅとす
る。

ブロックデータが転送されて来た場合は、−旦主メモリ
リードレジスタ８４１に取り込んだ後、セレクタ８９４
で選択してデータ部８７０に書き込む。この時、対応す
る物理アドレスをレジスタ８３３から物理アドレスタグ
部８６０に入力し、ブロックの転送終了後書込む。

次に、要求データを含むブロックの転送に先立つて、リ
プレースブロックのコピーバックが必要な場合には、キ
ャッシュコントローラ９００からアドレス変換コントロ
ーラにコピーバックアドレスの変換要求が発効される。

アドレス変換コントローラは、セレクタ８９０によって
、コピーバックアドレスレジスタ８３３を選択し、　Ｔ
ＬＢ８４２によって物理アドレスに変換した後、レジス
タ８３４にセットするとともに、キャッシュコントロー
ラ９００にアドレス変換終了を報告する。キャッシュコ
ントローラ９００は、共有バスを占有した後、主メモリ
制御装置に対してコピーバック要求を発効する。該要求
が受付けられると、レジスタ８００のブロック内アドレ
ス８０３を更新しながら、データ部８７０内のリプレー
スブロックを主メモリライトレジスタ８４０を経て、主
メモリ制御装置に転送する。コピーバック処理が終了す
ると、前述と同じ手順で要求データのブロック転送を行
なう。

（３）ライトヒツト ライトアクセス時には、レジスタ８３０にプロセス識別
子、レジスタ８００に論理アドレス、レジスタ８２１に
ライトデータがセットされる。そうするとまずレジスタ
８３０とレジスタ８００の内容により、キャッシュメモ
リの一致検証を行なう。この時、当該ブロックの状態を
示す５ＴＡＴ８６３がキャッシュコントローラ９００に
入力される。

その結果、キャツシュヒツトで、且つ当該ブロックの状
態がＯｗｎｅｄ又はＥｘｃｌｕｓｉｖｅであった場合は
、レジスタ８２１の内容をセレクタ８９４で選択し。

データ部８７０に書込む、一方当該ブロックの状態が５
ｈａｒｅｄであれば、データ部８７０に書込むとともに
、レジスタ８００の内容をレジスタ８３２にセットし、
同時にアドレス変換要求を発効する。

アドレス変換が終了すると、レジスタ８３４の内容を共
有バス上に乗せ、プロットキャストにより他のキャッシ
ュに無効化要求を発効する。

（４）ライトミスヒツト キャッシュミスヒツトに伴うブロック転送手順は、リー
ドミスヒツト時と同様になる。ブロック転送終了後のラ
イト手順は、ライトヒツト時の処理と同様になる。

次に、共有バスのモニタ動作について第１図を用いて説
明する。

（１）ブロードキャスト検出時 バスモニタ９１０は、共有バスから信号９１４よりブロ
ードキャスト要求を検出すると、アドレスバス３０１か
ら物理アドレスを取り込み、レジスタ８１０にセットす
るとともに、信号９１５により応答を返す、レジスタ８
１０は、アドレス変換に依存しない物理インデックス部
８１２と物理アドレスタグ８１１、及びブロック内アド
レス８１３から成る。セレクタ８９１によりレジスタ８
１０の物理インデックス８１２を選択し、これによって
、物理アドレスタグ部８６０とステータス部８６１をア
クセスする。物理アドレスタグ部８６０の出力は、レジ
スタ８１０の物理タグ８１１の内容と比較器８８２によ
って比較され、その出力はステータス部８６１の有効ビ
ット８６２の出力とともにアンドゲート８８４に入力さ
れ、モニタした物理データがキャッシュメモリ内に存在
するかどうかが明らかとなる。この−数情報はバスモニ
タ９１０に入力され、一致していればライン９２１及び
セレクタ８９２により、該当ブロックの有効ビットがク
リアされる。

（２）ブロック転送起動検出時 バスモニタ９１０は、共有バスから信号線９１８よりブ
ロック転送起動を検出すると、アドレスバス３０１から
物理アドレスを取り込みレジスタ８１０にセットする。

次にレジスタ８１０の物理アドレスで、キャッシュメモ
リの一致検証を行なうとともに、ブロックのステータス
情報８６３をキャッシュコントローラ９００に取り込む
、その結果、キャツシュヒツト且つ該当ブロックの状態
が５ｈａｒｅｄかＥｘｃｌｕｓｉｖｅであれば、信号線
９１６によりヒツトした事を、ブロック転送起動元に報
告する。その後、該当ブロックの状態を信号線９２３及
びセレクタ８９３によって５ｈａｒｅｄ状態に変更する
。又、該当ブロックの状態がＯｗｎｅｄであった場合に
は、信号線９１５により実行中のブロック転送起動をア
ボートする。その後、信号線９１１゜９１２により共有
バスを占有し、レジスタ８１０の物理アドレスをセレク
タ８９５により選択してアドレスバス３０１に乗せ、コ
ピーバック起動を行なう、該起動が主メモリ制御装置に
受は付けられると、レジスタ８１０のブロック内アドレ
ス８１３を更新することによって、データ部８７０のコ
ピーバックブロックを、レジスタ８４０を経て共有デー
タバス３０２に乗せ、コピーバック処理を行なう。その
後該当ブロックの状態をＥｘｃｌｕｓｉｖｅに変更する
。又、該当ブロックが存在しない場合には、ＢＣＫＡＣ
Ｋ９１７　をアサートし、ブロック起動元に応答を返す
。

次に、本発明の第２の実施例を第１１図を用いて詳細に
説明する０本実施例が適用されるデータ処理装置の構成
は、第２図に、又、共有バス３００の構成は第３図に示
される。第５図〜第９図には。

共有バス上のバスオペレーションと、タイミングフロー
が示される。各回の詳細は、第１の実施例にて説明して
あり、本実施例においても同一の構成となるため、説明
は省略する。第１１図は、論理キャッシュメモリの構成
を示している。論理キャッシュメモリは、主メモリのデ
ータを一時的に保持するデータ部１３００と、該データ
に対応する論理アドレス情報を保持する論理ディレクト
リ部１１００及び、該データに対応する物理ディレクト
リ部１２００から構成される。論理ディレクトリ部１１
００は、プロセス識別子（ＰＮＯ）１１０１と、論理ア
ドレスのビット０−１７を保持する論理タグ部（ＬＴＡ
Ｇ）１１０２と、対応するブロックが有効か無効かを示
すＶビット１１０３゜及び対応するブロックの状態を示
す５ＴＡＴ部１１０４から成る。Ｓ　’Ｉ’　Ａ　Ｔ部
は、２ビツト幅で、ブロックの状態を５ｈａｒｅｄ、　
［Ｅｘｃｌｕｓｉｖａ　、　Ｏｗｎａｄの３状態に区別
する。一方、物理ディレクトリ部１２００は、物理アド
レスのビット３−１９を保持する物理タグ部（ＰＴＡＧ
）１２０１と、対応するブロックの有効性を示すＶビッ
ト１２０２から成る。物理ディレクトリ部１２００は、
４つのセットから成り、セレクタ１２０５によって選択
されたアドレス５ビツトによって並列にアクセスされる
。又、セレクタ１２０６によって選択されたアドレス２
ビツトによって、セットの選択が行なわれる。主な制御
系としては、キャッシュメモリへのブロック転送を制御
するデータキャッシュコントローラ（ＥＣＣＯＮＴ）　
１４００、及び、共有バス上のトランザクションを検出
し、キャッシュの無効化等を制御する共有バスモニタ（
ＭＯＮｉＴＯＲ）１５００がある。

次に各ディレクトリのアクセス手順を示す。論理ディレ
クトリ部１１００が、論理アドレス１００１によってア
クセスされる場合には、論理アドレス１００１のビット
１８−２６がセレクタ１１１０により選択され、インデ
クスアドレスとなる。この内、ビット２０−２６は、ア
ドレス変換の対象とならない部分であり、ビット１８−
１９は、アドレス変換に依存して変化する部分である。

一方、物理ディレクトリ部１２００が論理アドレスによ
ってアクセスされる場合には、論理アドレス１００１の
アドレス変換に依存しないビット２０−２６がセレクタ
１２０５により選択されて、セット内インデクスアドレ
スとなる。又、アドレス変換に依存するビット１８−１
９がセレクタ１２０６によって選択され、４ビツトの選
択に用いられる。

次に、物理アドレス１００５によって、物理ディレクト
リ１２００がアクセスされる場合を示す。

物理アドレス１００５の内、アドレス変換に依存しない
ピッＩ−２０−２６が、セレクタ１２０５によって選択
されセット内インデクスアドレスとなる。物理ディレク
トリ部１２００の各セットから読出された物理タグ部１
２０１は、各セット毎に設けられた比較器１２０３によ
って物理アドレス１００５のビット３−１９と比較され
、該当データの有無が検出される。又、物理アドレス１
００５によって論理ディレクトリ部１１００がアクセス
される場合には、前記手順に従って、−旦物理ディレク
トリ部１２００がアクセスされ、該当するデータが存在
すれば比較器１２ｏ３の出力が、エンコーダ１２０４に
よって２ビツトの情報にコード化される。該コード情報
は、物理アドレス１００５のビット２０−２６にマージ
され、セレクタ１１１０によって選択された後、論理デ
ィレクトリ部１１００のインデクスアドレスとなる。又
、キャッシュデータ部１３００が、論理アドレス１ｏｏ
ｔによってアクセスされる場合は、論理アドレス１ｏ０
１のビット１８−３１がセレクタ１３０４によって選択
されインデクスアドレスとして使用される。更に、物理
アドレス１００５によってアクセスされる場合には、−
旦物理ディレクトリ部１２００がアクセスされ、比較器
１２０３によって論理ブロックの存在が明らかとなれば
、エンコーダ１２０４の出力が、物理アドレス１００５
のビット２０−３１とマージされた後、セレクタ１３０
４で選択されインデクスアドレスとなる。

論理ディレクトリ部１１００、物理ディレクトリ部１２
００、及びキャッシュデータ部１３００への登録は、キ
ャッシュメモリがミスヒツトした場合にのみ実施される
。この時、論理ディレクトリ部１１００と、キャッシュ
データ部１３００のインデクスアドレスとしては、論理
アドレスｔｏｏｔのビット１８−３１が、それぞれ、セ
レクタ１１１０及び１３０４によって選択される。物理
ディレクトリ部１２００のインデクスアドレスとしては
、論理アドレス１００１のビット２０−２６がセレクタ
１２０５によって選択され、セット内インデクスアドレ
スとして用いられ、論理アドレス１００１のビット１８
−１９がセレクタ１２０６によって選択され、セット選
択アドレスとして用いられる。

次に、命令実行ユニットからの論理アドレスによるアク
セスに対する処理を、第１１図、リードアクセス時の処
理フローを示す第１２図、及びライトアクセス時の処理
フローを示す第１３図に基づいて詳細に説明する。

（１）　　リードヒツト 命令実行ユニットからリードアクセスがあるとプロセス
識別子がレジスタ１０００へ、論理アドレスがレジスタ
１００１にセットされる。次に、論理ディレクトリ１１
００は、論理アドレス１００１の内、アドレス変換に依
存するビット１８−１９を含むインデクスアドレス（ビ
ット１８−２６）が、セレクタ１１１０により選択され
アクセスされる。一方キャッシュデータ部は、論理アド
レ不１００１のビット１８−３１がセレクタ１３０４に
より選択されアクセスされる。論理ディレクトリより読
出された情報の内、プロセス識別子１１Ｏ１はレジスタ
１０００の内容と、比較器１１０５によって比較される
。又、論理タグ１１０２は、論理アドレスレジスタ１０
０１のビット０−１７と比較器１１０６によって比較さ
れる。これら２つの比較器の出力と、論理ディレクトリ
の有効ピッｌ−１１０３の出力がアンドゲート１１０７
に入力され、要求データがキャッシュメモリ内に存在す
るかどうかが明らかとなる。この−数情報は、データキ
ャッシュコントローラ１４００に入力され、もし一致し
ていればキャッシュデータ部１３００の出力が、オペラ
ンドバッファレジスタ（ＯＢＲ）１００９にセットされ
命令実行ユニットに送られる。

（２）リードミス キャッシュメモリの一致検証の動作は前述の場合と同様
である。一致検証の結果、もしミスヒツトであれば、レ
ジスタ１００１の内容が、データ論理アドレスレジスタ
（ＥＬＡＲ）１６０２にセットされる。この時同時に論
理デイレ、クトリ１１００内のブロックステータス１１
０４の内容がキャッシュコントローラ１４００に入力さ
れ、リプレースすべきブロックの状態がチエツクされる
。その結果、０％＋ｎｅｄ状態であれば、コピーパック
のために、リプレースブロックの論理アドレスが、コピ
ーパックアドレスレジスタ（ＣＰＢＫＲ）１６０３にセ
ットされる。

いま、リプレース処理が不要な場合をまず説明すると、
データキャッシュコントローラ１４００は、アドレス変
換コントローラ（図示せず）に要求ブロックのアドレス
変換を要求する。アドレス変換コントローラは、セレク
タ１６０４によりレジスタ１６０２を選択して、アドレ
ス変換バッファ（ＴＬＢ）１６００により論理アドレス
を物理アドレスに変換し、物理アドレスレジスタ（ＰＡ
Ｒ）１６０５にセットする。その後キャッシュコントロ
ーラ１４００に、アドレス変換の終了を報告する、キャ
ッシュコントローラ１４００は、バス占有要求（ＢＵＳ
ＲＥＱ）　１４０８をアサートし、バスを占有した後、
ブロック転送要求（ＢＣＫＲＩＥＱ）　１４０６を発効
する。この要求に対して、他のキャッシュメモリ内に該
当ブロックがＯ％＋ｎｅｄされている事を示すアボート
要求（ＢＩＪＡＢＯＴ）　　１４０１がアサートされる
と、再度同一のブロックアドレスで、バス占有からリト
ライする。又、アボート要求がなく、且つ該当ブロック
が他のキャッシュメモリ内に共有されている事を示す、
ＢＣＫＨｉＴ１４０２がアサートされた場合には、これ
を記憶しておき、ブロック転送終了後に、該当ブロック
の状態を５ｈａｒｅｄとする。

ＢＣＫＨｉＴがアサートされなかった場合には、ブロッ
ク転送後、該当データの状態をＥｘｃｌｕｓｉｖｅとす
る。

ブロックデータが転送されてきた場合は、−旦主メモリ
リードレジスタ１３０２に取り込んだ後、セレクタ１３
０３で選択して、データ部１３００に書込む、この時の
インデクスアドレスは、論理アドレスレジスタ１００１
のビット１８−３１がセレクタ１３０４によって選択さ
れる。ブロック転送が終了した後、プロセス識別子１０
００及び、論理アドレスレジスタ１００１のビット０−
１７が、それぞれ論理ディレクトリ１１００の領域１１
０１．１１０２に登録される。この時のインデクスアド
レスは、セレクタ１１１０によって、レジスタ１００１
のビット１８−２６が選択される。更に、物理アドレス
レジスタ１６０５のビット３−１９が、物理ディレクト
リ１２００に登録される。この時のインデクスアドレス
は、セレクタ１２０５により、レジスタ１００１のビッ
ト２０−２６が選択されセット内インデクスアドレスと
なり、更にレジスタ１００１のビット１８−１９がセレ
クタ１２０６によって選択され、セット選択アドレスと
なる。

次に、要求データを含むブロックの転送に先立ってリプ
レースブロックのコピーバックが必要な場合には、キャ
ッシュコントローラ１４００から、アドレス変換コント
ローラにアドレス変換要求が発効される。アドレス変換
コントローラは、セレクタ１６０４によりコピーバック
アドレスレジスタ１６０３を選択し、　ＴＬＢ１６００
によって物理アドレスに変換した後、レジスタ１６０５
にセットすると共に、キャッシュコントローラにアドレ
ス変換の終了を報告する。キャッシュコントローラ１４
００は、共有バスを占有した後、主メモリ制御装置に対
してコピーバック要求を発効する。該要求が受付けられ
ると、レジスタ１００１のブロック内アドレス（ビット
２７−２９）を更新しながら、データ部１３００のリプ
レースブロックを主メモリライトレジスタ１３０１を経
て、主メモリ制御装置に転送する。コピーバック処理が
終了すると、前述と同じ手順で要求データのブロック転
送を行なう。

（３）ライトヒツト ライトアクセス時には、レジスタ１０００にプロセス識
別子、レジスタ１００１に論理アドレス、レジスタ１０
１０にライトデータがセットされる。

次に、レジスタ１０００と、レジスタ１００１の内容に
より、論理ディレクトリ１１００がアクセスされ一致検
証が行なわれる。この時、該ブロックの状態を示す５Ｔ
ＡＴＩ　１０４が、キャッシュコントローラ１４００に
入力される。その結果、キャツシュヒツトで、且つ当該
ブロックの状態が０％１ｎｅｄ又はＥｘｃｌｕｓｉｖｅ
であれば、レジスタ１００１のビット１８−３１はイン
デクスアドレスとして、レジスタ１０１０の内容をセレ
クタ１３０３で選択しデータ部１３００に書込む。この
時、ブロックの状態をＯｗｎｅｄとする。一方当該ブロ
ックの状態が５ｈａｒｅｄであれば、データ部１３００
に書込み、ブロックステータスをＯｗｎｅｄに変更する
と共に、レジスタ１００１の内容をレジスタ１６０２に
セットし、アドレス変換要求を発効する。アドレス変換
が終了すると、物理アドレスレジスタ１６０５の内容を
共有バス３００上に乗せ、ブロードキャスト（ＢＣＡＳ
Ｔ）１４０４により自分を含めた全てのキャッシュに対
して無効化要求を発効する。

（４）ライトミスヒツト キャッシュミスヒツトに伴なうブロック転送手順は、リ
ードミスヒツト時と同様である。又、ブロック転送終了
後のライト手順は、ライトヒット時の処理と同様である
。

次に共有バスモニタの動作について、第１１図を用いて
説明する。

（１）ブロードキャスト検出時 バスモニタ１５００が、共有バス３００上にブロードキ
ャストのトランザクションを検出した場合の処理が第１
４図に示されている。バスモニタ１５００は、共有バス
３００から信号１５０４よリブロードキャスト要求を検
出すると、アドレスバス３０１から物理アドレスを取込
み、物理アドレスレジスタ１００５にセットするととも
に。

ＢＣＡＳＴＡＣに信号１５０３により応答を返す６次に
物理アドレス１００５の内、アドレス変換に依存しない
ビット２０−２６が、セレクタ１２０５により選択され
、物理ディレクトリ１２００の４つのセットが同時にア
クセスされる。各セットより読出された物理タグ部１２
０１は、各セット毎に設けられた比較器１２０３によっ
て、レジスタ１００５のビット３−１９と比較される。

比較器１２０３の出力は、物理ディレクトリ１２００の
有効ビット１２０２とアンドされ、モニタした物理アド
レスに対応するデータがキャッシュメモリ内に存在する
かどうかが明らかとなる。一致検証の結果は、バスモニ
タ１５００に入力され、一致が検出されると、バスモニ
タ１５００からキャッシュコントローラ１４００に割込
要求が発効される。その後、比較器１２０３の出力が、
エンコーダ１２０４によってコード化された情報と、物
理アドレスのビット２０−２６がマージされ、セレクタ
１１１０を経て、論理ディレクトリ１１００のインデク
スアドレスとなり、論理ディレクトリ１１００内の有効
ビット１１０３がクリアされる。同時に、エンコーダ１
２０４によってコード化された情報は、セレクタ１２０
６によって選択され、物理ディレクトリ１２００のセッ
ト選択アドレスとして用いられ、物理ディレクトリ１２
００内の有効ビット１２０２がクリアされる。

（２）ブロック転送起動検出時 バスモニタ１５００が、共有バス３００上にブロック転
送起動のトランザクションを検出した場合の処理は、第
１５図に示される。バスモニタ１５００は、共有パス３
００から、ＢＣＫＲＥＱ信号１５０９によりブロック転
送起動を検出すると、アドレスバス３０１から物理アド
レスを取込み物理アドレスレジスタ１００５にセットす
る１次に。

ブロードキャスト要求検出時の処理と同様にして、物理
ディレクトリ１２００をアクセスし、該当ブロックの一
致検討を行なう、一致検証の結果は。

バスモニタ１５００に入力され、もし、一致が検出され
ると、バスモニタ１５００からキャッシュコントローラ
１４００に割込要求が発効される。

そして、エンコーダ１２０４の出力が、物理アドレス１
０ｏ５のビット２０−２６とマージされ、セレクタ１１
１０を経て、論理ディレクトリ１１００がアクセスされ
る。論理ディレクトリ１１００に保持される情報の内、
一致したブロックのステータス情報１１０４が読出され
バスモニタ１５００に入力される。その結果、該当ブロ
ックの状態が５ｈａｒｅｄかＥｘｃｌｕｓｉｖｅであれ
ば、ＢＣＫＨｉＴ信号１５０７゜ＢＣＫＡＣに信号１５
０８が７サートされ、ヒツトした事をブロック転送起動
元に報告する。その後、該当ブロックの状態を５ｈａｒ
ｅｄに変更する。又該当ブロックの状態がＯｗｎｅｄで
あれば、　ＢＣＫＡＢＯＴ信号１５０６　、　ＢＣＫＡ
Ｃに信号１５０８をアサートすることにより実行中のブ
ロック転送起動を７ボートする。その後、　ＣＰＹＢＫ
ＲＥＱ１５０２を７サートすることにより、共有パス３
００を占有し、レジスタ１００５の物理アドレスをセレ
クタ１６０６により選択して、アドレスバス３０１に乗
せ、コピーバック起動を行なう、該起動が、主メモリに
受付けられると、レジスタ１００５のブロック内アドレ
ス（ビット２７−２９）を更新することによって、デー
タ部１３００のデータをレジスタ１３０１を経て共有デ
ータバス３０２に乗せコピーバック処理を行なう、この
時のキャッシュデータ部１３００のインデクスアドレス
は、エンコーダ１２０４の出力と。

物理アドレス１００５のビット２０−３１をマージした
アドレスが用いられる。コピーバック処理が終了すると
、該当ブロックの状態をＥｘｃｌｕｓｉｖｅに変更する
。

モニタした物理アドレス１００５に該当するデータが、
キャッシュメモリ内に存在しない場合には、バスモニタ
１５００は、ＢＣＫＡＣに信号１５０８のみをアサート
し、ブロック転送起動元に応答を返す。

〔発明の効果〕

以上の実施例から明らかなように、多重仮想記憶方式を
採用し、且つ論理アドレスで検索されるキャッシュメモ
リを有し、また物理アドレスの共有ハス構成を採る単一
プロセッサシステムにおいて、異なる論理アドレスが同
一の物理データを共有する場合に問題となる”Ａｄｄｒ
ｅｓｓ　Ｓｙｎｏｎｙｍ”　　の問題に関し、物理アド
レスを論理アドレスに変換する逆変換テーブルを設ける
ことなく解決でき、又、物理アドレスタグと論理アドレ
スタグを関連づけるリンク情報の管理を行なうことなく
解決できる。更に、多重仮想記憶方式を採用し、各プロ
セッサごとに論理アドレスで検索されるキャッシュメモ
リを有し、且つ物理アドレスの共有バス構成を採るマル
チプロセッサシステムにおいて、キャッシュメモリの一
致保証を、逆変換テーブルを設けることなく実現でき、
又、リンク情報の管理を行なうことなく実現できること
から、ハード量の削減と、逆変換テーブル、あるいは、
リンク情報を管理するための複雑さを解消できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図はマル
チプロセッサシステムの全体構成を示す図、第３図は共
有バスの構成を示す図、第４図は共有パスのスプリット
方式の説明図、第５図はブロードキャストのバスオペレ
ーションを示すタイムチャート、第６図はブロック転送
起動のバスオペレーションを示すタイムチャート、第７
図はブロック転送起動をアボートするバスオペレーショ
ンを示すタイムチャート、第８図はブロック転送のバス
オペレーションを示すタイムチャート、第９図はコピー
バックのバスオペレーションを示すタイムチャートであ
る。第１０図は、リンクビット方式を採るキャッシュメ
モリ構成図、第１１図は、本発明の第２の実施例を示す
図、第１２図は、リードアクセス時の処理を示すフロー
チャート、第１３図は、ライトアクセス時の処理を示す
フロチャート、第１４図は、ブロードキャスト検出時の
処理を示すフローチャート、第１５図は、ブロック転送
起動検出時の処理を示すフローチャートである。 ８００・・・論理アドレスレジスタ、８１０・・・物理
アドレスレジスタ、８３０・・・識別子レジスタ、８５
０・・・論理アドレスタグ部、８６０・・・物理アドレ
スタグ部、８６１・・・ステータス部、８７０・・・デ
ータ部、８８０〜８８２・・・比較器、８９１・・・セ
レクタ、９００・・・データキャッシュコントローラ、
９１０・・・バスモニタ。 笠Ｚ口

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置のデータの一部を格納し、演算処理装置
   から論理アドレスによつてアクセスされる論理キャッシ
   ュメモリにおいて、格納されたデータの論理アドレスの
   上位部を保持する第１のテーブルと、該データの物理ア
   ドレスの上位部を保持する第２のテーブルと、演算処理
   装置から論理アドレスによるアクセスが行なわれた時に
   そのアクセスアドレスの下位アドレスにより第１のテー
   ブルを読み出してその読み出し出力と該論理アドレスの
   上位部を比較し対応するデータの有無を判定する第１の
   判定手段と、物理アドレスによるアクセスが行なわれた
   時に、そのアクセスアドレスの下位アドレスにより該第
   ２のテーブルを読み出してその読み出し出力と該物理ア
   ドレスの上位部を比較し対応するデータの有無を判定す
   る第２の判定手段および、該論理アドレスの上位部と、
   これに対応する物理アドレスの上位部をそれぞれ第１、
   第２テーブルの同一エントリ位置に登録させる手段を有
   することを特徴とする論理キャッシュメモリ。 ２、特許請求の範囲第１項記載の第１のテーブルは、格
   納されたデータの属するプロセスの識別子を保持してお
   り、演算処理装置からプロセスの識別子及び論理アドレ
   スによるアクセスが行なわれた時に、そのアクセスアド
   レスの下位アドレスにより該第１のテーブルを読み出し
   てその読み出し出力と該識別子及び論理アドレスの上位
   部は比較され対応するデータの有無が判定されるように
   なつている論理キャッシュメモリ。 ３、主記憶装置のデータの一部を格納し、演算処理装置
   から論理アドレスによつてアクセスされる論理キャッシ
   ュメモリにおいて、格納されたデータに対応する論理ア
   ドレスの上位部を保持する第１のテーブルと、該データ
   に対応する物理アドレスの上位部を保持し、同時に複数
   のアクセスが可能な第２のテーブルと、演算処理装置か
   ら論理アドレスによるアクセスが行なわれた時にそのア
   クセスアドレスのアドレス変換に依存する部分を含む下
   位アドレスにより第１のテーブルを読み出し、その読み
   出し出力と該論理アドレスの上位部を比較し対応するデ
   ータの有無を判定する第１の判定手段と、物理アドレス
   によるアクセスが行なわれた時に、該物理アドレスのア
   ドレス変換に依存しない下位アドレスにより該第２のテ
   ーブルから複数の情報を読み出して、その複数の読み出
   し出力と該物理アドレスの上位部をそれぞれ比較し対応
   するデータの有無を判定する第２の判定手段および、該
   論理アドレスの上位部と、これに対応する物理アドレス
   の上位部をそれぞれ第１、第２テーブルの同一エントリ
   位置に登録させる手段を有することを特徴とする論理キ
   ャッシュメモリ。 ４、特許請求の範囲第３項記載の第１のテーブルは、格
   納されたデータの属するプロセスの識別子を保持してお
   り、演算処理装置からプロセスの識別子及び論理アドレ
   スによるアクセスが行なわれた時に、そのアクセスアド
   レスのアドレス変換に依存する部分を含む下位アドレス
   により該第１のテーブルを読み出してその読み出し出力
   と該識別子及び論理アドレスの上位部は比較され、対応
   するデータの有無が判定されるようになつている論理キ
   ャッシュメモリ。 ５、特許請求の範囲第３項記載の第２のテーブルは、第
   １のテーブルの読み出しに使用される論理アドレスのう
   ち、アドレス変換に依存する部分を形成するビット数に
   よつて指定可能な数の物理アドレスの上位部をセットと
   して保持するようになつている論理キャッシュメモリ。 ６、特許請求の範囲第３項記載の第２の判定手段は、同
   時に複数個読み出された第２のテーブルからの読み出し
   出力と物理アドレスの上位部を比較する複数個の比較器
   を有し、該複数の比較器の出力はエンコーダによつて数
   ビットの信号に変換され、物理アドレスのアドレス変換
   に依存しない下位アドレスにマージされデータの読み出
   しアドレスとなるようにした論理キャッシュメモリ。 ７、特許請求の範囲第６項に記載のエンコーダの出力数
   ビットは、物理アドレスのアドレス変換に依存しない下
   位アドレスにマージされ、セレクタを介して第１のテー
   ブルの読み出しインデクスアドレスになるようにした論
   理キャッシュメモリ。