JPS5848873A - 同期計数回路試験方式 - Google Patents
同期計数回路試験方式Info
- Publication number
- JPS5848873A JPS5848873A JP56146864A JP14686481A JPS5848873A JP S5848873 A JPS5848873 A JP S5848873A JP 56146864 A JP56146864 A JP 56146864A JP 14686481 A JP14686481 A JP 14686481A JP S5848873 A JPS5848873 A JP S5848873A
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- circuit
- counting
- circuits
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- test
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のフリップ・フロップ回路および、複
数のｄ１′数制御卸回路で構成づれる複数段の同期計数
回路の試験方式に関するものである。
数のｄ１′数制御卸回路で構成づれる複数段の同期計数
回路の試験方式に関するものである。
従来、この柿の試験方式としてｍｈ図に示すものがあっ
た。図において、（１１は計数・ｂ；験制（１） １１４１回路、（２）〜（５１はフリップフロップ回路
、（６１〜（９１は出力回路、 ｔ１０１〜（１３）は
＋ｊｉｉ段フリラフリップップ回路のセット状態／リセ
ット状態による計数／非計数全制御する計数制御回路、
圓は試験パルス発生回路、 ｆ１５１は計数制御回路（
１３）からの計数パルスと試験パルス発生回路（１４）
からの試験パルスを切換える入出力切換回路である。
た。図において、（１１は計数・ｂ；験制（１） １１４１回路、（２）〜（５１はフリップフロップ回路
、（６１〜（９１は出力回路、 ｔ１０１〜（１３）は
＋ｊｉｉ段フリラフリップップ回路のセット状態／リセ
ット状態による計数／非計数全制御する計数制御回路、
圓は試験パルス発生回路、 ｆ１５１は計数制御回路（
１３）からの計数パルスと試験パルス発生回路（１４）
からの試験パルスを切換える入出力切換回路である。
次にｌυ１作について説明する。上述の構成において、
フリップ・フロップ回路（２）〜（５ｊが王宮に動作し
、出力回路＋６１〜（９）からセット状態信号およびリ
セット状！店信号が出力をれること全試験する場合、最
初に計数・試験料ｉ＋！１回路（１１から計数パルスが
発生ζｈ、るとｉｌ数制御回路（１０１〜（１３）に転
送され、計数ａｉ１」ｉ１１回路劃で側そのｆ、”ｆ語
数パルスケフリンブ・７０ツブ回路（２）に転送するこ
とによりフリップ・フロップ回路（２１がセットされ、
このセット状態信号は出力回路（６１から出力される。
フリップ・フロップ回路（２）〜（５ｊが王宮に動作し
、出力回路＋６１〜（９）からセット状態信号およびリ
セット状！店信号が出力をれること全試験する場合、最
初に計数・試験料ｉ＋！１回路（１１から計数パルスが
発生ζｈ、るとｉｌ数制御回路（１０１〜（１３）に転
送され、計数ａｉ１」ｉ１１回路劃で側そのｆ、”ｆ語
数パルスケフリンブ・７０ツブ回路（２）に転送するこ
とによりフリップ・フロップ回路（２１がセットされ、
このセット状態信号は出力回路（６１から出力される。
この時、計数制御回路（１１１〜（１３ｊはフリップ・
フロップ回路（２）のセット状態信号が出力されていな
いため、計数パルスは１」１止されフリッ（２） ブ・フロップ回路（３）〜（５）は変化しない。次に。
フロップ回路（２）のセット状態信号が出力されていな
いため、計数パルスは１」１止されフリッ（２） ブ・フロップ回路（３）〜（５）は変化しない。次に。
この状態で計数パルスが発生されると計数１ｖｉｌＪ御
回路＋１０１１１１ではそのまま計数パルスをフリップ
・フロップ回路＋２１ ＋３１に転送することにより、
フリップ・フロップ回路（２）はリセットされると同時
にフリップ・フロップ回路（３）はセントされる。
回路＋１０１１１１ではそのまま計数パルスをフリップ
・フロップ回路＋２１ ＋３１に転送することにより、
フリップ・フロップ回路（２）はリセットされると同時
にフリップ・フロップ回路（３）はセントされる。
従って、出力回路（６１からはリセット状態信号が。
出力回路（７１からはセット状態信号が出力される。
ただし、この時、泪数Ｎｉｌ＋御回路１２１ （１３１
はフリップ・フロップ回路（３１０セット状態信号が出
力されていないため計数パルスは阻止され、フ’Ｊ ツ
ブ・フロップ回路（４）（５＋は変化しない。同様にし
て。
はフリップ・フロップ回路（３１０セット状態信号が出
力されていないため計数パルスは阻止され、フ’Ｊ ツ
ブ・フロップ回路（４）（５＋は変化しない。同様にし
て。
計数！ｌｊ制御回制御回路計数パルスを連続して出力す
ることにより、フリップ・フロップ回路（２１はｌパル
ス毎にセント状態／リセット状態に変化し、フリップ・
フロップ回路（３１は２パルス毎にセット状態／リセッ
ト状態に変化し、フリップ・フロップ回路（４）は４パ
ルス毎にセット状態／リセット状態に変化する。次に、
フリップ・フロップ回路（５）の試験は、計数パルスを
少なくして（３） 試験時間を短縮するために計数試験制御回路（１１から
試験モード信号を試験パルス発生回路圓および入力切換
回路（１５）に転送することにより、試験パルス発生回
路（１４Ｉから試験パルスが発生される。この結果、入
力切換回路（１５）では計数試験制御回路（１３）から
の計数パルスを阻止し、上述試験パルスを７リツプ・フ
ロップ回路（５１に転送することによりフリップ・フロ
ップ回路（５１はセット状態になり、出力回路（９）か
らセット状態信号が出力される。同様にして計数・試験
制御回路山から再び試験モード信号を出力することによ
り、フリップ・フロップ回路（５１はリセッユ状態にな
り出力回路（９）からり七ノド状態信号が出力される。
ることにより、フリップ・フロップ回路（２１はｌパル
ス毎にセント状態／リセット状態に変化し、フリップ・
フロップ回路（３１は２パルス毎にセット状態／リセッ
ト状態に変化し、フリップ・フロップ回路（４）は４パ
ルス毎にセット状態／リセット状態に変化する。次に、
フリップ・フロップ回路（５）の試験は、計数パルスを
少なくして（３） 試験時間を短縮するために計数試験制御回路（１１から
試験モード信号を試験パルス発生回路圓および入力切換
回路（１５）に転送することにより、試験パルス発生回
路（１４Ｉから試験パルスが発生される。この結果、入
力切換回路（１５）では計数試験制御回路（１３）から
の計数パルスを阻止し、上述試験パルスを７リツプ・フ
ロップ回路（５１に転送することによりフリップ・フロ
ップ回路（５１はセット状態になり、出力回路（９）か
らセット状態信号が出力される。同様にして計数・試験
制御回路山から再び試験モード信号を出力することによ
り、フリップ・フロップ回路（５１はリセッユ状態にな
り出力回路（９）からり七ノド状態信号が出力される。
この様に、従来の試験方式は上述動作により。
８回の計数パルスと２回の試験モード信号により、フリ
ップ・フロップ回路（２）〜（５１のセット／リセット
動作試験が可能である。
ップ・フロップ回路（２）〜（５１のセット／リセット
動作試験が可能である。
従来の試験方式は計数制御回路（１３）とフリップ・フ
ロップ回路＋５１の間に入力切換回路（１５１が必要な
ため、計数パルスの時間遅れが発生し、出力口（４） 路（６１〜（９）の同時性がなくなるという欠点があっ
た。また、上述のフリップ・フロップ回路の数が多くな
れば、それに伴って入出力切換回路が多くなり０通常動
作時には不要な試験回路部分が大きくなり費用が上昇す
るという欠点があった。四に試験パルス発生回路（Ｉ４
１からの試験パルスによりフリップ・フロップ回路（５
１全動作させるため、試験時間は短いが計数制御回路（
１３Ｉから計数パルスが正常に転送され、計数されるか
否かの試験が実施出来ないという重大な欠点もあった。
ロップ回路＋５１の間に入力切換回路（１５１が必要な
ため、計数パルスの時間遅れが発生し、出力口（４） 路（６１〜（９）の同時性がなくなるという欠点があっ
た。また、上述のフリップ・フロップ回路の数が多くな
れば、それに伴って入出力切換回路が多くなり０通常動
作時には不要な試験回路部分が大きくなり費用が上昇す
るという欠点があった。四に試験パルス発生回路（Ｉ４
１からの試験パルスによりフリップ・フロップ回路（５
１全動作させるため、試験時間は短いが計数制御回路（
１３Ｉから計数パルスが正常に転送され、計数されるか
否かの試験が実施出来ないという重大な欠点もあった。
この発明は上述のような従来のものの欠点を除去するた
めになされたもので、計数試験制御回路（１）からの試
験モード信号によりフリップ・フロップ回路（２１〜（
４）にプリセット信号を出力するプリセット制御回路を
設けることにより、短時間で少ない試験回路でかつ、全
回路の動作試験が可能となる試験方式全提供することを
目的としている。
めになされたもので、計数試験制御回路（１）からの試
験モード信号によりフリップ・フロップ回路（２１〜（
４）にプリセット信号を出力するプリセット制御回路を
設けることにより、短時間で少ない試験回路でかつ、全
回路の動作試験が可能となる試験方式全提供することを
目的としている。
以下、この発明の一実施例を図について説明（５）
する、
＠２図はこの発明の一実施例を示すブロック図であって
、第１図と同一符号は同一、＝ｆたは相当部分を示し、
同様に動作するので重複した説明は省略する。
、第１図と同一符号は同一、＝ｆたは相当部分を示し、
同様に動作するので重複した説明は省略する。
（１６）はプリセット制御回路、 ＋１７１はフリップ
・フロップ回路（２）ラブリセットするプリセット信号
Ａ。
・フロップ回路（２）ラブリセットするプリセット信号
Ａ。
（旧はフリップ・フロップ回路（３１ヲプリセツトする
プリセット信号Ｂ、（１９＋はフリップ・フロップ回路
（４）ヲプリセットするプリセット信号Ｃである。
プリセット信号Ｂ、（１９＋はフリップ・フロップ回路
（４）ヲプリセットするプリセット信号Ｃである。
この様な構成において、まず、計数・試験制御回路山が
ら計数パルスが発生されると計数制御回路（１０）〜（
１３）に転送され、計数制御回路（１０）ではそのまま
計数パルス全７リツプ・フロップ回路（２１に転送され
、フリップ・フロップ回路（２）がセットされ出力回路
（６）からセット状態信号が出力される。この時、計数
制御回路（１１）〜１１３１Ｆｉフリップ・フロップ回
路（２）のセット状態信号が出力されていないため計数
パルスは阻止され、フリッ（６） ブ・フロップ回路（３１〜（５１は変化しない。次に。
ら計数パルスが発生されると計数制御回路（１０）〜（
１３）に転送され、計数制御回路（１０）ではそのまま
計数パルス全７リツプ・フロップ回路（２１に転送され
、フリップ・フロップ回路（２）がセットされ出力回路
（６）からセット状態信号が出力される。この時、計数
制御回路（１１）〜１１３１Ｆｉフリップ・フロップ回
路（２）のセット状態信号が出力されていないため計数
パルスは阻止され、フリッ（６） ブ・フロップ回路（３１〜（５１は変化しない。次に。
この状態で肉び計数パルスが発生されるとフリップ・フ
ロップ回路（２）はりセントされると同時に、フリップ
・フロップ回路＋３１のみがセットされ、出力回路（（
ｊｌからはリセット状態信号が、出力回路（７］からは
セット状態信号が出力される。
ロップ回路（２）はりセントされると同時に、フリップ
・フロップ回路＋３１のみがセットされ、出力回路（（
ｊｌからはリセット状態信号が、出力回路（７］からは
セット状態信号が出力される。
この時、計数ｉｆ！ＩＩ御回路０２＋ ＋１３１ ｉｄ
フリップ・フロップ回路（３１のセット状態信号が出力
されていないため計数パルスは阻ＩＩ−され、フリップ
・フロップ回路（４１＋５１は変化しない。次に、計数
・試験制御回路（１１から、まず試験モード信号を出力
することによりプリセット制御却回路（１Ｇ）からはプ
リセット信号Ａ ｆｌ’？Ｉがフリップ・フロップ回路
（２１に転送され９強制的にセット状態にする。この状
態で、計数・試、験ｉｔｊ’Ｊ １ｉ１１回路ｔｘｔか
ら計数パルスを出力することにより、フリップ・フロッ
プ回路（２１（３）はリセット状態に変化し同時に、フ
リップ・フロップ回路（４）はセット状態に変化する。
フリップ・フロップ回路（３１のセット状態信号が出力
されていないため計数パルスは阻ＩＩ−され、フリップ
・フロップ回路（４１＋５１は変化しない。次に、計数
・試験制御回路（１１から、まず試験モード信号を出力
することによりプリセット制御却回路（１Ｇ）からはプ
リセット信号Ａ ｆｌ’？Ｉがフリップ・フロップ回路
（２１に転送され９強制的にセット状態にする。この状
態で、計数・試、験ｉｔｊ’Ｊ １ｉ１１回路ｔｘｔか
ら計数パルスを出力することにより、フリップ・フロッ
プ回路（２１（３）はリセット状態に変化し同時に、フ
リップ・フロップ回路（４）はセット状態に変化する。
同様にして、計数・試験Ｈ路山から円び、試験モード信
号を出力することにより、プリセット制御卸（７） 回路（Ｉ６）からはブリセント信号Ａ ｆ１７１および
、プリセット信号１１ ＋ｔｉｌｌが転送され、この結
果、フリップ・フロップ回路（２＋１３１が強制的にセ
ット状態になる。この状態で計数・試験料１ｉ１１１回
路山から計数パルスを出力することにより、フリップ・
７０ツブ回路１２１ ｔ３＋ （４１はリセット状態に
変化し、フリップ・フロップ回路（５）はセット状態に
変化する。同様にして、割数・試験制御回路（１）から
。
号を出力することにより、プリセット制御卸（７） 回路（Ｉ６）からはブリセント信号Ａ ｆ１７１および
、プリセット信号１１ ＋ｔｉｌｌが転送され、この結
果、フリップ・フロップ回路（２＋１３１が強制的にセ
ット状態になる。この状態で計数・試験料１ｉ１１１回
路山から計数パルスを出力することにより、フリップ・
７０ツブ回路１２１ ｔ３＋ （４１はリセット状態に
変化し、フリップ・フロップ回路（５）はセット状態に
変化する。同様にして、割数・試験制御回路（１）から
。
再び、試験モード信号を出力することにより。
プリセット、４，１Ｉｌｉ１４１回路（Ｉ６）からに、
プリセット信号Ａｉｌη、プリセット信号Ｂ （１８１
および、ブリセント信号ｃ （１９１が転送されフリッ
プ・フロップ回路（２′ｌ＋３１４４１が強制的にセッ
ト状態になる。この状態で。
プリセット信号Ａｉｌη、プリセット信号Ｂ （１８１
および、ブリセント信号ｃ （１９１が転送されフリッ
プ・フロップ回路（２′ｌ＋３１４４１が強制的にセッ
ト状態になる。この状態で。
計数・試験制御回路（１）から計数パルスが出力される
と、フリップ・フロップ回路（２１〜（５１はすべてリ
セット状態に変化する。この様に、この発明の一実挿１
例では、５回の計数パルスと３回の試験モード信号によ
り、フリップ・フロップ回路（２１〜（５１のセット／
リセット動作試験が可能である。
と、フリップ・フロップ回路（２１〜（５１はすべてリ
セット状態に変化する。この様に、この発明の一実挿１
例では、５回の計数パルスと３回の試験モード信号によ
り、フリップ・フロップ回路（２１〜（５１のセット／
リセット動作試験が可能である。
（８）
なお、」１記実施例では、フリップ・フロップ回路（２
１〜（５１を４個の場合について説明したが。
１〜（５１を４個の場合について説明したが。
５個以上の任意の数であってもこの発明を適用すること
ができる。また、上記実施例では、加算計数の場合につ
いて説明したが、減嘗−＊−１数の場合であっても、加
減痺割数の場合についてもこの発明ヲ適用することがで
きる。
ができる。また、上記実施例では、加算計数の場合につ
いて説明したが、減嘗−＊−１数の場合であっても、加
減痺割数の場合についてもこの発明ヲ適用することがで
きる。
以上のイ］ミに、この発明によれば、フリップ・フロッ
プ回路ケプリセット方式にし、かつ、プリセット制御＋
ｒ１回路全設けることにより、複数段の同期計数回路の
同時性を失なわず、かつ、少ない試験時間、少ない試験
回路で全回路の動作試験を実施できるものが得られる効
果がある。
プ回路ケプリセット方式にし、かつ、プリセット制御＋
ｒ１回路全設けることにより、複数段の同期計数回路の
同時性を失なわず、かつ、少ない試験時間、少ない試験
回路で全回路の動作試験を実施できるものが得られる効
果がある。
第１図は従来の同１υ」泪数回路試情力式分水すブロッ
ク図、第２図はこの発明の一実楕例による同期計数回路
試噴方式を示すブロック図である。 （１）・・・計数・試験制御回路、（２）〜（５１・・
・フリップ・フロップ回路、（６）〜（９）・・・出力
回路、 （ｌＵ＋〜（１３１・・・計（９） 数制御回路、 ＋１１１１・・・試ｌ験パルス発生回路
、 ０５１・・・入力切換回路、 （ｌｌｉ）・・・プ
リセット制御回路、 ｆｌ？＋・・・プリセット信号Ａ
、（１８１・・・ブリセント信号Ｂ、＋１９＋・・・プ
リセット信号Ｃ８ なお１図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − （１０） 第１図 第２９
ク図、第２図はこの発明の一実楕例による同期計数回路
試噴方式を示すブロック図である。 （１）・・・計数・試験制御回路、（２）〜（５１・・
・フリップ・フロップ回路、（６）〜（９）・・・出力
回路、 （ｌＵ＋〜（１３１・・・計（９） 数制御回路、 ＋１１１１・・・試ｌ験パルス発生回路
、 ０５１・・・入力切換回路、 （ｌｌｉ）・・・プ
リセット制御回路、 ｆｌ？＋・・・プリセット信号Ａ
、（１８１・・・ブリセント信号Ｂ、＋１９＋・・・プ
リセット信号Ｃ８ なお１図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 − （１０） 第１図 第２９
Claims (1)
- 複数のフリップ・フロップ回路および、複数の計数Ｍｅ
ｌ」御回路で構成される複数段の回ｊυＪ計数回路の試
験方式において、上記フリップ・フロップ回路にプリセ
ット端子金設けるとともｖｃ、 Ｈｇプリセット端子を
制御するプリセラ） ｉｔｉ旧ｉｌ１回路を設けること
により複数段の同期計数回路の同時性を失なわずに、か
つ、少ない試験時間で動作試験を行なうようにしたこと
を特徴とする同期計数回路試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146864A JPS5848873A (ja) | 1981-09-17 | 1981-09-17 | 同期計数回路試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146864A JPS5848873A (ja) | 1981-09-17 | 1981-09-17 | 同期計数回路試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848873A true JPS5848873A (ja) | 1983-03-22 |
Family
ID=15417287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146864A Pending JPS5848873A (ja) | 1981-09-17 | 1981-09-17 | 同期計数回路試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191940A (ja) * | 1983-04-15 | 1984-10-31 | Hitachi Ltd | 可変制御信号発生回路 |
| US6465901B2 (en) | 2000-02-16 | 2002-10-15 | Turbowinds N.V./S.A. | Device for using wind power or generating wind and pitch system for such a device |
-
1981
- 1981-09-17 JP JP56146864A patent/JPS5848873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191940A (ja) * | 1983-04-15 | 1984-10-31 | Hitachi Ltd | 可変制御信号発生回路 |
| US6465901B2 (en) | 2000-02-16 | 2002-10-15 | Turbowinds N.V./S.A. | Device for using wind power or generating wind and pitch system for such a device |
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