JPS5848873A - Testing method for synchronous counting circuit - Google Patents
Testing method for synchronous counting circuitInfo
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- JPS5848873A JPS5848873A JP56146864A JP14686481A JPS5848873A JP S5848873 A JPS5848873 A JP S5848873A JP 56146864 A JP56146864 A JP 56146864A JP 14686481 A JP14686481 A JP 14686481A JP S5848873 A JPS5848873 A JP S5848873A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
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- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は、複数のフリップ・フロップ回路および、複
数のｄ１′数制御卸回路で構成づれる複数段の同期計数
回路の試験方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a test method for a multi-stage synchronous counting circuit comprising a plurality of flip-flop circuits and a plurality of d1' number control circuits.
従来、この柿の試験方式としてｍｈ図に示すものがあっ
た。図において、（１１は計数・ｂ；験制（１）
１１４１回路、（２）〜（５１はフリップフロップ回路
、（６１〜（９１は出力回路、 ｔ１０１〜（１３）は
＋ｊｉｉ段フリラフリップップ回路のセット状態／リセ
ット状態による計数／非計数全制御する計数制御回路、
圓は試験パルス発生回路、 ｆ１５１は計数制御回路（
１３）からの計数パルスと試験パルス発生回路（１４）
からの試験パルスを切換える入出力切換回路である。Conventionally, there has been a test method for this persimmon as shown in the mh diagram. In the figure, (11 is counting/b; experimental (1) 1141 circuit, (2) to (51 are flip-flop circuits, (61 to (91 are output circuits, t101 to (13) are +jii stage frilla flip-flop circuits. A counting control circuit that controls all counting/non-counting depending on the set state/reset state of
Circle is the test pulse generation circuit, f151 is the counting control circuit (
Counting pulse from 13) and test pulse generation circuit (14)
This is an input/output switching circuit that switches the test pulses from the
次にｌυ１作について説明する。上述の構成において、
フリップ・フロップ回路（２）〜（５ｊが王宮に動作し
、出力回路＋６１〜（９）からセット状態信号およびリ
セット状！店信号が出力をれること全試験する場合、最
初に計数・試験料ｉ＋！１回路（１１から計数パルスが
発生ζｈ、るとｉｌ数制御回路（１０１〜（１３）に転
送され、計数ａｉ１」ｉ１１回路劃で側そのｆ、”ｆ語
数パルスケフリンブ・７０ツブ回路（２）に転送するこ
とによりフリップ・フロップ回路（２１がセットされ、
このセット状態信号は出力回路（６１から出力される。Next, I will explain about lυ1 work. In the above configuration,
Flip-flop circuits (2) to (5j operate in the royal palace, and set state signals and reset state signals are output from output circuits +61 to (9).When performing all tests, first count and test fee i+ When a counting pulse is generated from the !1 circuit (11), it is transferred to the IL number control circuit (101 to (13)), and at the counting ai1" i11 circuit, the side f, "f word number pulse keflinb/70 tube circuit (2) The flip-flop circuit (21 is set,
This set state signal is output from the output circuit (61).
この時、計数制御回路（１１１〜（１３ｊはフリップ・
フロップ回路（２）のセット状態信号が出力されていな
いため、計数パルスは１」１止されフリッ（２）
ブ・フロップ回路（３）〜（５）は変化しない。次に。At this time, the counting control circuit (111 to (13j) is a flip
Since the set state signal of the flop circuit (2) is not output, the counting pulse is stopped at 1 and the flip flop circuits (2) and flop circuits (3) to (5) do not change. next.
この状態で計数パルスが発生されると計数１ｖｉｌＪ御
回路＋１０１１１１ではそのまま計数パルスをフリップ
・フロップ回路＋２１ ＋３１に転送することにより、
フリップ・フロップ回路（２）はリセットされると同時
にフリップ・フロップ回路（３）はセントされる。When a counting pulse is generated in this state, the counting 1vilJ control circuit +101111 directly transfers the counting pulse to the flip-flop circuits +21 and +31.
The flip-flop circuit (2) is reset and at the same time the flip-flop circuit (3) is turned on.
従って、出力回路（６１からはリセット状態信号が。Therefore, a reset state signal is output from the output circuit (61).
出力回路（７１からはセット状態信号が出力される。A set state signal is output from the output circuit (71).
ただし、この時、泪数Ｎｉｌ＋御回路１２１ （１３１
はフリップ・フロップ回路（３１０セット状態信号が出
力されていないため計数パルスは阻止され、フ’Ｊ ツ
ブ・フロップ回路（４）（５＋は変化しない。同様にし
て。However, at this time, the number of tears Nil + control circuit 121 (131
is a flip-flop circuit (310) Since the set state signal is not output, the counting pulse is blocked, and the flip-flop circuit (4) (5+ does not change. Similarly).
計数！ｌｊ制御回制御回路計数パルスを連続して出力す
ることにより、フリップ・フロップ回路（２１はｌパル
ス毎にセント状態／リセット状態に変化し、フリップ・
フロップ回路（３１は２パルス毎にセット状態／リセッ
ト状態に変化し、フリップ・フロップ回路（４）は４パ
ルス毎にセット状態／リセット状態に変化する。次に、
フリップ・フロップ回路（５）の試験は、計数パルスを
少なくして（３）
試験時間を短縮するために計数試験制御回路（１１から
試験モード信号を試験パルス発生回路圓および入力切換
回路（１５）に転送することにより、試験パルス発生回
路（１４Ｉから試験パルスが発生される。この結果、入
力切換回路（１５）では計数試験制御回路（１３）から
の計数パルスを阻止し、上述試験パルスを７リツプ・フ
ロップ回路（５１に転送することによりフリップ・フロ
ップ回路（５１はセット状態になり、出力回路（９）か
らセット状態信号が出力される。同様にして計数・試験
制御回路山から再び試験モード信号を出力することによ
り、フリップ・フロップ回路（５１はリセッユ状態にな
り出力回路（９）からり七ノド状態信号が出力される。Count! lj control circuit By continuously outputting counting pulses, the flip-flop circuit (21 changes to cent state/reset state every l pulse,
The flop circuit (31 changes to the set state/reset state every two pulses, and the flip-flop circuit (4) changes to the set state/reset state every four pulses.Next,
The flip-flop circuit (5) is tested by reducing the number of counting pulses (3).In order to shorten the test time, the test mode signal is sent from the counting test control circuit (11) to the test pulse generator circuit (15) and the input switching circuit (15). As a result, the input switching circuit (15) blocks the counting pulses from the counting test control circuit (13) and transfers the above-mentioned test pulses to By transferring the data to the flip-flop circuit (51), the flip-flop circuit (51 becomes set state, and the set state signal is output from the output circuit (9). In the same way, the counting/test control circuit 51 returns to the test mode. By outputting the signal, the flip-flop circuit (51) enters the reset state and a seven-node state signal is output from the output circuit (9).
この様に、従来の試験方式は上述動作により。In this way, the conventional test method operates as described above.
８回の計数パルスと２回の試験モード信号により、フリ
ップ・フロップ回路（２）〜（５１のセット／リセット
動作試験が可能である。Eight counting pulses and two test mode signals make it possible to test the set/reset operations of flip-flop circuits (2) to (51).
従来の試験方式は計数制御回路（１３）とフリップ・フ
ロップ回路＋５１の間に入力切換回路（１５１が必要な
ため、計数パルスの時間遅れが発生し、出力口（４）
路（６１〜（９）の同時性がなくなるという欠点があっ
た。また、上述のフリップ・フロップ回路の数が多くな
れば、それに伴って入出力切換回路が多くなり０通常動
作時には不要な試験回路部分が大きくなり費用が上昇す
るという欠点があった。四に試験パルス発生回路（Ｉ４
１からの試験パルスによりフリップ・フロップ回路（５
１全動作させるため、試験時間は短いが計数制御回路（
１３Ｉから計数パルスが正常に転送され、計数されるか
否かの試験が実施出来ないという重大な欠点もあった。The conventional test method requires an input switching circuit (151) between the counting control circuit (13) and the flip-flop circuit +51, which causes a time delay in the counting pulse, and ) has the disadvantage of losing the simultaneity of There was a drawback that the test pulse generation circuit (I4) increased.
The test pulse from 1 causes the flip-flop circuit (5
1. The test time is short, but the counting control circuit (
There was also a serious drawback that it was impossible to test whether the counting pulses were transferred normally from the 13I and counted.
この発明は上述のような従来のものの欠点を除去するた
めになされたもので、計数試験制御回路（１）からの試
験モード信号によりフリップ・フロップ回路（２１〜（
４）にプリセット信号を出力するプリセット制御回路を
設けることにより、短時間で少ない試験回路でかつ、全
回路の動作試験が可能となる試験方式全提供することを
目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and the test mode signal from the counting test control circuit (1) causes the flip-flop circuits (21 to (21) to
4) By providing a preset control circuit that outputs a preset signal, the present invention aims to provide a complete test method that enables operational testing of all circuits in a short period of time and with a small number of test circuits.
以下、この発明の一実施例を図について説明（５）
する、
＠２図はこの発明の一実施例を示すブロック図であって
、第１図と同一符号は同一、＝ｆたは相当部分を示し、
同様に動作するので重複した説明は省略する。An embodiment of the present invention will be described below with reference to the figures (5). @2 Figure is a block diagram showing an embodiment of the present invention, and the same reference numerals as in Figure 1 are the same, =f or equivalent parts. shows,
Since they operate in the same way, duplicate explanations will be omitted.
（１６）はプリセット制御回路、 ＋１７１はフリップ
・フロップ回路（２）ラブリセットするプリセット信号
Ａ。(16) is a preset control circuit; +171 is a flip-flop circuit; (2) a preset signal A for love reset;
（旧はフリップ・フロップ回路（３１ヲプリセツトする
プリセット信号Ｂ、（１９＋はフリップ・フロップ回路
（４）ヲプリセットするプリセット信号Ｃである。(The old one is a preset signal B that presets the flip-flop circuit (31), and (19+ is a preset signal C that presets the flip-flop circuit (4).
この様な構成において、まず、計数・試験制御回路山が
ら計数パルスが発生されると計数制御回路（１０）〜（
１３）に転送され、計数制御回路（１０）ではそのまま
計数パルス全７リツプ・フロップ回路（２１に転送され
、フリップ・フロップ回路（２）がセットされ出力回路
（６）からセット状態信号が出力される。この時、計数
制御回路（１１）〜１１３１Ｆｉフリップ・フロップ回
路（２）のセット状態信号が出力されていないため計数
パルスは阻止され、フリッ（６）
ブ・フロップ回路（３１〜（５１は変化しない。次に。In such a configuration, first, when a counting pulse is generated in the counting/test control circuit, the counting control circuits (10) to (
13), and the counting control circuit (10) transfers all seven counting pulses as they are to the flip-flop circuit (21), which sets the flip-flop circuit (2) and outputs a set state signal from the output circuit (6). At this time, since the set state signals of the counting control circuit (11) to 1131Fi flip-flop circuits (2) are not output, the counting pulses are blocked, and the flip-flop circuits (31 to (51) No change.Next.
この状態で肉び計数パルスが発生されるとフリップ・フ
ロップ回路（２）はりセントされると同時に、フリップ
・フロップ回路＋３１のみがセットされ、出力回路（（
ｊｌからはリセット状態信号が、出力回路（７］からは
セット状態信号が出力される。When a thickening counting pulse is generated in this state, the flip-flop circuit (2) is loaded, and at the same time, only the flip-flop circuit +31 is set, and the output circuit ((
jl outputs a reset state signal, and the output circuit (7) outputs a set state signal.
この時、計数ｉｆ！ＩＩ御回路０２＋ ＋１３１ ｉｄ
フリップ・フロップ回路（３１のセット状態信号が出力
されていないため計数パルスは阻ＩＩ−され、フリップ
・フロップ回路（４１＋５１は変化しない。次に、計数
・試験制御回路（１１から、まず試験モード信号を出力
することによりプリセット制御却回路（１Ｇ）からはプ
リセット信号Ａ ｆｌ’？Ｉがフリップ・フロップ回路
（２１に転送され９強制的にセット状態にする。この状
態で、計数・試、験ｉｔｊ’Ｊ １ｉ１１回路ｔｘｔか
ら計数パルスを出力することにより、フリップ・フロッ
プ回路（２１（３）はリセット状態に変化し同時に、フ
リップ・フロップ回路（４）はセット状態に変化する。At this time, count if! II control circuit 02+ +131 id
Since the set state signal of the flip-flop circuit (31) is not output, the counting pulse is inhibited, and the flip-flop circuit (41+51 does not change). By outputting , the preset signal Afl'?I is transferred from the preset control circuit (1G) to the flip-flop circuit (9) and forced into the set state.In this state, counting, testing, and testing are performed. By outputting a counting pulse from the 'J 1i11 circuit txt, the flip-flop circuit (21(3)) changes to the reset state, and at the same time, the flip-flop circuit (4) changes to the set state.
同様にして、計数・試験Ｈ路山から円び、試験モード信
号を出力することにより、プリセット制御卸（７）
回路（Ｉ６）からはブリセント信号Ａ ｆ１７１および
、プリセット信号１１ ＋ｔｉｌｌが転送され、この結
果、フリップ・フロップ回路（２＋１３１が強制的にセ
ット状態になる。この状態で計数・試験料１ｉ１１１回
路山から計数パルスを出力することにより、フリップ・
７０ツブ回路１２１ ｔ３＋ （４１はリセット状態に
変化し、フリップ・フロップ回路（５）はセット状態に
変化する。同様にして、割数・試験制御回路（１）から
。Similarly, by outputting the test mode signal from the counting/testing H route, the recent signal A f171 and the preset signal 11 +till are transferred from the preset control wholesaler (7) circuit (I6). As a result, the flip-flop circuit (2+131) is forced into the set state.In this state, by outputting a counting pulse from the counting/testing material 1i111 circuit pile, the flip-flop circuit (2+131) is forced to the set state.
70 tube circuit 121 t3+ (41 changes to the reset state, and the flip-flop circuit (5) changes to the set state. Similarly, from the division/test control circuit (1).
再び、試験モード信号を出力することにより。Again, by outputting the test mode signal.
プリセット、４，１Ｉｌｉ１４１回路（Ｉ６）からに、
プリセット信号Ａｉｌη、プリセット信号Ｂ （１８１
および、ブリセント信号ｃ （１９１が転送されフリッ
プ・フロップ回路（２′ｌ＋３１４４１が強制的にセッ
ト状態になる。この状態で。From the preset 4,1Ili141 circuit (I6),
Preset signal Ailη, preset signal B (181
Then, the recent signal c (191) is transferred and the flip-flop circuit (2'l+31441) is forced into the set state. In this state.
計数・試験制御回路（１）から計数パルスが出力される
と、フリップ・フロップ回路（２１〜（５１はすべてリ
セット状態に変化する。この様に、この発明の一実挿１
例では、５回の計数パルスと３回の試験モード信号によ
り、フリップ・フロップ回路（２１〜（５１のセット／
リセット動作試験が可能である。When a counting pulse is output from the counting/test control circuit (1), all of the flip-flop circuits (21 to 51) change to the reset state.
In the example, 5 counting pulses and 3 test mode signals cause flip-flop circuits (21 to 51 sets/
Reset operation test is possible.
（８）
なお、」１記実施例では、フリップ・フロップ回路（２
１〜（５１を４個の場合について説明したが。(8) In addition, in the embodiment 1, the flip-flop circuit (2
1 to (51) were explained in the case of four pieces.
５個以上の任意の数であってもこの発明を適用すること
ができる。また、上記実施例では、加算計数の場合につ
いて説明したが、減嘗−＊−１数の場合であっても、加
減痺割数の場合についてもこの発明ヲ適用することがで
きる。The present invention can be applied to any number of five or more. Further, in the above embodiment, the case of addition counting has been explained, but the present invention can also be applied to the case of subtraction-*-1 number or addition/subtraction division number.
以上のイ］ミに、この発明によれば、フリップ・フロッ
プ回路ケプリセット方式にし、かつ、プリセット制御＋
ｒ１回路全設けることにより、複数段の同期計数回路の
同時性を失なわず、かつ、少ない試験時間、少ない試験
回路で全回路の動作試験を実施できるものが得られる効
果がある。According to the present invention, the flip-flop circuit is of a preset type, and the preset control +
By providing all the r1 circuits, there is an effect that the simultaneity of the multiple stages of synchronous counting circuits is not lost, and the operation test of all the circuits can be performed in a short test time and with a small number of test circuits.
第１図は従来の同１υ」泪数回路試情力式分水すブロッ
ク図、第２図はこの発明の一実楕例による同期計数回路
試噴方式を示すブロック図である。
（１）・・・計数・試験制御回路、（２）〜（５１・・
・フリップ・フロップ回路、（６）〜（９）・・・出力
回路、 （ｌＵ＋〜（１３１・・・計（９）
数制御回路、 ＋１１１１・・・試ｌ験パルス発生回路
、 ０５１・・・入力切換回路、 （ｌｌｉ）・・・プ
リセット制御回路、 ｆｌ？＋・・・プリセット信号Ａ
、（１８１・・・ブリセント信号Ｂ、＋１９＋・・・プ
リセット信号Ｃ８
なお１図中同一符号は同一または相当部分を示す。
代理人 葛 野 信 −
（１０）
第１図
第２９FIG. 1 is a block diagram showing a conventional 1υ" count circuit test injection system, and FIG. 2 is a block diagram showing a synchronous counting circuit test injection system according to an embodiment of the present invention. (1)...Counting/test control circuit, (2)-(51...
・Flip-flop circuit, (6) to (9)...output circuit, (lU+~(131...total (9) number control circuit, +1111...test pulse generation circuit, 051... Input switching circuit, (lli)...Preset control circuit, fl?+...Preset signal A
, (181... Bricent signal B, +19+... Preset signal C8 Note that the same reference numerals in Figure 1 indicate the same or corresponding parts. Agent Shin Kuzuno - (10) Figure 1 Figure 29
Claims (1)
ｌ」御回路で構成される複数段の回ｊυＪ計数回路の試
験方式において、上記フリップ・フロップ回路にプリセ
ット端子金設けるとともｖｃ、 Ｈｇプリセット端子を
制御するプリセラ） ｉｔｉ旧ｉｌ１回路を設けること
により複数段の同期計数回路の同時性を失なわずに、か
つ、少ない試験時間で動作試験を行なうようにしたこと
を特徴とする同期計数回路試験方式。Multiple flip-flop circuits and multiple counting Me
In a test method for a multi-stage jυJ counting circuit consisting of a control circuit, by providing a preset terminal metal in the above flip-flop circuit and a presera circuit that controls the vc and Hg preset terminals. A synchronous counting circuit testing method characterized by performing an operation test in a short test time without losing the simultaneity of multiple stages of synchronous counting circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146864A JPS5848873A (en) | 1981-09-17 | 1981-09-17 | Testing method for synchronous counting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146864A JPS5848873A (en) | 1981-09-17 | 1981-09-17 | Testing method for synchronous counting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848873A true JPS5848873A (en) | 1983-03-22 |
Family
ID=15417287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146864A Pending JPS5848873A (en) | 1981-09-17 | 1981-09-17 | Testing method for synchronous counting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848873A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191940A (en) * | 1983-04-15 | 1984-10-31 | Hitachi Ltd | Generating circuit of variable control signal |
| US6465901B2 (en) | 2000-02-16 | 2002-10-15 | Turbowinds N.V./S.A. | Device for using wind power or generating wind and pitch system for such a device |
-
1981
- 1981-09-17 JP JP56146864A patent/JPS5848873A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59191940A (en) * | 1983-04-15 | 1984-10-31 | Hitachi Ltd | Generating circuit of variable control signal |
| US6465901B2 (en) | 2000-02-16 | 2002-10-15 | Turbowinds N.V./S.A. | Device for using wind power or generating wind and pitch system for such a device |
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