JPS5848718Y2

JPS5848718Y2 - 電子楽器の楽音制御装置

Info

Publication number: JPS5848718Y2
Application number: JP9485878U
Authority: JP
Inventors: 正彦小池
Original assignee: ヤマハ株式会社
Priority date: 1978-07-10
Filing date: 1978-07-10
Publication date: 1983-11-07
Also published as: JPS5512265U

Description

【考案の詳細な説明】この考案は、例えばミュージックシンセサイザのような
電子楽器において、楽音を形成するための各種制御信号
と共に、音色を切換設定する切換指令信号等を効果的に
記憶設定し、任意性をもって楽音の設定制御が行なわれ
るようにする楽音制御装置に関する。

電子楽器にあっては、鍵操作に伴ないその操作鍵音高に
対応した周波数の音源信号を発生し、この音源信号をフ
ィルタ回路等で音色形威し、さらに振幅エンベロープを
設定して楽音信号とするもので、この楽音信号はスピー
カ回路に導き、演奏音として発音させるものである。

この場合、シンセサイザにあっては、音源信号を発生す
る音源回路を電圧制御型可変周波数発振器（以下ＶＣＯ
と略称する）で構成し、操作鍵音高に対応した電圧信号
でこのＶＣＯを発振制御して、所定の音源信号を発生さ
せるようにするものであり、さらに音色形成用のフィル
タ回路は電圧制御型可変フィルタ（以下ＶＣＦと略称す
る）で構威し、制御電圧信号でフィルタのカットオフ周
波数を設定し、任意性のある音色形成がされるようにし
ている。

そして、この音色形威された楽音信号のエンベロープは
、電圧制御型可変利得増幅器（以下ＶＣＡと略称する）
の増幅利得を、制御信号によって制御することによって
設定する。

すなわち、このようなＵＣＯ，ＵＣＦ、ＶＣＡ等によっ
て楽音形成回路の構成される電子楽器にあっては、ＶＣ
Ｆ、ＶＣＡに対して時間の経過に伴ない電圧値の変化す
るエンベロープ波形信号を制御信号として供給すること
により、１つの鍵の操作に対応する１つの楽音の音色を
その立ち上りから時間の経過と共に変化させ、また振幅
エンベロープに関しても立ち上り、持続、減衰を任意性
をもって設定され、音楽性に富む楽音信号を効果的に発
生制御するようになる。

同時に、ｖＣＯに対してもエンベロープ波形信号を制御
信号として供給することによって、音高ピッチも楽音の
立ち上り時より変化設定することができ、より自然性、
音楽性に富む楽音形成がされるようになる。

したがって、このような電子楽器にあっては、ＶＣＯ，
ＶＣＦ、ＶＣＡに対して、それぞれ制御用エンベロープ
波形信号を供給させるための制御信号発生回路（エンベ
ロープジェネレータ＝ＥＧ）が設けられるもので、この
制御信号発生回路では、例えば押鍵動作と共に立ち上り
、離鍵動作等に関連して減衰するエンベロープ波形信号
を発生する。

この場合、ＶＣＯ，ＶＣＦ、ＶＣＡそれぞれに対するエ
ンベロープ信号の波形形状は、音高ピッチ、音色、振幅
（音量）に直接的に影響し、発生される楽音の態様を決
定する要素となるものであり、このエンベロープ波形信
号を可変制御することによって、楽音態様が任意性をも
って種々変換されるものである。

このような制御信号発生回路で発生されるエンベロープ
波形は、例えば押鍵時よりアタック時ＡＴの間にアタッ
クレベルまで立ち上り、以後このアタックレベルより所
定のディケイ時間ＤＴをもってサスティンレベルＳＬま
で減衰して持続し、離鍵時からリリース時間ＲＴで立ち
下り減衰する形状となるものである。

したがって、制御信号発生回路に対しては、上記波形を
形ち作るために必要な条件となる時間およびレベルの情
報ＡＴ、ＤＴ。

ＳＬ、ＲＴを電圧信号等によって与え、所定の制御用エ
ンベロープ波形信号が発生されるようにするもので、こ
の各条件情報信号は、それぞれ可変操作子によって設定
される可変抵抗器等による電圧設定回路から発生するよ
うに構成し、上記可変操作子の設定状態によって発生さ
れる演奏楽音の楽音態様を設定するものである。

すなわち、複数の可変操作子を制御設定することによっ
て、任意性をもって楽音態様を選定し、演奏曲想に合わ
せた電子楽器演奏がされるようになる−も゛のであるが
、電子楽器の演奏毎に演奏曲に合わせて複数の可変操作
子を操作設定することが困難であり、灸ｊこ演奏の途中
において可変操作子を設定変換すると・とが実質的に不
可能となって、演奏に際しての手続が複雑化し、また演
奏に変化をもたせられなくなって、ミュージックシンセ
サイザとしての効果を発揮させることができない。

二のため、１つの楽音態様に対応する複数の条件情報信
号からなる条件信号群を、楽音態様の変換に対応して複
数群用意してこれを記憶設定し、この記憶された複数の
条件信号群の１つをプリセット選択等によって読み出し
、楽音形成のために供するようにして、プリセット操作
により複数の異なる楽音態様を簡単に選択設定させるよ
うにすることが考えられている。

この場合、記憶すべき各条件信号は、ＡＴ、ＤＴ、ＳＬ
、ＲＴのように量を指定するものであり、例えば電圧信
号のようにアナログ情報であるため、例えば特開昭５２
−１５４６２０号に示されるようにこの情報をテ゛イジ
タル変換して記憶することが考えられ、このため複数の
条件信号をマルチプレクサで直列的に読み取り順次ディ
ジタル変換してＲＡＭ（ランダムアクセスメモリ）等の
記憶装置に書き込み記憶させるようにしている。

したがって、この記憶情報を読み取り、楽音形成制御に
用いる場合には、記憶装置からのテ゛イジタル情報をア
ナログ状態に変換した後、デマルチプレクサによって所
定の制御信号発生回路の所定の条件入力端子に分配する
ようにしている。

また、このような電子楽器においては、上記したような
エンベロープ波形による楽音態様の選定と共に、例えば
音源信号の波形を鋸歯状波、正弦波、矩形波等に選定す
ることによって、高調波成分の基本的含有状態を特定し
、さらにはフィルタ回路をローパス、バンドパス、バイ
パス等に選定することによって、基本的な楽音の音色態
様を選択することが行なわれる。

すなわち、複数種類の音色態様それぞれを選択する選択
スイッチ回路を設け、このスイッチの切換設定状態によ
って楽音の基本的音色の態様を特定するものである。

この音色の態様は、前記楽音の態様と相互に関連性を有
することの多いものであるため、この音色態様選択スイ
ッチの設定状態と前記楽音態様を設定する条件信号群と
を同時に記憶することも考えられる。

しかし、切換スイッチの切換状態は、その切換端子に１
の情報が発生するか否かのテ゛ジタル情報として表現さ
れるものであるため、楽音態様を指定するアナログ状の
条件信号群と同等に取り扱うことができない。

したがって、楽音態様を指定する条件信号を供給するマ
ルチプレクサとは別個のマルチプレクサを用意し、記憶
装置に書き込み記憶させるようにすると共に、記憶装置
からの読み出しも別個のテ゛マルチプレクサを介して行
ない、切換選択情報として用いるようにしている。

すなわち、電子楽器の楽音形成に必要なアナログ的信号
と、ディジタル的信号は、それぞれ別個に取り扱い記憶
制御するようにしているもので、楽音形成制御のための
記憶制御手段を複雑化しているものであり、特に信号処
理系統が２系統となるため、構成的にも複雑化する。

この考案は、上記のような点に鑑みなされたもので、制
御波形信号等のためのアナログ的情報および切換選択ス
イッチのような２値的情報を一系統処理で記憶し、楽音
制御を効果的に実行させるようにする電子楽器の楽音制
御装置を提供しようとするものであり、切換選択スイッ
チ情報は、その切換選択位置に対応した電圧情報に変換
し、マルチプレクサを介して順次性をもって読み取りテ
゛イジタル変換して記憶すると共に、この記憶装置がら
の読み出し情報はアナログ変換してデマルチプレクサを
介して取り出し、電圧判別回路で切換選択指令を出すよ
うにするものである。

以下図面を参照してこの考案の一実施例を説明する。

第１図は電子楽器の構成を示したもので、鍵盤回路１１
では、鍵操作に伴ないその操作鍵音高に対応した電圧値
の音高信号ＫＶおよび押鍵、離鍵の鍵動作に対応したキ
ートリガ信号ＫＴＲを発生する。

鍵盤回路１１からの音高信号ＫＶは、ｖＣＯ１２に供給
し、このｖＣＯ１２で操作鍵音高に対応する周波数の音
源信号を発生させるようにする。

このｖＣＯ１２で発生された音源信号は、波形整形回路
１３で正弦波、三角波、鋸歯状波、矩形波のそれぞれ波
形の音源信号に変換するもので、高調波成分を多く含み
、且つそれぞれその含有状態の異なる三角波、鋸歯状波
、矩形波の音源信号は選択ゲート回路１４に供給し、そ
の１つの波形の信号を選択導出する。

そして、この選択ゲート回路１４がら取り出された音源
信号は、ＶＣＦ１５で音色形威し、楽音信号とする。

この場合、このＶＣＦｌ、はバイパスフィルタＨＰ、
ハツトパスフィルタＢＰ、およびローパスフィルタＬＰ
のそれぞれの機能を有し、その各ＨＰ。

ＢＰ、ＬＰからの出力楽音信号は選択ゲート回路１６に
供給してその１つを選択導出させる。

そして、この選択ゲート回路１６からの出力楽音信号は
、前記波形整形回路１３で得られた正弦波の信号と適宜
抵抗を介して合或し、ｖＣＡ１７に供給する。

この■ＣＡ１７では供給された楽音信号のレベルすなわ
ち振幅を制御し、増幅器、スピーカ等でなるサウンドシ
ステム１８に送り、演奏音として発音させるようにする
。

このような楽音形成のための主回路において、まずＶＣ
Ｏ１２に対しては、その発振音源信号の変調要素Ｖｌｂ
が加えられる。

この変調要素としては選択ゲート回路１９で選択された
信号を、変調度制御信号ＯＭＤで利得の制御されるバッ
ファアンプ２０を介して取り出される信号が使用される
もので、選択ゲート回路１９には制御信号発生回路２１
からの信号Ｅ＋およびこれを反転回路２２で反転した信
号Ｅ−が結合され、さらに低周波発振回路部からの正弦
波、鋸歯状波、この鋸歯状波の反転した波形、矩形波、
さらにサンプルホールドされた信号Ｓ／Ｈが結合されて
おり、電圧判別回路２３の判別出力によって、その１つ
の信号が選択導出される。

この電圧判別回路２３には、切換指令電圧信号ＯＭＳが
供給される。

ここで、上記低周波発振回路部は第２図に示すように例
えば鋸歯状波信号を発振出力する低周波発振器２４を備
え、この発振器２４の出力を波形変換回路２５、２６
で変換し、また反転回路２７で反転することにより、正
弦波、鋸歯状波、この反転信号、矩形波の低周波出力信
号を得るものであり、またノズル発振器２８からの例え
ばホワイトノズル信号を上記矩形波によりサンプルホー
ルド回路２９でサンプリングして取り出すことにより、
低周波発振信号周期に対応して、ランダムにレベルの変
化するサンプルホールド信号Ｓ／Ｈを取り出すようにし
てなる。

また、電圧判別回路２３は、第３図に示すように、信号
ＯＭＳに相当する入力電圧信号Ｖｌｎを複数の比較器３
０ａ、３０ｂ・・・・・・に並列的に供給すると
共に、この比較器３０ａ、３０ｂ・・・・・・に
抵抗Ｒによって順次値の異なる電圧信号を比較入力信号
として供給する。

そして、比較器３０ａの出力および比較器３０ｂ・
・・・・・からの信号が加えられ、順次上記の比較器３
０ａ、３０ｂ・・・・・・からの信号の加えられ
るインバータ３１ａ、３１ｂ・・・・・・でゲート制御
されるアンド回路３２ｂ・・・・・・からの出力の発
生状態を、入力電圧Ｖｌｎによって選定されるように構
成し、入力電圧■。

（ＯＭＳ）によって選択ゲート回路１９で１つの信号を
選択してゲート出力させるようにする。

このような構成の電圧判別回路は後述の電圧判別回路３
３，３５．３７，４２．４４および４７についても同様
に構成されるものである。

また、制御信号発生回路２１に対しては、発生されるｖ
ＣＯ制御用エンベロープ波形のタイム信号０×５、アタ
ック時間ＯＡＴ、リリース時間ＯＲＴの条件信号を供給
し、鍵盤回路１１からのキー）ＩＪガ信号ＫＴＲによ
って押鍵と共に立ち上り上記各条件に合ったエンベロー
プ波形信号を発生するように制御される。

すなわち、信号ＯＭＳによって選択ゲート回路１９でエ
ンベロープ信号Ｅ＋あるいはＥ−を選択することにより
、ＶＣＯ１□で発生される音源信号の音高ピッチは、押
鍵より時間の経過と共に変化し、自然性に富む音源信号
とされる。

また、選択ゲート回路１９で低周波発振回路部からの信
号を選択すると、その選択された波形に対応してＶＣＯ
１２の発振周波数が周期的変化され、ビブラート効果が
付加された音源信号出力が得られるようになる。

そして、この選択ゲート回路１９からの出力によるｖＣ
Ｏ□２の発振周波数の変化度は、バッファアンプ２０に
対する信号ＯＭＤで決定される。

そして、さらにこの■ＣＯ１２に対しては、フィート選
択電圧信号ＯＦＴの供給される電圧判別回路３３によっ
て、出力音源信号の２′〜６４′の適宜フィート選択が
行なわれる。

上記、制御信号発生回路２１からの信号Ｅ＋およびＥ−
は、低周波の正弦波信号と共に選択ゲート回路３４に供
給する。

この選択ゲート回路３４では、選択電圧信号ＰＭＳの供
給される電圧判別回路３５の出力で、上記入力信号の１
つが選択され、信号ＰＭＤで利得制御されるバッファア
ンプ３６を介して波形整形回路１３に位相変調信号ＰＷ
Ｍとして供給する。

そして、前記■ＣＯ１□からの音源信号に位相変調を加
え、音色状態に変化をもたせるようにする。

そして、さらに波形整形回路１３からの出力信号の供給
される選択ゲート回路１４は、選択電圧信号ＷＳＳの供
給される電圧判別回路３７の出力信号によってゲート選
択制御される。

ＶＣＦｌ、に対しても、ＶＣＯ１２の場合と同様に制御
信号発生回路３８が設けられる。

この回路３８に対してはＦＸ５のタイム設定信号、アタ
ック時間ＦＡＴ、テ゛イケイ時間ＦＤＴ、サスティンレ
ベルＦＳＬ、ＩＪＩＪ−ス時間ＦＲＴ等の条件信号を
供給し、この条件に対応したエンベロープ波形信号をキ
ートリガＫＴＲに対応して立ち上り発生する。

そして、極性選択回路３９で選択信号ＦＥＰでその波形
極性を選定し、バッファアンプ４０で信号ＦＥＤによっ
てレベル設定してＶＣＦｌ５に例えばそのカットオフ周
波数、共振周波数等を指定する周波数ｆ特性制御信号と
して供給する。

また、前記したような低周波発振回路部からの各種波形
の低周波信号を選択ゲート回路４１に加え、選択電圧信
号ＦＭＳの供給される電圧判別回路４２の出力でその波
形の１つを選択し、信号ＦＭＤで利得制御されるバッフ
ァアンプ４３を介してｖＣＦ１５にｆ制御信号として与
える。

その他、このＶＣＦｌ５には周波数特性設定信号ＦＥＣ
１および音高信号ＫＶも供給し、音高に対応して音色が
設定されるようにする。

その他しゾナンスＱ制御のために信号ＦＱＣも供給して
なる。

そして、ＶＣＦｌ、からの出力楽音信号の供給される選
択ゲート回路１６は、選択電圧信号ＦＳＳの供給される
電圧判別回路間によって、ゲート選択制御が行なわれる
。

ＶＣＡ１□に対しては、制御信号発生回路４５からのエ
ンベロープ波形信号が利得（ゲイン）制御信号として供
給される。

この制御信号発生回路４５には、ＡＸ５のタイム信号、
アタック時間ＡＡＴ、ディケイ時間ＡＤＴ、サスティン
レベルＡＳＬ、リリース時間ＡＲＴの各条件信号が供給
され、キートリガＫＴＲに対応して立ち上り減衰するエ
ンベロープ波形信号を設定し、楽音信号の開閉および振
幅エンベロープを設定するようになる。

また、選択ゲート回路４６から選択電圧信号ＡＭＳによ
り判別される電圧判別回路４７によって選択された低周
波信号を信号ＡＭＤで制御されるバッファアンプ４８を
介してＶＣＡ１７に供給し、楽音信号をその波形に対応
して振幅変調し、トレモロ効果が表現されるようにして
なる。

すなわち、上記のように構成される電子楽器は、各種の
制御信号および切換選択信号によって、各種の楽音態様
、さらに音色態様の設定がなされるものであり、このよ
うな楽音の設定は上記各制御信号および切換選択信号に
よって行なわれ、これらの信号は例えば楽器パネル面上
の操作部で設定される。

この操作部は、例えば制御信号発生回路２１．３８゜４
５等に加えられるエンベロープ波形を形ち作るためのア
ナログ的制御信号ＯＡＴ、ＯＲＴ、ＦＡＴ。

ＦＤＴ・・・・・・等は、可変抵抗器をスライド選定す
る操作子により行ない、例えば電圧判別回路２３．３３
。

３５．３７，４２，４４．４７等に対する切換選択信号
ＯＭＳ。

ＯＦＴ、ＰＭＳ、ＷＳＳ、ＦＭＳ、ＦＳＳ、
ＡＭＳ等のディジタル選択的信号は、切換スイッチ操作
子によって行なうようにする。

具体的には第４図に示すように操作パネル部が構成され
るものであって、アナログ的制御信号は、可変抵抗器か
らの分圧電位によるアナログ信号を取り出す。

そして、テ゛イジタル的切換スイッチ回路においては、
そのスイッチの選択端子それぞれに対応した電圧を設定
し、選択されるスイッチ端子それぞれを電圧におき替え
た状態で取り出す。

すなわち、テ゛イジタル的切換情報をアナログ的電圧信
号として取り出すようにする。

第４図において、各操作部は第１図において示した各信
号それぞれに対応するものであり、第１図の信号ＯＭＳ
、ＯＦＴ・・・・・・に対応するこの操作部からの電圧
信号出力を、上記符号に対してそれぞれダッシュを付し
て示している。

第５図は上記のような操作パネル部と第１図に示した楽
音形成部との間に介在される信号の記憶処理部を示した
もので、第４図の各操作部から得られるＯＭＳ’、ＯＦ
Ｔ’・・・・・・等の電圧信号は、並列的にマルチプレ
クサ４９に供給され、その信号は順位性をもって順次読
み取られ、比較器５０に供給する。

この比較器５０からの出力信号ＥＱは、クロック発振器
５１に発振指令として供給するもので、この発振器Ｈか
らの発振信号はカウンタ・ラッチ回路５２に歩進クロッ
ク信号として供給する。

このカウンタ・ラッチ回路５２には、さらに比較器５０
からの出力信号をも結合し、比較器５０からの出力信号
の存在しなくなった時に、その時の計数値をラッチする
もので゛あり、またこのカウンタ・ラッチ回路５２の計
数値情報はＤ／Ａ（テ゛イジタルーアナログ）変換器５
３でアナログ情報に変換し、上記比較器５０に比較情報
として供給する。

すなわち、マルチプレクサ４９からの出力電圧信号とＤ
／Ａ変換器５３の出力信号と一致するまで、比較器５０
出力でカウンタ・ラッチ回路５２が計数歩進され、上記
両信号が一致した状態でカウンタ・ラッチ回路５２の計
数値がラッチされるようになり、したがって、マルチプ
レクサ４９からのアナログ情報がディジタル情報に変換
されてラッチされるようになる。

そして、このラッチされたテ゛イジタル情報はテ゛−タ
バスを介してＲＡＭ等の記憶装置５４に書き込み情報と
して供給されるようになる。

上記のような記憶動作等に関連する制御は、制御指令発
生部５５、アドレス発生器５６、制御信号発生部５７等
によって行なわれるもので、制御指令発生部５５では、
プリセットスイッチ群によるアドレス指定、書き込み（
ＷＲＩＴＥ）、パネル（ＰＡＮＥＬ）指令等の操作機構
が存在する。

そして、アドレス発生器５６では制御指令発生部５５か
らの指令に対応してアドレス信号を発生し、マルチプレ
クサ４９に指令を与えると共に、記憶装置５４に対して
書き込みあるいは読み出しのアドレスを指定する。

また、制御信号発生部５７に対しては、制御指令発生部
５５からプリセットスイッチ群の操作の有無に対応する
信号、書き込み、パネル等のスイッチ設定状態に対応す
る信号を供給し、アドレス発生器５６に対してアドレス
シフトのクロック信号、アドレスクリヤの指令等を与え
ると共に、アドレス発生器５６からはアドレスシフトの
最終位置でのフィニツシユ信号を受ける。

そして、この制御信号発生部５７からは、さらにカウン
タ・ラッチ回路５２に対して、この回路５２におけるＡ
／Ｄ（アナログ→テ゛イジタル）変換動作のクリヤ指令
および出力停止指令（Ｄｉｓａｂｌｅ）を、アドレスバ
スを介して供給し、記憶装置５４に対しては書き込み、
読み出し指令（ＲＡＭＲ／Ｗｌ動作指令（ＲＡＭＥｎ
ａｂｌｅ）、出力停止指令（ＲＡＭＯｕｔＤｉｓ
ａｂｌｅ）等を出力し、さらに後述するデマルチプレク
サ５８に対する動作制御指令を与える。

そして、記憶装置５４の読み出しテ゛イジタル信号は、
前記Ｄ／Ａ変換器５３でアナログ信号に変換してテ゛マ
ルチプレクサ５８に供給し、アドレス発生器５６からの
指令で前記第１図に示した楽音形成部に対する信号ＯＭ
Ｓ、ＯＦＴ・・・・・・として出力するものである。

尚、記憶装置５４としてＲＡＭのような内部記憶手段を
示したが、これに合わせて適宜外部記憶装置５９を使用
するようにしてもよい。

第６図は第５図に示した信号の記憶処理部の中の制御部
を中心により詳細にして示した図であり、制御指令発生
部５５には、アドレス選択用のプノセットスイッチＰＳ
Ｓ１．ＰＳＳ２・・・・・・ＰＳＳ１２を有し、このス
イッチＰＳＳ１〜ＰＳＳ１２はそれぞれ投入設定される
押釦スイッチで構成され、その操作投入時にそれぞれア
ンド回路ａ１．ａ２・・・・・・ａ□２に信号を与える
。

このアンド回路ａ１．ａ２・・・・・・ａ１□には、プ
リセットスイッチＰＳＳ１〜ＰＳＳ１□のいずれか１つ
が投入された時に出力信号を得るオア回路ＯＲの出力を
微分回路５５ａで微分した信号の供給されるインバー
タ５５ｂからの信号がゲート信号として供給されるも
ので、微分回路５５ａからの微分パルスの立ち下り後
において、操作されたスイッチに対応するアンド回路か
ら出力信号が得られるようになっている。

そして、アンド回路ａ１〜ａ□２の出力信号は、それぞ
れ記憶用フリップフロップ回路Ｆ１〜Ｆ１２のセット端
子に供給する。

このフリップフロップ回路Ｆ１〜Ｆ１□のそれぞれリセ
ット端子には、それぞれアンド回路ｂ１〜ｂ１゜からり
セット指令の与えられるもので、このアンド回路ｂ１〜
ｂ１２にはそれぞれ前記微分回路５５ａからの出力信
号、および投入設定される押釦スイッチでなるパネルス
イッチＰＡＮＥＬの操作信号の供給されるオア回路５５
Ｃの出力信号が供給される。

また、このオア回路５５Ｃには、電源投入検出回路５
５ｄからの検出信号も供給される。

すなわち、パネルスイッチが投入されるか、あるいは電
源が投入された状態で、プリセットスイッチＰＳＳ１〜
ＰＳＳ１゜の中の１つが操作されると、微分回路５５
ａの立ち上りのタイミングで一旦全部のフリップフロッ
プ回路がリセットされ、微分回路５５ａの立ち下りの
タイミングでその操作されたスイッチに対応するフリッ
プフロップ回路のみがセットされるようになる。

そして、このフリップフロップ回路Ｆ１〜Ｆ１２のそれ
ぞれセット時出力信号はエンコーダ５５ｅに加られ、
投入されたプリセットスイッチの順位に対応する６ビツ
トのディジタル情報が、端子Ｑ。

−Ｑ５から得られるようになる。また、上記エンコーダ
５５ｅからの出力信号、さらに順位１番のフリップフ
ロップ回路Ｆ１からの出力信号を、オア回路５５ｆで
検知し、プリセットスイッチｐｓｓ、〜ＰＳＳ１２のい
ずれかが投入状態であることの検出信号ＡＰＳを得るよ
うにし、この信号は制御信号発生部５７に供給する。

前記オア回路５５Ｃと出力信号は、さらにフリップフ
ロップ回路５５ｇにセット指令として供給する。

このフリップフロップ回路５５ｇは、前記微分回路５
５ａ出力でリセット制御されるもので、そのセット時
出力信号は、パネル指令信号ＰＡＬとして制御信号発生
部５７に供給する。

その他、書き込み指令スイッチＷＲＩＴＥの投入時には
、書き込み指令信号ＷＲＴを発生する。

アドレス発生器５６では、加算器５６ａを備える。

この加算器５６ａには前記エンコーダ５５ｅからの
６ビツトのテ゛イジタル情報を端子Ａ１〜Ａ６に受ける
と共に、Ｑｏ−Ｑ５の６ビツトの計数出力を得るバイナ
リカウンタ５６ｂからの上位２ビツトの信号をＢ１．
Ｂ２に加算情報として供給する。

すなわち、加算器５６ａではエンコーダ５５ｅから
の数値情報に、バイナリカウンタ５６ｂの上位２ビツ
トに出力がある時、その数値を加算するもので、端子Ｓ
よ〜Ｓ６から６ビツトの加算情報を出力する。

そして、この加算情報はアドレス発生器５６からの出力
情報ＡＤ４〜ＡＤ９として使用されるようにする。

また、バイナリカウンタ５６ｂの上位２ビツトをアン
ド回路５６ｂで検知する。

すなわち、バイナリカウンタ５６ｂが計数値４８とな
った時にアンド回路５６Ｃからフィニツシユ出力信号
ＦＩが得られ、制御信号発生部５７に供給するもので、
この信号はオア回路５６ｄを介してバイナリカウンタ
５６ｂにクリア信号として供給する。

制御信号発生部５７は、制御指令発生部５５からの書き
込み指令ＷＲＴを微分回路５７ａで検知し、書き込み
スイッチＷＲＩＴＥの投入に対応した微分パルスは、プ
リセット投入検知信号ＡＰＳと共にアンド回路５７ｂ
に供給する。

このアンド回路５７ｂの出力信号は、アンド回路５７
Ｃを介してリップフロップ回路５７ｄのセット端子
に供給するもので、アンド回路５７Ｃには、前記アド
レス発生器５６からの信号ＦＩの供給されるインバータ
出力をゲート信号として供給するものであり、信号ＦＩ
はさらにフリップフロップ回路５７ｄにリセット指令と
して供給する。

また、上記信号ＡＰＳはアンド回路５７ｅを介してフ
リップフロップ回路５７ｆにセット指令として供給す
るものであり、フリップフロップ回路５７ｄのセット
時出力信号およびパネル指令スイッチ信号ＰＡＬの供給
されるオア回路５７ｇの出力で゛リセットされるもの
で゛、オア回路５７ｇの出力側に接続したインバータに
よって上記アンド回路５７ｅのゲートを制御する。

すなわち、フリップフロップ回路５７ｄ、５７ｆ
は、リセット指令があった時にこれが優先されるように
なっている。

フリップフロップ回路５７ｄのセット時出力信号は、
インバータ５７ｈに供給し、このインバータ５７ｈ
の出力信号は立ち下り時の負方向の微分パルス出力を得
る微分回路５７ｉ、５７ｊに供給する。

そして、微分回路５７ｉの出力信号は、インバータ５
７ｋを介してアドレス発生器５６のオア回路５６ｄに
信号ＡＤＤＣＬとして供給すると共に、さらにインバー
タ５７１を介してフリップフロップ回路５７Ｃのセッ
ト時出力信号と共にアンド回路５７ｍに供給する。

微分回路５７ｊからの出力信号は、アンド回路５７
Ｈに供給すると共にインバータ５７０を介してノング勿
つンタ５７ｐにクリア指令として供給する。

このリングカウンタ５７ｐは、例えば５５０ＫＨｚ
のクロック発振器５７Ｑからのクロック信号ＣＫ。

を計数し、０〜９の計数出力を得るもので、そのＯ計数
出力はインバータ５７ｒを介して上記アンド回路５７
Ｈに供給する。

そして、このアンド回路５７ｎの出力は、クロック信号
ＣＫ１としてアドレス発生器５６のバイナリカウンタ５
６ｂに供給するもので゛、このカウンタ５６ｂのＱ
。

−Ｑ５の６ビツトの計数信号は、ＡＤｏ−ＡＤ３および
ＡＤｌｏ、ＡＤ１□としてアドレス出力情報とされる。

そして、リングカウンタ５７ｐの計数０の出力信号を
、Ａ／Ｄクリアーの指令信号Ａ／ＤＣＬとして出力し、
計数７，８の出力の結合されるオア回路５７Ｓの出力
を記憶装置駆動（ＲＡＭＣｈｉｐＥｎａｂｌｅ）の信
号ＲＣＥとして取り出し、さらに計数８の出力の供給さ
れるインバータ５７ｔからテ゛マルチ制御信号ＤＭＥ
を得る。

オア回路５７Ｓの出力信号は、前記アンド回路５７ｍ
の出力信号と共にアンド回路５７Ｈに供給し、このア
ンド回路５７ｕの出力信号はインバータ５７Ｖを介
して記憶装置の読み出し、書き込み指令信号ＲＲＷとし
て出力する。

また、フリップフロップ回路５７ｆのセット時出力信
号は、Ａ／Ｄ変換制の禁止指令Ａ／ＤＤ信号として、さ
らにインバータ５７Ｗを介して記憶出力停止制御信号Ｒ
ＯＤとして出力される。

第７図は第６図と同様に記憶処理部の中の記憶を中心に
詳細に示したもので、マルチプレクサ４９には第５図に
おけるアナログ信号ＯＭＳ’、ＯＦＴ’。

・・・・・・に相当する電圧信号ｖ■１．Ｖ■２．・・
・・・・Ｖ■４７が入力される。

そして、この入力信号ｖ■、〜ｖ■４７は、第６図に示
したアドレス発生器５６からのバイナリカウンタ５６
ｂの計数信号に相当するＡＤｏ−ＡＤ４、ＡＤｌｏ、Ａ
Ｄｌ、の計数信号に対応するアドレス指定で順次読み取
られ、比較器５０に供給されるものである。

カウンタ・ラッチ回路５２は、クロック発振器５１から
のクロック信号ＣＫ２で計数されるカウンタ５２ａと
、ノア回路５２ｂからのクロック信号でカウンタ５２
ａの計数情報を読み取りラッチするラッチ回路５２Ｃ
からなり、ラッチ回路５２Ｃからは８ビツトの計数値
信号が出力されデータバスＤ。

〜Ｄ７に導かれる。

また、この８ビツトの各ビット信号は、Ｄ／Ａ変換器５
３でそれぞれバッファを介して各ビットの重み付けに対
応する値の抵抗を介して一括され、８ビツトのバイナリ
計数値に対応する電圧信号としてＯＰアンプ５３ａ
、５３ｂ系を介してアナログ電圧信号として取り出さ
れ、比較器５０およびデマルチプレクサ５８に供給する
。

そして、このデマルチプレクサ５８では、前記マルチプ
レクサ４９と同様にアドレスバスからの信号で入力アナ
ログ信号を■０１〜■０４□として分配出力させる。

ここで、上記ノア回路５２ｂには、比較器５０からの
信号およびクロック発振器５１からのクロック信号ＣＫ
２を供給し、カウンタ５２ａが１力ウント歩進する毎
にその計数値をラッチ回路５２Ｃで読み取るように制
御している。

また、カウンタ５２ａ、ラッチ回路５２Ｃは第６図に
示した信号Ａ／ＤＣＬでクリアされ、信号Ａ／ＤＤ
でラッチ回路５２Ｃが出力停止制御されるものである
。

記憶装置５４は、例えば第１乃至第３の記憶器（チップ
）５４ａ〜５４Ｃからなり、この各記憶器５４ａ〜５
４Ｃは、例えば８ビツト２５６ワードおよび６４ワー
ドのＲＡＭによってそれぞれ構成される。

そして、この各記憶器５４１〜５４Ｃに対しては、Ｄ
。

〜Ｄ７のデータバスが、それぞれ並列的に接続され、ア
ドレスバスのＡＤｏ−ＡＤ７がアドレス信号として結合
されている。

この記憶装置５４には、駆動回路５４ｄが設けられ、
第６図で示した信号ＲＣＥの存在する時に記憶器５４３
〜５４Ｃにそれぞれ対応するアンド回路ＡＮＤ、〜Ａ
ＮＤ３にゲート信号を与える。

このアンド回路ＡＮＤ１〜ＡＮＤ２には、適宜インバー
タ５４ｅ、５４ｆを介したアドレスバスＡＤ８．
ＡＤ９の信号を分配供給し、この２本のバスの信号がＯ
Ｏの時にアンド回路ＡＮＤ□から、１０の時にアンド回
路ＡＮＤ２から、ＡＤ９が１の時にアンド回路ＡＮＤ３
からそれぞれ記憶器５４ａ〜５４Ｃに動作指令が与
えられるようになっている。

また、第６図の回路からの信号ＲＯＤによって読み出し
動作が停止制御され、信号ＲＲＷによって読み出し、書
き込み制御指令の与えるものである。

上記のように構成されに装置において、制御指令発生部
５５のプリセットスイッチＰＳＳ１〜ＰＳＳ１□な、エ
ンコーダ５５ｅにおいてＱ。

−Ｑ５の６ビツトのバイナリ計数値でエンコードされる
。

また、アドレス指定は、バイナリカウンタ５６ｂの計
数値出力によるＡＤｏ−ＡＤ３、ＡＤｌｏ、ＡＤｌｌの
６ビツトによってコード化され、アンド回路５６ｅに
よる出力信号の得られる時、すなわちＱ。

−Ｑ５の出力が０Ｏ００１１＝４８の計数時にバイナリ
カウンタ５６ｂがクリアされ、繰り返し計数動作をす
るようになり、その４７ステツプの計数動作によってマ
ルチプレクサ４９、デマルチプレクサ５８の読み込みお
よび出力のアドレス指定をする。

この場合４７番目のステップは記憶器の利用の問題であ
り、この実施例では使用していない。

そして、この実施例では１プリセツトに対してバイナリ
カウンタ５６ｂの最大計数値４８ワードとするもので
あり、記憶装置５４にあってはＯ〜２５５ワードの記憶
容量が設定されている。

具体的には第１および第２の記憶器５４ａ、５４
ｂそれぞれで２５６ワード、第３の記憶器５４Ｃで６
４ワードであり、第１の記憶器→０〜２５５ワード（ｐｓｓ、〜ＰＳＳ５
゜ＰＳＳ６の前の１６ワード）第２の記憶器→２５６〜５１１ワード（ＰＳＳ６の後の
３２ワード、ＰＳＳ７〜ＰＳＳ１ｏ、ＰＳＳｌ、の前の
３２ワード）第３の記憶器→５１２〜５７５ワード（Ｐ
ＳＳ１□の後の１６ワード、ＰＳＳｌ。

）のように分配記憶される。

そして、この記憶装置５４に対するアドレス指定は、プ
リセットスイッチＰＳＳ１〜ＰＳＳ□２の選定情報とバ
イナリカウンタ５６ｂの計数値情報とを組み合わせた
ＡＤｏ−ＡＤ９によって行なわれるもので、その中のＡ
Ｄ８．ＡＤ９によってアンド回路ＡＮＤ１〜ＡＮＤ３を
制御し、上記分配条件に対応して記憶器５４３〜５４
Ｃを選択駆動設定するものである。

この記憶装置５４の各記憶器５４ａ〜５４Ｃ１論理回
路等には、バックアップ電源ＶＭＭが供給されているも
ので、この電源は駆動回路５４ｄから得られる。

すなわち、電源＋■が投入され、トランジスタＴｒ１の
エミッタに＋■が存在すると、電源＋Ｖは電池電源Ｅよ
り大きいのでトランジスタＴｒ１はオンしてダイオード
Ｄ１はオフの状態となり、電池電源Ｅな作用せずトラン
ジスタＴｒ１のコレクタ回路からＶＭＭ″＝、■が得ら
れるようになる。

この時、トランジスタＴｒ２がオンとなりトランジスタ
Ｔｒ３がオフとなるため、ダイオードＤ２を介して信号
ＲＣＥが１ならばゲート信号ラインＧＴが１となり、ア
ンド回路ＡＮＤ１〜ＡＮＤ３に１のゲート信号を与える
ようになる。

また電源がオフで＋■が存在しない時は、トランジスタ
Ｔｒ１がオフとなりダイオードＤ１を介して電池電源Ｅ
がＶＭＭとしてあられれる。

同時にトランジスタＴｒ２がオフ、トランジスタＴｒ３
がオンとなり、ゲート信号ラインＧＴは常にダイオード
Ｄ２を介して接地電位に引っばられているため、信号Ｒ
ＣＥ等に関係なく、アンド回路ＡＮＤ１〜ＡＮＤ３にゲ
ート信号が与えられず、記憶器５４ａ〜５４Ｃが書
き込み、読み出し禁止（ＲＡＭＣｈｉｐｅｎａｂｌ
ｅ）禁止）の状態となる。

ここで、具体的に記憶装置５４に対するアドレス信号Ａ
Ｄｏ−ＡＤ９について説明すると、エンコーダ５５ｅ
からはプリセットスイッチＰＳＳ１〜ＰＳＳ１□の操作
に対応した６ビツトのバイナリ数値信号が得られ、例え
ばＰＳＳｌが操作されている時にはｏｏｏｏｏｏ、以下
ＰＳＳ１□まで第１表のように６ビツト出力が得られる
。

そして、このエンコーダ５５ｅ出力の下位２ビツトに
バイナリカウンタ５６ｂの上位２ビツトが加算器５６
ａで加算され、その加算出力がＡＤ４〜ＡＤ９の６ビ
ツトを構成し、バイナリカウンタ５６ｂの下位４ビツ
トがＡＤｏ−ＡＤ３を構成するようになるもので゛、バ
イナリカウンタ５６ｂの上位２ビツト出力をエンコー
ダ５５ｅの下位２ビツトに加算するようにしてＡＤｏ
−ＡＤ９の１０ビツトのアドレス信号が構成されるもの
である。

したがって、プリセットスイッチＰＳＳ１〜ＰＳＳ１２
それぞれとＡＤ、−ＡＤ９のアドレス信号、および１０
進法による記憶装置５４に対する番地の関係は、第２表
に示すようになる。

次に上記のように構成される電子楽器の具体的な動作に
ついて説明する。

まず、第４図に示したような操作部における設定状態そ
のままの演奏音を得るパネル（ＰＡＮＥＬ）モードの場合には、第６図に示した制御
指令発生部５５においてＰＡＮＥＬスイッチのみが投入
され、プリセットスイッチＰＳＳ、書き込み指令スイッ
チＷＲＩＴＥ等は投入されない。

したがって、信号ＰＡＬが１で、信号ＡＰＳ、ＷＲＴは
０である。

この状態では微分回路５７ａ、アンド回路５７ｂの出
力Ａ、ＢはＯで゛あり、フリップフロップ回路５７Ｃも
信号ＦＩで゛リセットされているからその出力信号Ｃは
０である。

このため、インバータ５７に、５７１の出力り、Ｅは１
となり、バイナリカウンタ５６ｂに対するクリア信号Ａ
ＤＤＣＬは０となる。

そして、アンド回路５７ｍの出力Ｆが１となり、オア回
路５７ｇの出力Ｇか１となってフリツブフロツフ。

回路５７ｆがリセット設定され、微分回路５７ｊの
出力Ｈ１’、；ｔ１の状態となっているものであり、記
憶装置に対する信号ＲＯＤが１に保持されて、記憶装置
５４の出力が禁止状態とされる。

また、これに対してＡ／Ｄ出力停止信号Ａ／ＤＤは０
となってＡ／Ｄ変換をするカウンタ・マルチ回路５２か
゛出力可の状態となる。

この時信号ＲＲＷが１となって記憶装置５４が読み出し
状態となるものであるが、上記信号ＲＯＤが１であるた
め、これは無関係の状態となる。

そして、その状態ではクロック発振器５７ｑの発振信
号ＣＫＯが第８図に示すように発生され、この信号ＣＫ
Ｏによってリングカウンタ５７ｐが計数され、そのＱ
。

計数に対応してカウンタ・マルチ回路５２に対するクリ
ア指令信号Ａ／ＤＣＬが発生され、このリングカウン
タ５７１）の計数−循毎にカウンタ・マルチ回路５２が
初期設定される。

同時にこのＡ／ＤＣＬと共にインバータ５７ｒの出
力信号■が第８図のように発生され、信号Ｈが１である
ためアンド回路５７ｎの出力ＣＫ１が第８図のように
発生され、これに対応してバイナリカウンタ５６ｂに対
する歩進クロック信号が発生し、これを計数歩進するよ
うになる。

この時、リングカウンタ５７ｐの７，８計数に対応して
記憶装置に対する信号ＲＣＥ、さらに計数８に対応して
インバータ５７ｔからテ゛マルチプレクサ５８に対する
駆動信号ＤＭＥが発生される。

すなわち、リンク゛カウンタ５７１）の計数Ｑ。

毎にカウンタ・マルチ回路５２が初期設定され、アドレ
ス発生器５６のバイナリカウンタ５６ｂが歩進されて
、マルチプレクサ４９、デマルチプレクサ５８のアドレ
ス番地を歩進するものであり、そのアドレス歩進の直前
において信号ＤＭＥによってＤ／Ａ変換器５３からの信
号をテ゛マルチプレクサ５８．を介して指定アドレスに
出力するものである。

この時、クロック発振器５１からの前記クロック信号Ｃ
Ｋｏより充分に高い周波数のクロック信号ＣＫ２がカウ
ンタ・マルチ回路５２に供給され、カウンタ５２ａを計
数し、ラッチ回路５２Ｃでその計数値をラッチするよう
になる。

この場合、上記したようにカウンタ・ラッチ回路５２は
、信号Ａ／ＤＣＬによりクリアされるものであり、こ
のクリア動作はマルチプレクサ４９のアドレス変換と同
期して行なわれ、したがってカウンタ・マルチ回路５２
がクノアされた時に、マルチプレクサ４９から新しいア
ナログ情報が比較器５０に切換供給されるようになる。

例えば゛、カウンタ・マルチ回路５２のクリアされた状
態で、マルチプレクサ４９から入力信号の１つであるＶ
ｌｌが選択導出され、比較器５０に供給される。

この時、カウンタ・ラッチ回路５２はクリアされ、その
計数値はＯであるため、Ｄ／Ａ変換器５３の出力アナロ
グ信号は存在せず、したがって比較器５０の出力ＥＱが
存在し、クロック発振器５１が駆動されてカウンタ・ラ
ッチ回路５２を歩進する。

そして、カウンタ・ラッチ回路５２の計数歩進と共にＤ
／Ａ変換器５３からの出力アナログ電圧信号が第８図の
ようにステップ上昇し、その値がＶ■１となった時に比
較器５０からの信号ＥＱが立ち下り、カウンタ・ラッチ
回路５２の歩進を停止する。

このようなカウンタ・ラッチ回路５２のラッチ状態にお
いて、リングカウンタ５７１）の計数８の時に信号ＤＭ
Ｅが発生し、デマルチプレクサ５８でこのラッチされた
Ｄ／Ａ変換器５３出力の■１１を■０１として出力する
ようになる。

その後は、次のリングカウンタ５７ｐの′計数Ｑ。

で発生する信号ＣＫ１に対応してバイナリカウンタ５６
ｂが歩進され、マルチプレクサ４９がアドレス歩進さ
れて入力信号ＶＩ２を比較器５０に供給するようになり
、テ゛マルチプレクサ５８は出力ＶＯ２をアドレス指定
するようになって、次の信号ＤＭＥによってアナログ人
力■■２を出力ＶＯ２として取り出すようになる。

すなわち、第４図のようなパネル面操作設定部で設定さ
れ、第５図に示すようにマルチプレクサ４９に結合され
た信号ＯＭＳ’、ＯＦＴ’・・・・・・は、デマルチプ
レクサ５８からＯＭＳ、ＯＦＴ・・・・・・として出力
されるようにるものであり、このテ゛マルチプレクサ５
８からの出力信号は図示してないが一旦例えばサンプル
ホールド回路に記憶ホールドし、このサンプルホールド
された情報ＯＭＳ、ＯＦＴ・・・・・・が第１図に示し
た楽音形成部に供給され、パネル面操作部における設定
状態に対応した楽音態様、音色態様の演奏音が得られる
ようになるものである。

尚、上記デマルチプレクサ５８からの出力信号の記憶ホ
ールドは、情報ＶＯ１〜ＶＯ４７の一循の間で設定すれ
ばよいものであり、その一循の区切りを示す信号ＦＩあ
るいは各情報単位の信号ＤＭＥをサンプホールドの指令
信号として用いるようにすればよい。

上記のようなパネルモードの場合は、操作設定部の状態
に応じた演奏音が得られるものであるが、演奏中におい
ては鍵盤部の操作で手が使えないため自由に演奏音選定
の操作をすることができない。

このために、パネル面の操作設定状態は、適宜記憶保持
して、記憶装置部に多種類の演奏音態様を記憶させ、こ
れをプリセット選択で読み出し、演奏音に多様変換性を
もたせる必要があり、このためにはまずパネル操作部の
設定状態を記憶させる記憶モードを設定する必要がある
。

この記憶モードの場合には、第６図においてまず記憶番
地を指定するプリセットスイッチＰＳＳ１〜ＰＳＳ１゜
の１つを選択する操作を行なう。

例えば１番の記憶を指定する場合にはプリセットスイッ
チｐｓｓ、を操作する。

このスイッチＰＳＳ１が操作されると、フリップフロッ
プンコーダ５５ｅからプリセットＰＳＳ１に相当する６
ビツトのディジタル情報出力が得られ、同時にアンド回
路５５ｆからの信号ＡＰＳが１となる。

この状態で書き込みスイッチＷＲＩＴＥが投入されるも
ので、その投入信号ＷＲＴの立ち上りに対応して信号■
および■が第９図に示すように微分パネル状に立ち上る
。

そして、フリップフロップ回路５７ｄがセットされる
ため、信号◎が立ち上り、また信号りが反転して立ち下
る状態となる。

したがって、負方向の微分回路５７ｉにおいて、信号
■の立ち下りが検知され、信号ＷＲＴの立ち上りに同期
してアドレス発生器５６のバイナリカウンタ５６ｂが
クリアされる。

そして、さらち信号■，，Ｏ。◎がそれぞれ第９図のよ
うに変化し、信号Ａ／ＤＤが立ち下がってＡ／Ｄ変換す
るカウンタ・マルチ回路５２の出力を可とすると共に、
インバータ５７Ｗの出力により信号ＲＯＤが１となり、
記憶装置５４の出力か゛禁止される。

また、リングカウンタ５７ｐも信号０が立ち下るため、
初期状態にクリア設定される。

この状態でクロック発振器５７ｑからクロック信号Ｃ
Ｋｏが発せられているものであるが、上記したようにリ
ングカウンタ５７１）にクリア信号が供給されるもので
あるため、このクリア信号が供給されている間、リング
カウンタ５７１）の出力Ｑ。

を１とするのでこれに対応して信号Ａ／ＤＣＬが発せ
られ、カウンタ・ラッチ回路５２がクリアされ、リング
カウンタ５７ｐが２を計数する状態となってから、カ
ウンタ・ラッチ回路５２のクリア状態が解除される。

これと同時に信号■が発生し、信号ＣＫ１によってバイ
ナリカウンタ５６ｂが駆動され、ＡＤ。

〜ＡＤ１□の信号でマルチプレクサ４９、デマルチプレ
クサ５８、さらに記憶装置５４の記憶アドレス番地を指
定するようになる。

この場合、マルチプレクサ４９、デマルチプレクサ５８
においてはＡＤｏ−ＡＤ３、ＡＤｌｏ、ＡＤ１□によっ
てバイナリカウンタ５６ｂの計数値に対応する番地が
指定されるようになり、記憶装置５４の番地はエンコー
ダ５５ｅからのプリセット番地情報をｎとし、バイナ
リカウンタ５６ｂの計数値をｍとした場合、４８ｎ十
ｍ番地を指定するようになる。

具体的には、プリセットスイッチＰＳＳ１が選択操作さ
れた時には、第１表より明らかなようにエンコーダ５５
ｅ出力はＯとなるため、記憶装置５４の番地はバイナ
リカウンタ５５ｂの計数値に対応し、以降プリセット
スイッチが歩道シフトする毎に、４８を加算するような
番地となる。

すなわち、プリセットスイッチＰＳＳ１が押され、書き
込みスイッチＷＲＩＴＥが操作されると、マルチプレク
サ４９で゛はＶｌｌをまず選択出力するようになるもの
であり、記憶装置５４に対してはその先頭番地を指定す
るようになるもので、上記信号ｖ■１に相当するテ゛イ
ジタル信号が、前述したようにしてカウンタ・マルチ回
路５２から得られ、そのディジタル信号がテ゛−タバス
を介して記憶装置５４に導かれるようになる。

そして、リングカウンタ５７ｐの７，８計数に対応す
る信号ＲＣＥ（第９図参照）により記憶回路５４に駆
動指令が与えられ、その間０となる信号ＲＲＷによって
書き込み指令が与えられて、上記カウンタ・マルチ回路
５２からの信号Ｖ１１に対応するテ゛イジタル信号が記
憶装置５４に書き込み記録されるようになる。

ノング勿つンタ５７ｐの計数８に伴ない、デマルチプ
レクサ５８の出力を可とする信号ＤＭＥが発生する。

このため、この時記憶装置５４に書き込まれたカウンタ
・ラッチ回路５２からの情報に対応するＤ／Ａ変換器５
３の出力がデマルチプレクサ５８からアナログ信号■０
１として発生される。

そして、リングカウンタ５７１）の計数値がＱ。

にもどると、バイナリカウンタ５６ｂが歩進されマル
チプレクサ４９、デマルチプレクサ５８の番地を１つ進
め、人力信号ｖ■２に相当するディジタル信号を記憶装
置５４の２番地に書き込み、以後人力信号ｖＩ３〜ＶＩ
４□を記憶装置５４にアドレスシフトして書き込むよう
になる。

このようにして、プリセットＰＳＳ、に相当する複数の
アナログ情報が記憶装置５４に書き込まれ、バイナリカ
ウンタ５６ｂの計数値が４８になると、アンド回路５
６Ｃから信号ＦＩが発生され、フリップフロップ回路
５７Ｃをリセットし、信号ＲＲＷを１にして以降記憶
装置５４を読み出し状態とする。

以後は、プリセットスイッチＰＳＳ２〜ＰＳＳ１２の選
択と第４図に示した操作設定部からの信号により、各プ
リセット番地に対応して記憶装置５４に演奏音態様を定
める情報信号が、各書き込み指令操作によって書き込み
記録されるようになる。

このように記憶装置５４に対して、プリセットスイッチ
ＰＳＳ１〜ＰＳＳ１２にそれぞれ対応する演奏音態様を
決定する情報が書き込まれた状態で、この電子楽器の演
奏が行なわれるものであって、その演奏音の態様はプリ
セットスイッチの操作により選択されるもので、このプ
リセット演奏モードは次のようにして行なわれる。

すなわち、この演奏モードにあっては、パネルスイッチ
ＰＡＮＥＬおよび書き込みスイッチＷＲＩＴＥは操作さ
れず、プリセットスイッチＰＳＳ１〜ＰＳＳ１□の中の
１つのみが操作設定される。

したがって、操作制御指令部５５からは信号ＡＰＳのみ
が１で、信号ＰＡＬ、ＷＲＴは０であり、エンコーダ５
５ｅがらは操作選択されたプリセットスイッチ順位に
対応したコード信号出力が得られる。

そして、この状態では制御信号発生部５７の信号Ｃ９■
、■が０であり、信号■が１となり、バイナリカウンタ
５６ｂに対するクリア信号ＡＤＤＣＬはＯとなる。

また、信号■は１、＜Ｏ，Ｏが０、■が１となり、信号
Ａ／ＤＤが■となってＡ／Ｄ変換出力を得るカウンタ
・ラッチ回路５２が出力停止の状態となり、マルチプレ
クサ４９方向からの情報入力を断つ状態とされ、信号Ｒ
ＯＤがＱ、ＲＲＷが１となることによって、記憶装置５
４が読み出しモードとされ、出力可の状態に設定される
ものである。

そして、この状態では第１０図に示すようにクロック発
振器５７ｑからのクロック信号ＣＫｏで駆動されるリ
ングカウンタ５７ｐの計数によって信号Ａ／ＤＣＬが
発せられるが、この場合上記したようにカウンタ・ラッ
チ回路５２が出カイ亭止で゛あるので、この信号は作用
しない。

そして、この信号Ａ／ＤＣＬをインバータ５７ｒで反
転した信号■によって信号ＣＫ、が発生され、アドレス
発生器５６のバイナリカウンタ５６ｂが計数歩進され
、アドレス信号ＡＤｏ−ＡＤ１、を発生し、デマルチプ
レクサ５８および記憶装置５４のアドレス番地を指定す
るようになる。

そして、このアドレス番地シフトに対応して信号ＲＣＥ
が発生され、記憶装置５４が読み出し動作可能状態とさ
れると共に、信号ＤＭＥのタイミングでデマルチプレク
サ５８が動作され、アドレスシフトに対応して出力信号
Ｖ１１．ＶＩ２．・・・・・・を発生し前述したように
適宜サンプルホールドされて楽音形成部に供給されるよ
うになる。

すなわち、プリセット選択された演奏音態様を決定する
情報群が、記憶装置５４から読み出され、Ｄ／Ａ変換器
５３でアナログ信号に変換され、テ゛マルチプレクサ５
８部を介して楽音形成部に分配出力され、プリセット選
択された演奏音、すなわち楽音態様、音色態様が特定さ
れた演奏音が得られるように電子楽器を設定し、鍵操作
によって演奏音が発生されるようになるもので゛ある。

そして、バイナリカウンタ５６ｂの計数が一循する毎
に発生される信号ＦＩにより、アドレス発生器５６を初
期状態にもどし、プリセット選択状態に対応する信号の
発生を継続させるものである。

すなわち、上記のように構成される電子楽器にあっては
、楽器の態様を決定するためのアナログ的情報、さらに
音色等を選択指定するようなスイッチ情報信号等を、操
作設定部において全てアナログ状信号に変換して発生し
、これら情報信号群を総括してマルチプレクサ回路を介
してＡ／Ｄ変換し、記憶させるようにする。

そして、この記憶されたテ゛イジタル信号は、読み出し
に際して総括的にアナログ変換して電子楽器の楽音形成
部に供給し、楽音制御に必要なスイッチ信号等は、電圧
判別回路によって取り出すもので゛ある。

尚、第５図において示したように内部的な記憶装置５４
に対して、外部記憶装置５９を設けるようにしてもよい
ものであり、この外部記憶装置５９は適宜カセットテー
プ等によって簡単に構成できる。

そして、この外部記憶装置５９は適宜インタフェース回
路を介して記憶装置５４に並列的に設ければよいもので
、この外部記憶装置５９からの読み出し情報は直接テ゛
マルチプレクサ５８に導いてもよく、また記憶装置５４
と適宜情報の交換記憶をするようにすれば、より効果的
な演奏音設定操作が可能となり、電子楽器の演奏音設定
に多様性をもたせることができる。

以上のようにこの考案によれば、楽音形成制御に必要な
、多数、多種類の情報信号を、総括的に１つの系統によ
って記憶処理し、プリセット等によって必要情報群を読
み出し使用し得るものであり、多数の情報信号の記憶処
理、読み出し制御を効果的に簡易化して構成することの
できるものであり、ミュージックシンセサイザ等の電子
楽器に適用してその効果が著るしいものである。

【図面の簡単な説明】

第１図はこの考案の一実施例に係る電子楽器を説明する
図、第２図は上記実施例の低周波発振回路の例を示す図
、第３図は同じく電圧判別回路の例を示す図、第４図は
上記電子楽器の楽音形成のための各種条件信号等を設定
する操作制御指令部を説明する図、第５図は上記各種条
件信号等の記憶処理制御部を説明する構成図、第６図お
よび第７図は上記記憶処理制御部のアドレス制御部およ
び記憶処理部をそれぞれより具体化して示した図、第８
図乃至第１０図はそれぞれ上記記憶処理制御部における
パネルモード、記憶モード、プリセット演奏モードにお
ける作用を説明するための信号波形図である。１１・・・・・・鍵盤回路、１２・・・・・・電圧制御
型可変周波数発振器、１３・・・・・・波形整形回路、
１４，１６，１９，３４，４１。４６・・・・・・選択ゲート回路、１５・・・・・・電
圧制御型可変フィルタ、１７・・・・・・電圧制御型可
変利得増幅器、２１，３８゜４５・・・・・・制御信号
発生回路、２３．３３．３５．３７．４２．４４。４７・・・・・・電圧判別回路、４９・・・・・・マル
チプレクサ、５０・・・・・・比較器、５１・・・・・
・クロック発振器、５２・・・・・・カウンタ・ラッチ
回路（Ａ／Ｄ変換）、５３・・・・・・Ｄ／Ａ変換器、
５４・・・・・・記憶装置、５５・・・・・・操作制御
指令発生部、５６・・・・・・アドレス発生器、５７・
・・・・・制御信号発生部。

Claims

【実用新案登録請求の範囲】

鍵操作に対応した音源信号を発生しこの音源信号を音色
形成して楽音信号とする楽音形成回路と、この楽音形成
回路で形成される楽音信号の楽音態様をエンベロープ制
御する制御信号発生回路と、上記楽音形成回路で形成さ
れる楽音信号の音色を複数の態様に切換選定する楽音設
定手段と、上記制御信号発生回路に制御信号エンベロー
プを形ち作る複数の条件信号を設定する複数の可変操作
子と、上記楽音設定手段の音色の態様を選択する少なく
とも１組の切換選択スイッチとを備えた電子楽器におい
て、上記切換選択スイッチの切換設定状態を電圧信号で
発生する手段と、上記複数の可変操作子からの設定情報
および切換選択スイッチからの切換選択情報を順次読み
取りテ゛イジタル情報に変換する手段と、この変換され
たディジタル情報を番地指定して複数組記憶する記憶装
置と、この記憶装置から番地指定して読み出された上記
１組のディジタル情報をアナログ情報に変換する手段と
、このアナログ情報とされた可変操作子設定情報を前記
制御信号発生回路に分配供給する手段と、同じくアナロ
グ情報とされた切換選択情報の供給される電圧判別回路
と、この電圧判別回路部で前記複数の音色態様の切換選
択指令を発する手段とを具備した電子楽器の楽音制御装
置。