JPS5839336A - インラインシステムにおける子機のメモリクリア処理方式 - Google Patents
インラインシステムにおける子機のメモリクリア処理方式Info
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- JPS5839336A JPS5839336A JP56137928A JP13792881A JPS5839336A JP S5839336 A JPS5839336 A JP S5839336A JP 56137928 A JP56137928 A JP 56137928A JP 13792881 A JP13792881 A JP 13792881A JP S5839336 A JPS5839336 A JP S5839336A
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- Japan
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- 230000015654 memory Effects 0.000 title claims abstract description 49
- 238000003672 processing method Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 16
- 230000006870 function Effects 0.000 abstract description 7
- 238000001810 electrochemical catalytic reforming Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Cash Registers Or Receiving Machines (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は子機に記憶されている登録処理された売上げデ
ータ等の情報を親機に収集するように成したインライン
システムの改良に関し、特に電子式キャッシュレジスタ
Ｃ以下単にＥＣＲと称す）をイシライン接続したシステ
ムの改良に関するものである。
ータ等の情報を親機に収集するように成したインライン
システムの改良に関し、特に電子式キャッシュレジスタ
Ｃ以下単にＥＣＲと称す）をイシライン接続したシステ
ムの改良に関するものである。
従来のＥＣＲでは、各取引登録等で発生したデータを記
憶したメモリの記憶情報は、そのＥＣＲの精算動作が行
なわれることにより、クリアされる構成になっている。
憶したメモリの記憶情報は、そのＥＣＲの精算動作が行
なわれることにより、クリアされる構成になっている。
。
一方最近、ある程度規模の大きな店舗において、複数の
ＥＣＲを互に電気的（て連結し、その中の一つのＥＣＲ
あるいは別に設けた中央処理機（親機）が各ＥＣＲ（子
機）とデータ授受を行ない得るようにシステムを構・成
し、子機に登録記憶されている情報を親機にお−で収集
し、店舗全体の販売状況を迅速に把握し得るようにした
インラインシステムが開発され、突出化されている。
ＥＣＲを互に電気的（て連結し、その中の一つのＥＣＲ
あるいは別に設けた中央処理機（親機）が各ＥＣＲ（子
機）とデータ授受を行ない得るようにシステムを構・成
し、子機に登録記憶されている情報を親機にお−で収集
し、店舗全体の販売状況を迅速に把握し得るようにした
インラインシステムが開発され、突出化されている。
このようなインラインシステムにおいて、親機によって
各ＥＣＲ子機の登録データを収集する前に各々のＥＣＲ
子機単独で精算動作が行なわれて、各々のＥＣＲ子機の
記憶データが精算動作のためクリアされてしまえば、以
後のシステムとしてのデータ収集が出来なくなる問題が
あった。
各ＥＣＲ子機の登録データを収集する前に各々のＥＣＲ
子機単独で精算動作が行なわれて、各々のＥＣＲ子機の
記憶データが精算動作のためクリアされてしまえば、以
後のシステムとしてのデータ収集が出来なくなる問題が
あった。
本発明は上記の点に鑑みて成されたものであり、親機か
らの精算指令あるいは子機自身での精算操作を行なって
も子機はメモリクリアされずマシンロック状態となシ、
子機のメモリクリア及びマシンロック状態の解除を親機
からのメモリクリア指令により行なうことが可能なイン
ラインシステムにおける子機のメモリクリア処理方式を
提供することを目的とし、この目的を達成するため、本
発明は子機に記憶されている登録処理された売上データ
等の情報を親機に収集するように成したインラインシス
テムにおいて、親機側にメモリクリア指令手段を設け、
親機からの精算指令あるいは子機自身の精算操作による
精算動作を行なった子機のメモリクリアを親機に設けら
れたメモリクリア指令手段により実行するように成され
ている以下、図面を参照して本発明の実施例を詳細に説
明する。
らの精算指令あるいは子機自身での精算操作を行なって
も子機はメモリクリアされずマシンロック状態となシ、
子機のメモリクリア及びマシンロック状態の解除を親機
からのメモリクリア指令により行なうことが可能なイン
ラインシステムにおける子機のメモリクリア処理方式を
提供することを目的とし、この目的を達成するため、本
発明は子機に記憶されている登録処理された売上データ
等の情報を親機に収集するように成したインラインシス
テムにおいて、親機側にメモリクリア指令手段を設け、
親機からの精算指令あるいは子機自身の精算操作による
精算動作を行なった子機のメモリクリアを親機に設けら
れたメモリクリア指令手段により実行するように成され
ている以下、図面を参照して本発明の実施例を詳細に説
明する。
第１図は本発明を適用したインラインシステムの構成を
示すブロック図である。
示すブロック図である。
・・・は伝送ラインＬを介してインライン接続されてい
る。
る。
親機ＭＫ″おいて、ｌは単価、数量等を入力する数値情
報入力手段、２は該数値情報入力手段１のキーエンコー
ダ、３は部門キー、小計キー等のファンクション情報入
力手段であり、精算指令キーＡ、集計指令キーＢ、メモ
リクリア指令キーＣを含んでいる。４は上記ファンクシ
ョン情報入力手段３に接続されたキー＃５ＩＪ別手段、
５は中央演算処理装置（ＣＰＵ）、６は該ＣＰＵ５の伝
送用プログラムを含む制御動作プログラムを記憶してい
るメモリであり、このメモリ６はリードオンリメモリ（
ＲＯＭ）により構成されている。また７は登録データ、
子機からの収集データ等を記憶するデータ記憶メモリで
あり、このメモリ７はランダムアクセスメモリ（ＲＡＭ
）によ多構成されており、アドレスカウンタ８によって
アドレス指定され、入出力制御手段９を介してＣＰＵ５
との間で情報の送受が行なわれる。またＩＯは表示手段
、１１は印字手段である。
報入力手段、２は該数値情報入力手段１のキーエンコー
ダ、３は部門キー、小計キー等のファンクション情報入
力手段であり、精算指令キーＡ、集計指令キーＢ、メモ
リクリア指令キーＣを含んでいる。４は上記ファンクシ
ョン情報入力手段３に接続されたキー＃５ＩＪ別手段、
５は中央演算処理装置（ＣＰＵ）、６は該ＣＰＵ５の伝
送用プログラムを含む制御動作プログラムを記憶してい
るメモリであり、このメモリ６はリードオンリメモリ（
ＲＯＭ）により構成されている。また７は登録データ、
子機からの収集データ等を記憶するデータ記憶メモリで
あり、このメモリ７はランダムアクセスメモリ（ＲＡＭ
）によ多構成されており、アドレスカウンタ８によって
アドレス指定され、入出力制御手段９を介してＣＰＵ５
との間で情報の送受が行なわれる。またＩＯは表示手段
、１１は印字手段である。
１２は親機Ｍの動作モードを登録モード、設定モード、
点検モード、精算モード等に設定するモードスイッチで
あり、子機Ｓｌ、Ｓ２・・・の記憶データを収集するた
めの伝送モードスイッチを有しており、該伝送モードス
イッチの信号はＣＰＵ５に入力される。１３はＩＲＣ（
インターレジスタコントロール）制御手段、１４は伝送
モード状態を表示するランプであり、該ランプ１４はＩ
ＲＣ制御手段１３からの出力信号により動作する駆動手
段１５により駆動されるように構成されている。
点検モード、精算モード等に設定するモードスイッチで
あり、子機Ｓｌ、Ｓ２・・・の記憶データを収集するた
めの伝送モードスイッチを有しており、該伝送モードス
イッチの信号はＣＰＵ５に入力される。１３はＩＲＣ（
インターレジスタコントロール）制御手段、１４は伝送
モード状態を表示するランプであり、該ランプ１４はＩ
ＲＣ制御手段１３からの出力信号により動作する駆動手
段１５により駆動されるように構成されている。
子ｉＳＩにおいて、２１は単価、数量等を入力する数値
情報入力手段、２２は該数値情報入力手段２１ツキ−ｆ
ｆ−ンコーダ、２３は部門キー、小計キー等のファンク
ション情報入力手段、２４け該ファンクション情報入力
手段２３に接続されたキー判別手段、２５は中央演算処
理装置（ＣＰＵ）、２６は該ＣＰＵ２５の制御動作プロ
グラムを記憶しているメモリであり、このメモリ２６は
リードオンリメモリ（ＲＯＭ）によ多構成されている。
情報入力手段、２２は該数値情報入力手段２１ツキ−ｆ
ｆ−ンコーダ、２３は部門キー、小計キー等のファンク
ション情報入力手段、２４け該ファンクション情報入力
手段２３に接続されたキー判別手段、２５は中央演算処
理装置（ＣＰＵ）、２６は該ＣＰＵ２５の制御動作プロ
グラムを記憶しているメモリであり、このメモリ２６は
リードオンリメモリ（ＲＯＭ）によ多構成されている。
ま々２７は登録データ等を記憶するデータ記憶メモリで
あり、このメモリ２７はランダムアクセスメモリ（ＲＡ
Ｍ）により構成されており、アドレスカウンタ２８によ
ってアドレス指定され、入出力制御手段２９を介してＣ
ＰＵ２５との間で情報の送受が行なわれる。また３０は
表示手段、３１は印字手段である。
あり、このメモリ２７はランダムアクセスメモリ（ＲＡ
Ｍ）により構成されており、アドレスカウンタ２８によ
ってアドレス指定され、入出力制御手段２９を介してＣ
ＰＵ２５との間で情報の送受が行なわれる。また３０は
表示手段、３１は印字手段である。
３２は子機５１の動作モードを登録モード、設定モード
、点検モード、精算モード等に設定するモードスイッチ
、３３はＩＲＣ制御手段であり、該ＩＲＣ制御手段３３
はラインＬを介して親機ＭのＩＲＣ制御手段１３に接続
されて込る。また３４は伝送モ、−ド状態を表示するラ
ンプであシ、該ランプ３４ばＩＲＣ制御手段３３からの
出力信号（てより動作する駆動手段３５により駆動され
るように構成されている。
、点検モード、精算モード等に設定するモードスイッチ
、３３はＩＲＣ制御手段であり、該ＩＲＣ制御手段３３
はラインＬを介して親機ＭのＩＲＣ制御手段１３に接続
されて込る。また３４は伝送モ、−ド状態を表示するラ
ンプであシ、該ランプ３４ばＩＲＣ制御手段３３からの
出力信号（てより動作する駆動手段３５により駆動され
るように構成されている。
また子機Ｓ２．・・・についても子機Ｓ１と同様に構成
されている。
されている。
次に上記した構成の動作を第２図に示す動作フロー図を
参照して説明する。
参照して説明する。
今ｑｄｐ機Ｍ側よシ子機Ｓ側の精算を行う場合、オペレ
ータはまずモードスイッチ１２の伝送モードスイッチを
押圧しＣＰＵ５に親機Ｍを伝送モードに設定したことを
知らせる。この指示を受けたＣＰＵ５は以後に入力され
て来る各種指示入力等をＲＯＭ６内に記憶された伝送プ
ログラムに従い処理する。
ータはまずモードスイッチ１２の伝送モードスイッチを
押圧しＣＰＵ５に親機Ｍを伝送モードに設定したことを
知らせる。この指示を受けたＣＰＵ５は以後に入力され
て来る各種指示入力等をＲＯＭ６内に記憶された伝送プ
ログラムに従い処理する。
次にオペレータは数値情報入力手段ｌよりキーエンコー
ダ２を介して伝送相手の子機番号（例えば子機Ｓｌに対
する番号）をＣＰＯ５に入力する（第２図段階■）。続
いて、オペレータはファンクションキ一群３の精算動作
を指定するための特定キーＡを押圧し、キー判別手段４
を介−て先に指定した子機Ｓ１の精算指示をＣＰＵ５に
与える（段階■）。この指示を受けたＣＰＵ５はＲＯＭ
６に記憶されている伝送プログラムの制御の下にＩＲＣ
制御手段１３を介して子機側に精算指令を与える。
ダ２を介して伝送相手の子機番号（例えば子機Ｓｌに対
する番号）をＣＰＯ５に入力する（第２図段階■）。続
いて、オペレータはファンクションキ一群３の精算動作
を指定するための特定キーＡを押圧し、キー判別手段４
を介−て先に指定した子機Ｓ１の精算指示をＣＰＵ５に
与える（段階■）。この指示を受けたＣＰＵ５はＲＯＭ
６に記憶されている伝送プログラムの制御の下にＩＲＣ
制御手段１３を介して子機側に精算指令を与える。
この精算指令をＩＲＣ制御手段３３を介して受信した子
機Ｓｌ（段階■）はＣＰＵ２５の制御の甑にメモリ２７
の記憶内容を入出力制御手段２９を介して読み出し、Ｉ
ＲＣ制御手段３３の制御の下にその精算データを親機Ｍ
に転送しく段階■天子機Ｓ１自身はマシンロック状態に
なる。
機Ｓｌ（段階■）はＣＰＵ２５の制御の甑にメモリ２７
の記憶内容を入出力制御手段２９を介して読み出し、Ｉ
ＲＣ制御手段３３の制御の下にその精算データを親機Ｍ
に転送しく段階■天子機Ｓ１自身はマシンロック状態に
なる。
親機においては、この転送されて来たデータを受信しく
段階■）、メモリ７の所定のエリアに記・臆すると共に
その内容を印字部１１によシ印字する（段階■）。
段階■）、メモリ７の所定のエリアに記・臆すると共に
その内容を印字部１１によシ印字する（段階■）。
また子機５２に対する精算指令についても同様に行なわ
れる。
れる。
なお、このような精算指令を行なえば、従来はメモリ３
７の記憶データがクリアされる構成になっていたが、本
発明においてはクリアされず、マシンロック状態を維持
する。このため本発明においては精算動作終了後であっ
てもデータ集計を行うことが出来る。
７の記憶データがクリアされる構成になっていたが、本
発明においてはクリアされず、マシンロック状態を維持
する。このため本発明においては精算動作終了後であっ
てもデータ集計を行うことが出来る。
即ち、親機Ｍにおいで各子機Ｓｌ、Ｓ２・・・の精算動
作を行なわせた後、集計すべき子機番号を指定しｃ段階
の）、集計指令キーＢを押圧すると、まず最初に子機ｓ
ｉに対する集計指示がラインＬを介して子機に転送され
る（段階■）。この集計指示を受けた子機Ｓｔは（段階
■）、マシンロック状態のままメモリ２７に記憶されて
ｂる集計データを読み出して親機Ｍに転送する（段階［
相］）。
作を行なわせた後、集計すべき子機番号を指定しｃ段階
の）、集計指令キーＢを押圧すると、まず最初に子機ｓ
ｉに対する集計指示がラインＬを介して子機に転送され
る（段階■）。この集計指示を受けた子機Ｓｔは（段階
■）、マシンロック状態のままメモリ２７に記憶されて
ｂる集計データを読み出して親機Ｍに転送する（段階［
相］）。
親機Ｍはこの集計データを受信しく段階■）、加算集計
すると共に（段階＠）、次の子機Ｓ２に対する集計指示
を転送し、以下同様の動作が繰返され、親機Ｍにお込て
各子機の記憶データの集計が行なわれ、その加算集計結
果が印字部１１によシ印字される（段階◎）。
すると共に（段階＠）、次の子機Ｓ２に対する集計指示
を転送し、以下同様の動作が繰返され、親機Ｍにお込て
各子機の記憶データの集計が行なわれ、その加算集計結
果が印字部１１によシ印字される（段階◎）。
以上の様にして集計動作等が完了し、各子機Ｓｌ、Ｓ２
・・・の記憶データをクリアしても良い時点になればオ
ペレータは上記と同様に子機番号（例えば子機Ｓｌに対
する）を指定しく段階０）、ファンクションキ一群３の
メモリクリア指６キーＣを押圧し、ＣＰＵ５にクリア指
示を与える（段階［相］）。この指示を受けたＣＰＵ５
はＩＲＣＩＩＪａ１手段Ｉ８を介して子機Ｓ１に対して
クリアコマンドを転送する。子機Ｓｌはこのクリアコマ
ンドを受信しく段階［相］）、ＣＰＵ２５によシメモリ
２７の記−憶内容をクリアすると共にＣ段階◎）、マシ
ンロック状態を解除し、更にそのメモリクリア終了デー
タを親機Ｍに転送する（段階［相］）。親機Ｍは、この
メモリクリア終了データを受信しく段階［相］〕印字部
夏ＩＫよシそのメッセイジを印字する。
・・・の記憶データをクリアしても良い時点になればオ
ペレータは上記と同様に子機番号（例えば子機Ｓｌに対
する）を指定しく段階０）、ファンクションキ一群３の
メモリクリア指６キーＣを押圧し、ＣＰＵ５にクリア指
示を与える（段階［相］）。この指示を受けたＣＰＵ５
はＩＲＣＩＩＪａ１手段Ｉ８を介して子機Ｓ１に対して
クリアコマンドを転送する。子機Ｓｌはこのクリアコマ
ンドを受信しく段階［相］）、ＣＰＵ２５によシメモリ
２７の記−憶内容をクリアすると共にＣ段階◎）、マシ
ンロック状態を解除し、更にそのメモリクリア終了デー
タを親機Ｍに転送する（段階［相］）。親機Ｍは、この
メモリクリア終了データを受信しく段階［相］〕印字部
夏ＩＫよシそのメッセイジを印字する。
また子機Ｓ２に対するメモリクリア指令についても同様
に行なわれる。
に行なわれる。
第３図は本発明におけるメモリクリア処理方式のコント
ロール７０−をより詳細に示したものでアシ、段階＠に
よシ親機Ｍにおいてデータブロック番号等の初期設定が
行なわれ、次の段階［相］におりて指定されたデータ伝
送が行なわれ、段階０にお−て指定された子機がマシン
ロック状態になり、段階■において子機は親機からのア
クセス（指令）があれば、その内容を判断し、メモリク
リア指令以外であれば（段階［相］）指定のデータ伝送
を行ない（段階［相］）、次のアクセスを待ち、またメ
モリクリア指令であれば段階ＯＶＣ進み、メモリクリア
を実行すると共にマシンロック状態を解除し、一連の伝
送処理の終結となる。
ロール７０−をより詳細に示したものでアシ、段階＠に
よシ親機Ｍにおいてデータブロック番号等の初期設定が
行なわれ、次の段階［相］におりて指定されたデータ伝
送が行なわれ、段階０にお−て指定された子機がマシン
ロック状態になり、段階■において子機は親機からのア
クセス（指令）があれば、その内容を判断し、メモリク
リア指令以外であれば（段階［相］）指定のデータ伝送
を行ない（段階［相］）、次のアクセスを待ち、またメ
モリクリア指令であれば段階ＯＶＣ進み、メモリクリア
を実行すると共にマシンロック状態を解除し、一連の伝
送処理の終結となる。
なお、子機単独の精算処理動゛作においても核子機のメ
モリ２７の記憶内容はクリアされずマシンロック状態に
なり、このマシンロック状態は親機Ｍからのメモリクリ
ア指令によシ解除されると共にメモリ２７の記憶内容が
クリアされる。
モリ２７の記憶内容はクリアされずマシンロック状態に
なり、このマシンロック状態は親機Ｍからのメモリクリ
ア指令によシ解除されると共にメモリ２７の記憶内容が
クリアされる。
以上述べたように本発明のインラインシステムによれば
、親機からの精算指令あるじは子機自身の精算操作によ
る精算操作を行なった子機はマシンロック状態になり、
またこの精算操作により子機のメモリのクリアが実行さ
れないため、インライン接続された子機の記憶データの
保護を信頼性の高いものにすることが出来る。
、親機からの精算指令あるじは子機自身の精算操作によ
る精算操作を行なった子機はマシンロック状態になり、
またこの精算操作により子機のメモリのクリアが実行さ
れないため、インライン接続された子機の記憶データの
保護を信頼性の高いものにすることが出来る。
更に精算した後であっても各子機のデータを親機により
集計することが出来ると共に、インラインシステムにお
いて親機による子機データの集中管理を行なうことが出
来る。
集計することが出来ると共に、インラインシステムにお
いて親機による子機データの集中管理を行なうことが出
来る。
第１図は本発明の実施されるインラインシステムの構成
を示すブロック図、第２図はその動作説明に供する動作
フロー図、第３図は本発明のコントロールフロー図であ
る。 Ｍ・・・親機、 Ｓｌ、３２ 子機、 Ｌ・・・
伝送ライン、 ２７・・・メモリ、 Ａ・精算指令キ
ー、Ｃ・・・メモリクリア指令キー。 代理人 弁理士 福 士 愛 彦
を示すブロック図、第２図はその動作説明に供する動作
フロー図、第３図は本発明のコントロールフロー図であ
る。 Ｍ・・・親機、 Ｓｌ、３２ 子機、 Ｌ・・・
伝送ライン、 ２７・・・メモリ、 Ａ・精算指令キ
ー、Ｃ・・・メモリクリア指令キー。 代理人 弁理士 福 士 愛 彦
Claims (1)
- １、子機に記憶されている登録処理された売上データ等
の情報を親機に収集するように成したインラインシステ
ムにおいて、上記親機側にメモリクリア指令手段を設け
、親機からの精算指令あるｂＦｉ子機自身の精算操作に
よる精算動作を行なった子機のメモリのクリアを上記親
機に設けられたメモリクリア指令手段により実行するよ
うに成したことを特徴とするインラインシステムにおけ
る子機のメモリクリア処理方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137928A JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137928A JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839336A true JPS5839336A (ja) | 1983-03-08 |
| JPS6138513B2 JPS6138513B2 (ja) | 1986-08-29 |
Family
ID=15209956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137928A Granted JPS5839336A (ja) | 1981-08-31 | 1981-08-31 | インラインシステムにおける子機のメモリクリア処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839336A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734082U (ja) * | 1980-08-07 | 1982-02-23 | ||
| JPS57172465A (en) * | 1981-04-15 | 1982-10-23 | Tokyo Electric Co Ltd | On-line cash register |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4053343A (en) * | 1973-05-10 | 1977-10-11 | Ciba-Geigy Corporation | Methods of making fiber reinforced plastic pipe |
-
1981
- 1981-08-31 JP JP56137928A patent/JPS5839336A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734082U (ja) * | 1980-08-07 | 1982-02-23 | ||
| JPS57172465A (en) * | 1981-04-15 | 1982-10-23 | Tokyo Electric Co Ltd | On-line cash register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138513B2 (ja) | 1986-08-29 |
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