JPS5837747A - 命令読出専用バツフア記憶装置 - Google Patents
命令読出専用バツフア記憶装置Info
- Publication number
- JPS5837747A JPS5837747A JP56134959A JP13495981A JPS5837747A JP S5837747 A JPS5837747 A JP S5837747A JP 56134959 A JP56134959 A JP 56134959A JP 13495981 A JP13495981 A JP 13495981A JP S5837747 A JPS5837747 A JP S5837747A
- Authority
- JP
- Japan
- Prior art keywords
- data
- buffer
- memory
- storage device
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 92
- 238000012545 processing Methods 0.000 claims abstract description 18
- 238000012546 transfer Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 241000287107 Passer Species 0.000 description 1
- 241001195377 Prorates Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本−明線、データ処理装置におけるバッファ記憶装置に
関する。41に、バッファ記憶装置が命令読出専用とオ
ペランド―出専用との2つの部分に分割されているもO
Kついて、その命令読出専用バッファ記憶俟置O制御方
弐E1mするものである。
関する。41に、バッファ記憶装置が命令読出専用とオ
ペランド―出専用との2つの部分に分割されているもO
Kついて、その命令読出専用バッファ記憶俟置O制御方
弐E1mするものである。
論堰装置の主記憶アクセスに設けられるバッファ記憶俟
置紘、論壇装置からの命令読出と、各命令で指定された
オペランド読出しとの2つの目的のためKff用される
。単一のバッファ記憶装置では1マシンサイクル当り1
つの動作を実行するため、前記2種類の読出KFi2マ
シンサイクルを要し、パイプライン化された論理装置の
命令実行速度社最高速で42マシンサイクルを必要とす
る。
置紘、論壇装置からの命令読出と、各命令で指定された
オペランド読出しとの2つの目的のためKff用される
。単一のバッファ記憶装置では1マシンサイクル当り1
つの動作を実行するため、前記2種類の読出KFi2マ
シンサイクルを要し、パイプライン化された論理装置の
命令実行速度社最高速で42マシンサイクルを必要とす
る。
この命令実行速度をさらに高速度とし最高速で1マシン
サイクルとするためKは、バッファ記憶後蓋を命令映出
専用とオペランド読出専用との2つの部分に分割し、後
に実行予定の命令の先堆りのための読出と、これから実
行しようとする命令でのオペランドの読出とを、独立か
つ同時に可能とする方法が知られている。従来、この種
の2分割されたバッファ記憶装置は前記単一のバッファ
記憶装置に比べ、2分割されたそれぞれの部分において
記憶容量は半分程度にできるが、メモリの周辺回路であ
るアドレス中データ用のレジスタ。
サイクルとするためKは、バッファ記憶後蓋を命令映出
専用とオペランド読出専用との2つの部分に分割し、後
に実行予定の命令の先堆りのための読出と、これから実
行しようとする命令でのオペランドの読出とを、独立か
つ同時に可能とする方法が知られている。従来、この種
の2分割されたバッファ記憶装置は前記単一のバッファ
記憶装置に比べ、2分割されたそれぞれの部分において
記憶容量は半分程度にできるが、メモリの周辺回路であ
るアドレス中データ用のレジスタ。
アドレスの比較回路、データの選択回路および制御a路
などは2つの部分のそれぞれに対して必要であ)、金物
量が大きく増加する欠点がある。
などは2つの部分のそれぞれに対して必要であ)、金物
量が大きく増加する欠点がある。
また、バッファ記憶装置に所望Oデータが存在しない場
合の制御方式として、主記憶装置へのアク4xによ)主
記憶装置から送られてくるブロック単位のデータを一時
的に記憶するデータバッファを設叶、バッファ記憶装置
のビジー状態の時間を少なくする方法が知られている。
合の制御方式として、主記憶装置へのアク4xによ)主
記憶装置から送られてくるブロック単位のデータを一時
的に記憶するデータバッファを設叶、バッファ記憶装置
のビジー状態の時間を少なくする方法が知られている。
この方式によれば、主記憶装置から転送されてきたブロ
ックデータを−Hデータバッ7アに格納し、バッファ記
憶装置O空き時間にデータバッファの内容をバラ
゛ファ記憶装置のデータメモリに移すことにより、ブロ
ック転送中であっても論理装置からバッファ記憶装置へ
のアクセスを可能にすることができる。
ックデータを−Hデータバッ7アに格納し、バッファ記
憶装置O空き時間にデータバッファの内容をバラ
゛ファ記憶装置のデータメモリに移すことにより、ブロ
ック転送中であっても論理装置からバッファ記憶装置へ
のアクセスを可能にすることができる。
しかし、こO方式によっても金物量が増加する欠点を有
する。
する。
本発明紘この点を改棗するもので、金物量の増大を最小
限にすることができ、さらに従来はデータバッファと命
令バッファと02段を要した主記憶アクセスの時間を1
段分とすることができ、高速1に#&場を可能とする装
置を提供することを目的とする。
限にすることができ、さらに従来はデータバッファと命
令バッファと02段を要した主記憶アクセスの時間を1
段分とすることができ、高速1に#&場を可能とする装
置を提供することを目的とする。
本発明紘、命令読め専用バッファ記憶装置におけるデー
タバッファと、論理装置内0命令処理部に設けられ先取
りされた命令群を一時的に記憶する命令バッファとがそ
れぞれの記憶内容に共通点が多いことに着目したもので
ある。
タバッファと、論理装置内0命令処理部に設けられ先取
りされた命令群を一時的に記憶する命令バッファとがそ
れぞれの記憶内容に共通点が多いことに着目したもので
ある。
本発明は、前記命令読出専用バッファ記憶装置内のデー
タバッファの内容として、前記した主記憶装置からの転
送ブロックとともに、さらにこの命令読出専用バッファ
記憶装置に含まれ主記憶装置の記憶内容の一部をブロッ
ク単位で記憶するデータメモリからの読出データをも追
加して、前記データバッファと前記命令バッファとを共
通化して1g!Aのバッファとすることを特徴とする。
タバッファの内容として、前記した主記憶装置からの転
送ブロックとともに、さらにこの命令読出専用バッファ
記憶装置に含まれ主記憶装置の記憶内容の一部をブロッ
ク単位で記憶するデータメモリからの読出データをも追
加して、前記データバッファと前記命令バッファとを共
通化して1g!Aのバッファとすることを特徴とする。
本発明は、命令読出専用バッファ記憶装置に主記憶装置
の記憶内容の一部をブロック単位で記憶するデータメモ
リと、主記憶装置からの転送ブロックおよび前記データ
メモリからの読出しデータを一時的に記憶するデータバ
ッファとを含み、命令処理部からの主記憶アクセス時に
、前記データメモリに所望データが存在すればこのデー
タメモリからの読出データを前記データバッファに書込
み、主記憶装置からのブロック転送発生時には転送され
てきたブロックデータを一旦前記データバツファに格納
し空き時間に前記データバッファ内の有効データブロッ
クを前記データメモリへ移し、さらに前記データバッフ
ァはその内容を命令処理部へ送出するため命令処理部か
ら直接アクセスできるように構成したことを特徴とする
。
の記憶内容の一部をブロック単位で記憶するデータメモ
リと、主記憶装置からの転送ブロックおよび前記データ
メモリからの読出しデータを一時的に記憶するデータバ
ッファとを含み、命令処理部からの主記憶アクセス時に
、前記データメモリに所望データが存在すればこのデー
タメモリからの読出データを前記データバッファに書込
み、主記憶装置からのブロック転送発生時には転送され
てきたブロックデータを一旦前記データバツファに格納
し空き時間に前記データバッファ内の有効データブロッ
クを前記データメモリへ移し、さらに前記データバッフ
ァはその内容を命令処理部へ送出するため命令処理部か
ら直接アクセスできるように構成したことを特徴とする
。
命令読出専用バッファ記憶装置は、命令処理部とは論理
的に密接に関連し、物理的な両者の位置もごく近くKで
きる。また前記データバッファの内容であるブロックデ
ータはこれから実行しようとする命令のシーケンスであ
シ、これにデータメモリからの続出データを内容として
追加すれば、先取り用の命令パツ、ファとすることがで
きる。
的に密接に関連し、物理的な両者の位置もごく近くKで
きる。また前記データバッファの内容であるブロックデ
ータはこれから実行しようとする命令のシーケンスであ
シ、これにデータメモリからの続出データを内容として
追加すれば、先取り用の命令パツ、ファとすることがで
きる。
本発明の一実施例を図面に基づいて説明する。
第1図は、本発明一実施例の要部ブロック構成図である
。第1図は、大きく公社て命令処理部1、主記憶装置2
および命令読出専用バッファ記憶装置3から構成されて
いる。主記憶装置2にはオペランド専用バッファ記憶・
装置も接続されているが、この図面では省略されている
。本実施例におけるバッファ記憶方式は、セット数64
、コンノクートメント数2、ブロック長32バイトのセ
ットアソシアティブ方式を採用し、主記憶装置2から命
令続出専用バッファ記憶装置3へのブロック転送祉、1
回のアクセスにつき8バイトずつ4回の時分割転送とし
ているが、これに限るものでなく他の方式を採用しても
よい。
。第1図は、大きく公社て命令処理部1、主記憶装置2
および命令読出専用バッファ記憶装置3から構成されて
いる。主記憶装置2にはオペランド専用バッファ記憶・
装置も接続されているが、この図面では省略されている
。本実施例におけるバッファ記憶方式は、セット数64
、コンノクートメント数2、ブロック長32バイトのセ
ットアソシアティブ方式を採用し、主記憶装置2から命
令続出専用バッファ記憶装置3へのブロック転送祉、1
回のアクセスにつき8バイトずつ4回の時分割転送とし
ているが、これに限るものでなく他の方式を採用しても
よい。
命令読出専用バッファ記憶装置3嬬、アドレスレジスタ
10、主記憶装置2の記憶内容の一部を32バイト長の
ブロック単位で記憶し% 1アクセス当りの読出および
書込データ幅が各コン7(−トメント8バイトでおるデ
ータメモリ11を備える。また、主記憶装置2からの転
送ブロック(以後、ブロックムと呼ぶ)およびデータメ
モIJ 11からの続出データ(以後ブロックBと呼ぶ
)を一時的に格納し、8ワード×8バイトの構成をもち
広く知られているレジスタファイルを使うことにより、
読出と書込が同時に可能なデータバッファUおよびデー
タメモリ11内の各ブロックに対応して、各ブロックの
主記憶装置2での記憶位置を示すアドレスのビット(6
)〜(20)を記憶するアドレスメ・モリ13と、各ブ
ロックの内容が主記憶装置2の記憶内容と同一であるか
否かを示す有効性ビットおよび各ブロックの内容がデー
タメモリ11あるいはデータバッファ[のいずれに存在
するかを示す格納位置表示ビットを記憶する管理メモリ
14とを含む管理テーブルメモリ16を備える。さらに
、アドレスメモリ13の2コンパ一トメント分の出力そ
れぞれとアドレスレジスタ100ビツト(8)〜(20
)とを比較する比較回路諺を債える。またデータメモリ
11の2コンパ一トメント分の出力のうち比較回路16
で一致が検出された方を選択する選択回路17を備える
。さらに1選択回路17あるいは主記憶装置2のいずれ
かの出力を選択する選択回路彷を備える。また、データ
バッファn内のデータのうち前記ブロックムに対応する
データメモ911での記憶位置を示すアドレス6ビツト
を格納するバッファアドレスレジスタ東を備える。さら
に2ビツトの入力アドレス情報を「4」を法とする「+
1」の加算(すなわち加算結果が「4」となる場合にこ
れを「0」とする加算)を行い、2ピツ)0加算結果を
出力する加算回路加を備える。さらに選択回路nおよび
乙を備える。さらにアドレスレジスタlOのビット(2
7) 、 (2a)(図中のBム)および命令処理部l
からの3ビツトのアドレス(Pム)を入力とし、データ
バッファ12に対する書込アドレス(Wム)および続出
アドレス(Rム)を生成・出力するアドレス生成回路n
を備える。また、命令処理部lおよび主記憶装置2との
アクセス制御のための通信および命令続出専用バッファ
記憶装置3内の各−路に対する制御を行なう制御回路U
を備える。これらが図のように配置され結線されている
。
10、主記憶装置2の記憶内容の一部を32バイト長の
ブロック単位で記憶し% 1アクセス当りの読出および
書込データ幅が各コン7(−トメント8バイトでおるデ
ータメモリ11を備える。また、主記憶装置2からの転
送ブロック(以後、ブロックムと呼ぶ)およびデータメ
モIJ 11からの続出データ(以後ブロックBと呼ぶ
)を一時的に格納し、8ワード×8バイトの構成をもち
広く知られているレジスタファイルを使うことにより、
読出と書込が同時に可能なデータバッファUおよびデー
タメモリ11内の各ブロックに対応して、各ブロックの
主記憶装置2での記憶位置を示すアドレスのビット(6
)〜(20)を記憶するアドレスメ・モリ13と、各ブ
ロックの内容が主記憶装置2の記憶内容と同一であるか
否かを示す有効性ビットおよび各ブロックの内容がデー
タメモリ11あるいはデータバッファ[のいずれに存在
するかを示す格納位置表示ビットを記憶する管理メモリ
14とを含む管理テーブルメモリ16を備える。さらに
、アドレスメモリ13の2コンパ一トメント分の出力そ
れぞれとアドレスレジスタ100ビツト(8)〜(20
)とを比較する比較回路諺を債える。またデータメモリ
11の2コンパ一トメント分の出力のうち比較回路16
で一致が検出された方を選択する選択回路17を備える
。さらに1選択回路17あるいは主記憶装置2のいずれ
かの出力を選択する選択回路彷を備える。また、データ
バッファn内のデータのうち前記ブロックムに対応する
データメモ911での記憶位置を示すアドレス6ビツト
を格納するバッファアドレスレジスタ東を備える。さら
に2ビツトの入力アドレス情報を「4」を法とする「+
1」の加算(すなわち加算結果が「4」となる場合にこ
れを「0」とする加算)を行い、2ピツ)0加算結果を
出力する加算回路加を備える。さらに選択回路nおよび
乙を備える。さらにアドレスレジスタlOのビット(2
7) 、 (2a)(図中のBム)および命令処理部l
からの3ビツトのアドレス(Pム)を入力とし、データ
バッファ12に対する書込アドレス(Wム)および続出
アドレス(Rム)を生成・出力するアドレス生成回路n
を備える。また、命令処理部lおよび主記憶装置2との
アクセス制御のための通信および命令続出専用バッファ
記憶装置3内の各−路に対する制御を行なう制御回路U
を備える。これらが図のように配置され結線されている
。
本実施例ではデータバッファn内の2種Oプ謬ツクに対
するエリア割付けは、8ワード中前半04ワード(アド
レス値(O)〜C5’) ’)をブロックムに、後半0
4ワード(アドレス値(4)〜(7))をプロッタBK
II付けるものとする。
するエリア割付けは、8ワード中前半04ワード(アド
レス値(O)〜C5’) ’)をブロックムに、後半0
4ワード(アドレス値(4)〜(7))をプロッタBK
II付けるものとする。
第2開拡第1図に示したアドレス生成回路お部分ops
を示すブロック構成図である。このアドレス生成回路2
3には、アドレスレジスタWのピッ) (27)、 (
28)の2ピツ°)(Bム)め上位に、1ビツトだけr
OJを付した3ビツトのアドレス、あるいは命令処理部
lから03ビツトのアドレス(rム)を選択し、データ
バッファ12に対する訳出アドレス(衷ム)を出力する
選択回路蜀と、選択回路nとを備える。また、主記憶装
置2からのブロック転送時のデータバッファ12に対す
る書込アドレスを内容とすh2ビットの書込アドレスレ
ジスタ冨を備える。また加算回路田での加算と同一〇2
ビットの入力アドレスに対し「4」を法とする「+1」
加算を行なう加算回路(およびアドレスレジメタWのビ
ット(27) 、 (28)の2ビツト(1ム)の上位
に1ビツトだけ「1」を付した5ビツトのアドレス、あ
為いは書込アドレスレジスタ3202ピツ)の出力O上
位に1ビツトだけ「口」を付した3ビツトのアドレスを
選択し、データノ(ツファ12に対する書込アドレス(
Wム)を出力する選択a*ttbaを備える。これらが
図示のように配置さ3#纏されている。
を示すブロック構成図である。このアドレス生成回路2
3には、アドレスレジスタWのピッ) (27)、 (
28)の2ピツ°)(Bム)め上位に、1ビツトだけr
OJを付した3ビツトのアドレス、あるいは命令処理部
lから03ビツトのアドレス(rム)を選択し、データ
バッファ12に対する訳出アドレス(衷ム)を出力する
選択回路蜀と、選択回路nとを備える。また、主記憶装
置2からのブロック転送時のデータバッファ12に対す
る書込アドレスを内容とすh2ビットの書込アドレスレ
ジスタ冨を備える。また加算回路田での加算と同一〇2
ビットの入力アドレスに対し「4」を法とする「+1」
加算を行なう加算回路(およびアドレスレジメタWのビ
ット(27) 、 (28)の2ビツト(1ム)の上位
に1ビツトだけ「1」を付した5ビツトのアドレス、あ
為いは書込アドレスレジスタ3202ピツ)の出力O上
位に1ビツトだけ「口」を付した3ビツトのアドレスを
選択し、データノ(ツファ12に対する書込アドレス(
Wム)を出力する選択a*ttbaを備える。これらが
図示のように配置さ3#纏されている。
このようalll横路で、本発明の特徴ある動作を説明
する。以下に述べる動作説明では、論理装置1からのア
クセス時に管理メモリ14内の有効性ビットを参照した
結果、有効すなわちデータメモリ11あるい祉データバ
ッファ■内に所望データが存在すると判明した場合をI
FBと称する。逆に1これが無効と判明し所望データを
主記憶装置2までアクセスしてフェッチしなければなら
ない場合をNFBと称する。また、以下の動作説明で■
。
する。以下に述べる動作説明では、論理装置1からのア
クセス時に管理メモリ14内の有効性ビットを参照した
結果、有効すなわちデータメモリ11あるい祉データバ
ッファ■内に所望データが存在すると判明した場合をI
FBと称する。逆に1これが無効と判明し所望データを
主記憶装置2までアクセスしてフェッチしなければなら
ない場合をNFBと称する。また、以下の動作説明で■
。
■、■・・・・−紘マシンサイクル番号を表わし、その
各番号での説明が1マシンサイクル分の動作を示し、そ
の番号■、■、■−・・・・の値がタイ2ングシーケン
ス上O順番を示す。
各番号での説明が1マシンサイクル分の動作を示し、そ
の番号■、■、■−・・・・の値がタイ2ングシーケン
ス上O順番を示す。
(FBの場合〕
■ 管理メモリ140出力である格納位置表示ビットを
制御回路Uで参照することによりデータメモリuPgK
所望データが存在すると41明した場合には、データメ
モリ110読出データ出力が選択回路17および肋を通
ってデータバッファ12に書込まれる。このデータバッ
ツァ稔への書込アドレス紘、アドレスレジスタ10のビ
ット(27)、(ズ8)K対し選択回路34において上
位側に1ビツトの「1」を付加した3ビツトのアドレス
である。データバッファLの後半49−ドのプロツク力
への書込が行われる。
制御回路Uで参照することによりデータメモリuPgK
所望データが存在すると41明した場合には、データメ
モリ110読出データ出力が選択回路17および肋を通
ってデータバッファ12に書込まれる。このデータバッ
ツァ稔への書込アドレス紘、アドレスレジスタ10のビ
ット(27)、(ズ8)K対し選択回路34において上
位側に1ビツトの「1」を付加した3ビツトのアドレス
である。データバッファLの後半49−ドのプロツク力
への書込が行われる。
(MOBの場合)
前IO夏νIS[よりデータバッファ12 K 格納さ
れていたブロックをプロラタム。、今回のMlBとなっ
たブロックをプロラタム1とする。
れていたブロックをプロラタム。、今回のMlBとなっ
たブロックをプロラタム1とする。
■ −一一酪24において、主記憶装置2ヘアクセス要
求を発生し、従来技術で知られている置換えアルゴリズ
ムによ1211のコンパートメントのうち1個のコンパ
ートメントを選び。
求を発生し、従来技術で知られている置換えアルゴリズ
ムによ1211のコンパートメントのうち1個のコンパ
ートメントを選び。
管理テーブルメモす塾の前記選ばnたコンパートメント
にアドレスレジスタ1Gの出力のビット(8)〜(2・
)を格納するとともに、有効性ビットが有効を格納位置
表示ビットがデータバッファをそれぞれ示すような極性
でこの2ビツトを格納する。プロラタム、の主記憶装置
2へOII!出要京、ThよびブロックA、に対する情
報の管理テーブルメモリbへの登鍮が行われる。
にアドレスレジスタ1Gの出力のビット(8)〜(2・
)を格納するとともに、有効性ビットが有効を格納位置
表示ビットがデータバッファをそれぞれ示すような極性
でこの2ビツトを格納する。プロラタム、の主記憶装置
2へOII!出要京、ThよびブロックA、に対する情
報の管理テーブルメモリbへの登鍮が行われる。
■ アドレスレジスタ100出力のビット(21)〜(
26)をバッファアトリスレジスタlへ、バッファアド
レスレジスタ190出力を選択gssinを介してアド
レスレジスタ100ビツト(21)〜(26)へ、両レ
ジスタ10と190各6ビツトの内容を交換する形−で
格納し、アドレスレジスタ100ビツト(27)、(2
8)を書込丁FL/スレジスタ冨へ格納する。これによ
り、アドレスレジスタ100ビツト(21)〜(24)
はプロラタム。、/(ツファアドレスレジスタ19の内
容はプロラタム、に対するアドレスをそれぞれ示し、書
込アドレスレジスタ羽の内容紘ブロックム、KThff
b主記憶装置よ)のブロック転送での先llIの8バイ
トデータの位置を示す。
26)をバッファアトリスレジスタlへ、バッファアド
レスレジスタ190出力を選択gssinを介してアド
レスレジスタ100ビツト(21)〜(26)へ、両レ
ジスタ10と190各6ビツトの内容を交換する形−で
格納し、アドレスレジスタ100ビツト(27)、(2
8)を書込丁FL/スレジスタ冨へ格納する。これによ
り、アドレスレジスタ100ビツト(21)〜(24)
はプロラタム。、/(ツファアドレスレジスタ19の内
容はプロラタム、に対するアドレスをそれぞれ示し、書
込アドレスレジスタ羽の内容紘ブロックム、KThff
b主記憶装置よ)のブロック転送での先llIの8バイ
トデータの位置を示す。
■ アドレスレジスタ100出力のピッ) (27)、
(28)に対し選択回路30において上位側に1ビツト
orOJを付加したSビットを読出アドレス入力として
データバッファ臆内の17−ド、すなわち8/!、イト
のデータが読出されデータメー%呼uK格納される。デ
ータメモリ11の格納位置は、アドレスレジスタlOの
出力の(21)〜(26)をアドレス入力として管理メ
モリ14が読出され格納位置表示ビットがデータバッフ
ァを示している;ンバートメンシを制御−路詞からデー
タメモリIIK対して指示され、アドレスレジスタWの
出力のビット(21)〜(28)がデータメモリ110
書込アドレスとなる。
(28)に対し選択回路30において上位側に1ビツト
orOJを付加したSビットを読出アドレス入力として
データバッファ臆内の17−ド、すなわち8/!、イト
のデータが読出されデータメー%呼uK格納される。デ
ータメモリ11の格納位置は、アドレスレジスタlOの
出力の(21)〜(26)をアドレス入力として管理メ
モリ14が読出され格納位置表示ビットがデータバッフ
ァを示している;ンバートメンシを制御−路詞からデー
タメモリIIK対して指示され、アドレスレジスタWの
出力のビット(21)〜(28)がデータメモリ110
書込アドレスとなる。
プロラタム。のデータバッファ12からデータメモ91
1への害送、8・バイト分。
1への害送、8・バイト分。
さらに、アドレスレジスタ10の出力のピッ) (j7
)、(!8)が加算回路部で「+1」加算され、加算結
果が選lRalInを介してアドレスレジスタ100ビ
ツト(27) 、 (211)に格納される。
)、(!8)が加算回路部で「+1」加算され、加算結
果が選lRalInを介してアドレスレジスタ100ビ
ツト(27) 、 (211)に格納される。
0 上記■と同一の動作を行う。
■ 上記■と同一の動作を行う。
■ 上記0と同一の動作を行い、さらに、格納位置表示
ビットを、プロラタム。がデータメモリUに存在すみζ
ζを示すような極性で、管理メモリ14に格納する(■
の動作完了)、■の主記憶装置2へのアクセスによる主
記憶装置2での読出動作が完了し、主記憶装置2よりデ
ータバッツァ冨へブロック転送が開始されるのを待った
後に以下O動作を行う。
ビットを、プロラタム。がデータメモリUに存在すみζ
ζを示すような極性で、管理メモリ14に格納する(■
の動作完了)、■の主記憶装置2へのアクセスによる主
記憶装置2での読出動作が完了し、主記憶装置2よりデ
ータバッツァ冨へブロック転送が開始されるのを待った
後に以下O動作を行う。
■ (nは6以上の整数) 主記憶装置2かもの転送デ
ータ6バイトを、データバッファU内の書込アドレスレ
ジスタ3202ビツトの出力に対し上位側にrOJを付
加したSビットで示されるアドレス位置に格納し、さら
K。
ータ6バイトを、データバッファU内の書込アドレスレ
ジスタ3202ビツトの出力に対し上位側にrOJを付
加したSビットで示されるアドレス位置に格納し、さら
K。
書込アドレスレジスタ羽の出力を加算回SSSで「+1
J加算し、加算結果が選択回路31を介して書込アドレ
スレジスタ32に格納される。
J加算し、加算結果が選択回路31を介して書込アドレ
スレジスタ32に格納される。
ブロックム、Oデータバッフアシへの格納が行われる。
このデータ量は8バイト分である。
■ 上記■と同一〇動作を行うとと−に、アドレスレジ
スタ100出力Oビツト(27) % (211)(こ
の2ビツトは■〜■で4@r+IJされたため、■以後
では元の命令処理部lかもアクセス要求があった時の値
にもどっている。
スタ100出力Oビツト(27) % (211)(こ
の2ビツトは■〜■で4@r+IJされたため、■以後
では元の命令処理部lかもアクセス要求があった時の値
にもどっている。
こOことから上記・したごとくnは6以上でなければな
らな偽、)の2ビツトに対し上位側K「0」を付加した
5ビツトを読出アドレスとしてデータバッファ12の出
力が命令処理部lへ@透され、命令処理部lでの動作が
再開される。
らな偽、)の2ビツトに対し上位側K「0」を付加した
5ビツトを読出アドレスとしてデータバッファ12の出
力が命令処理部lへ@透され、命令処理部lでの動作が
再開される。
6王り、C)@と同一の動作を行う。前記したnの値に
関し、主記憶装置2での読出動作は通常Wマシンサイク
ル獅度かかるため、n≧6としてさしりかえ1にい。
関し、主記憶装置2での読出動作は通常Wマシンサイク
ル獅度かかるため、n≧6としてさしりかえ1にい。
以上の1!−より明らかなように、データバッフ了U内
のエリア割付けa1前半4ワードにプロッタム、ll半
4ワードにブロック1、各ブロック内でのデータに対し
て拡アドレスのビット(27) 、(28)によってい
るため、命令処理部lでは所望データすなわち命令がデ
ータバッファL内のとこKT。
のエリア割付けa1前半4ワードにプロッタム、ll半
4ワードにブロック1、各ブロック内でのデータに対し
て拡アドレスのビット(27) 、(28)によってい
るため、命令処理部lでは所望データすなわち命令がデ
ータバッファL内のとこKT。
るかは、ブロックムまたはブロックBの区別、すなわち
NνBKよるブロックかIFBKよるブロックかを管理
しておくのみで決定が可能である。命令部3!111か
らはデータバッファ12に対して供給している3ビツト
のアドレスにより、111FB時の主記憶装置へのアク
セス時以外社、データバッファ12を命令先取や用の命
令バツヅアとしてこれから実行しようとする命令読出し
のアクセスが可能である。
NνBKよるブロックかIFBKよるブロックかを管理
しておくのみで決定が可能である。命令部3!111か
らはデータバッファ12に対して供給している3ビツト
のアドレスにより、111FB時の主記憶装置へのアク
セス時以外社、データバッファ12を命令先取や用の命
令バツヅアとしてこれから実行しようとする命令読出し
のアクセスが可能である。
以上説明したように本発明によれば、命令読出専用バッ
ファ記憶装置内のデータバッファに、主記憶装置からの
転送ブロックを一時記憶するとともに、この命令読出専
用バッファ記憶装置に含まれ主記憶装置の記憶自答の一
部をブロック単位で記憶するデータメモリからの読出デ
ータも記憶することとした。
ファ記憶装置内のデータバッファに、主記憶装置からの
転送ブロックを一時記憶するとともに、この命令読出専
用バッファ記憶装置に含まれ主記憶装置の記憶自答の一
部をブロック単位で記憶するデータメモリからの読出デ
ータも記憶することとした。
したがって、データバッファと命令バッファとを共通化
することができる。このため、命令処理部内に必要であ
った命令バッファを除去することができ、金物量を減少
することができる効果を有する。
することができる。このため、命令処理部内に必要であ
った命令バッファを除去することができ、金物量を減少
することができる効果を有する。
第1図は本発明一実施例の要部ブロック構成図。
第2図は上記実施例のアドレス生成回路O詳細図。
1・・・命令処理部、2・・・主記憶装置、3・・・命
令読出専用バッファ記憶装置、10・・・アドレスレジ
スタ、11・−・データメモリ、U・・・データバッフ
ァ、13・−・アドレスメモリ、14・・・管理メモリ
、15・・・管理テープhlモリ%16−jk、較回路
、17.18.21.22.30.31、誦・・・選択
回路、19・・・バッファアドレスレジスタ、加、(・
・・加算回路、お・・・アドレス生成回路、24−・制
御回路、n・・・書込アドレスレジスタ。 特許出願人 日本電気株式会社 第 1 口 應 2 図
令読出専用バッファ記憶装置、10・・・アドレスレジ
スタ、11・−・データメモリ、U・・・データバッフ
ァ、13・−・アドレスメモリ、14・・・管理メモリ
、15・・・管理テープhlモリ%16−jk、較回路
、17.18.21.22.30.31、誦・・・選択
回路、19・・・バッファアドレスレジスタ、加、(・
・・加算回路、お・・・アドレス生成回路、24−・制
御回路、n・・・書込アドレスレジスタ。 特許出願人 日本電気株式会社 第 1 口 應 2 図
Claims (1)
- (1) 命令読出専用およびオペランド読出専用に!
分割されたバッファ記憶装置において、主記憶装置の記
憶内容O一部をブロック単位で記憶するデータメモリと
、主記憶装置からの転送ブ四ツクおよび前記データメモ
リからの読出データを一時的に記憶するデータバッファ
とを含み、 論理懐置内の命令処SSからの主記憶アクセス時K11
i。 前記データメモリに所望データが存在すればこのデータ
メ毫すからの読出データが前記データバッファに書込ま
れ、 前記データメ篭りおよび前記データバッファに前記所望
データが存在しなければ前記主記憶装置へアクセスを発
生しこOアクセスにより転送されてきたデータブロック
を一時前記データパツ7アに記憶するとともに七〇*に
新たな主記憶装置へのアクセス時の空き時間を利用して
前記データバッファ内の有効データブロックを前記デー
タメモリへ移転し。 前記データバッファがこのデータバッファ内に含まれる
命令を前記命令処理部)へ送出するため前記命令I&瑠
部から直接アクセスされるように制御されることを特徴
とする命令読出専用バッファ記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56134959A JPS5837747A (ja) | 1981-08-28 | 1981-08-28 | 命令読出専用バツフア記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56134959A JPS5837747A (ja) | 1981-08-28 | 1981-08-28 | 命令読出専用バツフア記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5837747A true JPS5837747A (ja) | 1983-03-05 |
Family
ID=15140572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56134959A Pending JPS5837747A (ja) | 1981-08-28 | 1981-08-28 | 命令読出専用バツフア記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5837747A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0838752A2 (en) * | 1996-09-26 | 1998-04-29 | Nokia Mobile Phones Ltd. | Communication device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5279743A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Data processing unit |
-
1981
- 1981-08-28 JP JP56134959A patent/JPS5837747A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5279743A (en) * | 1975-12-26 | 1977-07-05 | Hitachi Ltd | Data processing unit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0838752A2 (en) * | 1996-09-26 | 1998-04-29 | Nokia Mobile Phones Ltd. | Communication device |
EP0838752A3 (en) * | 1996-09-26 | 1999-05-26 | Nokia Mobile Phones Ltd. | Communication device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2677202B2 (ja) | マイクロプロセッサ | |
JPH04217051A (ja) | マイクロプロセッサ | |
JP3737755B2 (ja) | レジスタウィンドウ方式によるレジスタファイル及びその制御方法 | |
JP2021039447A (ja) | メモリコントローラおよびメモリコントローラで実施される方法 | |
US3737871A (en) | Stack register renamer | |
JPS5837747A (ja) | 命令読出専用バツフア記憶装置 | |
US4737908A (en) | Buffer memory control system | |
US4561071A (en) | Storage system having buffer storage | |
JP3132566B2 (ja) | 命令先行制御装置 | |
JPH05143330A (ja) | スタツクキヤツシユの制御方式及びスタツクキヤツシユ | |
JP2636485B2 (ja) | キャッシュ記憶装置 | |
JPH01177145A (ja) | 情報処理装置 | |
JPH03141444A (ja) | データ処理装置 | |
JPH04266140A (ja) | アドレス変換バッファ装置 | |
JPH01255933A (ja) | 掃出し制御方式 | |
JPS6136666B2 (ja) | ||
JP2716254B2 (ja) | リストベクトル処理装置 | |
JPS61112260A (ja) | 多重階層記憶システムにおけるスワツプ制御装置 | |
JP2591928B2 (ja) | キャッシュ記憶回路 | |
JPS6145359A (ja) | 情報処理装置 | |
JPS61264455A (ja) | 主記憶一致制御方式 | |
JPS622341B2 (ja) | ||
JPH0156411B2 (ja) | ||
JP2576589B2 (ja) | 仮想記憶アクセス制御方式 | |
JP2636564B2 (ja) | キャッシュメモリのムーブイン制御方式 |