JPS5837747A

JPS5837747A - 命令読出専用バツフア記憶装置

Info

Publication number: JPS5837747A
Application number: JP56134959A
Authority: JP
Inventors: Koichi Tsukizoe; 築添　弘一
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-08-28
Filing date: 1981-08-28
Publication date: 1983-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本−明線、データ処理装置におけるバッファ記憶装置に
関する。４１に、バッファ記憶装置が命令読出専用とオ
ペランド―出専用との２つの部分に分割されているもＯ
Ｋついて、その命令読出専用バッファ記憶俟置Ｏ制御方
弐Ｅ１ｍするものである。

論堰装置の主記憶アクセスに設けられるバッファ記憶俟
置紘、論壇装置からの命令読出と、各命令で指定された
オペランド読出しとの２つの目的のためＫｆｆ用される
。単一のバッファ記憶装置では１マシンサイクル当り１
つの動作を実行するため、前記２種類の読出ＫＦｉ２マ
シンサイクルを要し、パイプライン化された論理装置の
命令実行速度社最高速で４２マシンサイクルを必要とす
る。

この命令実行速度をさらに高速度とし最高速で１マシン
サイクルとするためＫは、バッファ記憶後蓋を命令映出
専用とオペランド読出専用との２つの部分に分割し、後
に実行予定の命令の先堆りのための読出と、これから実
行しようとする命令でのオペランドの読出とを、独立か
つ同時に可能とする方法が知られている。従来、この種
の２分割されたバッファ記憶装置は前記単一のバッファ
記憶装置に比べ、２分割されたそれぞれの部分において
記憶容量は半分程度にできるが、メモリの周辺回路であ
るアドレス中データ用のレジスタ。

アドレスの比較回路、データの選択回路および制御ａ路
などは２つの部分のそれぞれに対して必要であ）、金物
量が大きく増加する欠点がある。

また、バッファ記憶装置に所望Ｏデータが存在しない場
合の制御方式として、主記憶装置へのアク４ｘによ）主
記憶装置から送られてくるブロック単位のデータを一時
的に記憶するデータバッファを設叶、バッファ記憶装置
のビジー状態の時間を少なくする方法が知られている。

この方式によれば、主記憶装置から転送されてきたブロ
ックデータを−Ｈデータバッ７アに格納し、バッファ記
憶装置Ｏ空き時間にデータバッファの内容をバラ　　　
゛ファ記憶装置のデータメモリに移すことにより、ブロ
ック転送中であっても論理装置からバッファ記憶装置へ
のアクセスを可能にすることができる。

しかし、こＯ方式によっても金物量が増加する欠点を有
する。

本発明紘この点を改棗するもので、金物量の増大を最小
限にすることができ、さらに従来はデータバッファと命
令バッファと０２段を要した主記憶アクセスの時間を１
段分とすることができ、高速１に＃＆場を可能とする装
置を提供することを目的とする。

本発明紘、命令読め専用バッファ記憶装置におけるデー
タバッファと、論理装置内０命令処理部に設けられ先取
りされた命令群を一時的に記憶する命令バッファとがそ
れぞれの記憶内容に共通点が多いことに着目したもので
ある。

本発明は、前記命令読出専用バッファ記憶装置内のデー
タバッファの内容として、前記した主記憶装置からの転
送ブロックとともに、さらにこの命令読出専用バッファ
記憶装置に含まれ主記憶装置の記憶内容の一部をブロッ
ク単位で記憶するデータメモリからの読出データをも追
加して、前記データバッファと前記命令バッファとを共
通化して１ｇ！Ａのバッファとすることを特徴とする。

本発明は、命令読出専用バッファ記憶装置に主記憶装置
の記憶内容の一部をブロック単位で記憶するデータメモ
リと、主記憶装置からの転送ブロックおよび前記データ
メモリからの読出しデータを一時的に記憶するデータバ
ッファとを含み、命令処理部からの主記憶アクセス時に
、前記データメモリに所望データが存在すればこのデー
タメモリからの読出データを前記データバッファに書込
み、主記憶装置からのブロック転送発生時には転送され
てきたブロックデータを一旦前記データバツファに格納
し空き時間に前記データバッファ内の有効データブロッ
クを前記データメモリへ移し、さらに前記データバッフ
ァはその内容を命令処理部へ送出するため命令処理部か
ら直接アクセスできるように構成したことを特徴とする
。

命令読出専用バッファ記憶装置は、命令処理部とは論理
的に密接に関連し、物理的な両者の位置もごく近くＫで
きる。また前記データバッファの内容であるブロックデ
ータはこれから実行しようとする命令のシーケンスであ
シ、これにデータメモリからの続出データを内容として
追加すれば、先取り用の命令パツ、ファとすることがで
きる。

本発明の一実施例を図面に基づいて説明する。

第１図は、本発明一実施例の要部ブロック構成図である
。第１図は、大きく公社て命令処理部１、主記憶装置２
および命令読出専用バッファ記憶装置３から構成されて
いる。主記憶装置２にはオペランド専用バッファ記憶・
装置も接続されているが、この図面では省略されている
。本実施例におけるバッファ記憶方式は、セット数６４
、コンノクートメント数２、ブロック長３２バイトのセ
ットアソシアティブ方式を採用し、主記憶装置２から命
令続出専用バッファ記憶装置３へのブロック転送祉、１
回のアクセスにつき８バイトずつ４回の時分割転送とし
ているが、これに限るものでなく他の方式を採用しても
よい。

命令読出専用バッファ記憶装置３嬬、アドレスレジスタ
１０、主記憶装置２の記憶内容の一部を３２バイト長の
ブロック単位で記憶し％　１アクセス当りの読出および
書込データ幅が各コン７（−トメント８バイトでおるデ
ータメモリ１１を備える。また、主記憶装置２からの転
送ブロック（以後、ブロックムと呼ぶ）およびデータメ
モＩＪ　１１からの続出データ（以後ブロックＢと呼ぶ
）を一時的に格納し、８ワード×８バイトの構成をもち
広く知られているレジスタファイルを使うことにより、
読出と書込が同時に可能なデータバッファＵおよびデー
タメモリ１１内の各ブロックに対応して、各ブロックの
主記憶装置２での記憶位置を示すアドレスのビット（６
）〜（２０）を記憶するアドレスメ・モリ１３と、各ブ
ロックの内容が主記憶装置２の記憶内容と同一であるか
否かを示す有効性ビットおよび各ブロックの内容がデー
タメモリ１１あるいはデータバッファ［のいずれに存在
するかを示す格納位置表示ビットを記憶する管理メモリ
１４とを含む管理テーブルメモリ１６を備える。さらに
、アドレスメモリ１３の２コンパ一トメント分の出力そ
れぞれとアドレスレジスタ１００ビツト（８）〜（２０
）とを比較する比較回路諺を債える。またデータメモリ
１１の２コンパ一トメント分の出力のうち比較回路１６
で一致が検出された方を選択する選択回路１７を備える
。さらに１選択回路１７あるいは主記憶装置２のいずれ
かの出力を選択する選択回路彷を備える。また、データ
バッファｎ内のデータのうち前記ブロックムに対応する
データメモ９１１での記憶位置を示すアドレス６ビツト
を格納するバッファアドレスレジスタ東を備える。さら
に２ビツトの入力アドレス情報を「４」を法とする「＋
１」の加算（すなわち加算結果が「４」となる場合にこ
れを「０」とする加算）を行い、２ピツ）０加算結果を
出力する加算回路加を備える。さらに選択回路ｎおよび
乙を備える。さらにアドレスレジスタｌＯのビット（２
７）　、　（２ａ）（図中のＢム）および命令処理部ｌ
からの３ビツトのアドレス（Ｐム）を入力とし、データ
バッファ１２に対する書込アドレス（Ｗム）および続出
アドレス（Ｒム）を生成・出力するアドレス生成回路ｎ
を備える。また、命令処理部ｌおよび主記憶装置２との
アクセス制御のための通信および命令続出専用バッファ
記憶装置３内の各−路に対する制御を行なう制御回路Ｕ
を備える。これらが図のように配置され結線されている
。

本実施例ではデータバッファｎ内の２種Ｏプ謬ツクに対
するエリア割付けは、８ワード中前半０４ワード（アド
レス値（Ｏ）〜Ｃ５’）　’）をブロックムに、後半０
４ワード（アドレス値（４）〜（７））をプロッタＢＫ
ＩＩ付けるものとする。

第２開拡第１図に示したアドレス生成回路お部分ｏｐｓ
を示すブロック構成図である。このアドレス生成回路２
３には、アドレスレジスタＷのピッ）　（２７）、　（
２８）の２ピツ°）（Ｂム）め上位に、１ビツトだけｒ
ＯＪを付した３ビツトのアドレス、あるいは命令処理部
ｌから０３ビツトのアドレス（ｒム）を選択し、データ
バッファ１２に対する訳出アドレス（衷ム）を出力する
選択回路蜀と、選択回路ｎとを備える。また、主記憶装
置２からのブロック転送時のデータバッファ１２に対す
る書込アドレスを内容とすｈ２ビットの書込アドレスレ
ジスタ冨を備える。また加算回路田での加算と同一〇２
ビットの入力アドレスに対し「４」を法とする「＋１」
加算を行なう加算回路（およびアドレスレジメタＷのビ
ット（２７）　、　（２８）の２ビツト（１ム）の上位
に１ビツトだけ「１」を付した５ビツトのアドレス、あ
為いは書込アドレスレジスタ３２０２ピツ）の出力Ｏ上
位に１ビツトだけ「口」を付した３ビツトのアドレスを
選択し、データノ（ツファ１２に対する書込アドレス（
Ｗム）を出力する選択ａ＊ｔｔｂａを備える。これらが
図示のように配置さ３＃纏されている。

このようａｌｌｌ横路で、本発明の特徴ある動作を説明
する。以下に述べる動作説明では、論理装置１からのア
クセス時に管理メモリ１４内の有効性ビットを参照した
結果、有効すなわちデータメモリ１１あるい祉データバ
ッファ■内に所望データが存在すると判明した場合をＩ
ＦＢと称する。逆に１これが無効と判明し所望データを
主記憶装置２までアクセスしてフェッチしなければなら
ない場合をＮＦＢと称する。また、以下の動作説明で■
。

■、■・・・・−紘マシンサイクル番号を表わし、その
各番号での説明が１マシンサイクル分の動作を示し、そ
の番号■、■、■−・・・・の値がタイ２ングシーケン
ス上Ｏ順番を示す。

（ＦＢの場合〕 ■　管理メモリ１４０出力である格納位置表示ビットを
制御回路Ｕで参照することによりデータメモリｕＰｇＫ
所望データが存在すると４１明した場合には、データメ
モリ１１０読出データ出力が選択回路１７および肋を通
ってデータバッファ１２に書込まれる。このデータバッ
ツァ稔への書込アドレス紘、アドレスレジスタ１０のビ
ット（２７）、（ズ８）Ｋ対し選択回路３４において上
位側に１ビツトの「１」を付加した３ビツトのアドレス
である。データバッファＬの後半４９−ドのプロツク力
への書込が行われる。

（ＭＯＢの場合）前ＩＯ夏νＩＳ［よりデータバッファ１２　Ｋ　格納さ
れていたブロックをプロラタム。、今回のＭｌＢとなっ
たブロックをプロラタム１とする。

■　−一一酪２４において、主記憶装置２ヘアクセス要
求を発生し、従来技術で知られている置換えアルゴリズ
ムによ１２１１のコンパートメントのうち１個のコンパ
ートメントを選び。

管理テーブルメモす塾の前記選ばｎたコンパートメント
にアドレスレジスタ１Ｇの出力のビット（８）〜（２・
）を格納するとともに、有効性ビットが有効を格納位置
表示ビットがデータバッファをそれぞれ示すような極性
でこの２ビツトを格納する。プロラタム、の主記憶装置
２へＯＩＩ！出要京、ＴｈよびブロックＡ、に対する情
報の管理テーブルメモリｂへの登鍮が行われる。

■　アドレスレジスタ１００出力のビット（２１）〜（
２６）をバッファアトリスレジスタｌへ、バッファアド
レスレジスタ１９０出力を選択ｇｓｓｉｎを介してアド
レスレジスタ１００ビツト（２１）〜（２６）へ、両レ
ジスタ１０と１９０各６ビツトの内容を交換する形−で
格納し、アドレスレジスタ１００ビツト（２７）、（２
８）を書込丁ＦＬ／スレジスタ冨へ格納する。これによ
り、アドレスレジスタ１００ビツト（２１）〜（２４）
はプロラタム。、／（ツファアドレスレジスタ１９の内
容はプロラタム、に対するアドレスをそれぞれ示し、書
込アドレスレジスタ羽の内容紘ブロックム、ＫＴｈｆｆ
ｂ主記憶装置よ）のブロック転送での先ｌｌＩの８バイ
トデータの位置を示す。

■　アドレスレジスタ１００出力のピッ）　（２７）、
（２８）に対し選択回路３０において上位側に１ビツト
ｏｒＯＪを付加したＳビットを読出アドレス入力として
データバッファ臆内の１７−ド、すなわち８／！、イト
のデータが読出されデータメー％呼ｕＫ格納される。デ
ータメモリ１１の格納位置は、アドレスレジスタｌＯの
出力の（２１）〜（２６）をアドレス入力として管理メ
モリ１４が読出され格納位置表示ビットがデータバッフ
ァを示している；ンバートメンシを制御−路詞からデー
タメモリＩＩＫ対して指示され、アドレスレジスタＷの
出力のビット（２１）〜（２８）がデータメモリ１１０
書込アドレスとなる。

プロラタム。のデータバッファ１２からデータメモ９１
１への害送、８・バイト分。

さらに、アドレスレジスタ１０の出力のピッ）　（ｊ７
）、（！８）が加算回路部で「＋１」加算され、加算結
果が選ｌＲａｌＩｎを介してアドレスレジスタ１００ビ
ツト（２７）　、　（２１１）に格納される。

０　上記■と同一の動作を行う。

■　上記■と同一の動作を行う。

■　上記０と同一の動作を行い、さらに、格納位置表示
ビットを、プロラタム。がデータメモリＵに存在すみζ
ζを示すような極性で、管理メモリ１４に格納する（■
の動作完了）、■の主記憶装置２へのアクセスによる主
記憶装置２での読出動作が完了し、主記憶装置２よりデ
ータバッツァ冨へブロック転送が開始されるのを待った
後に以下Ｏ動作を行う。

■　（ｎは６以上の整数）　主記憶装置２かもの転送デ
ータ６バイトを、データバッファＵ内の書込アドレスレ
ジスタ３２０２ビツトの出力に対し上位側にｒＯＪを付
加したＳビットで示されるアドレス位置に格納し、さら
Ｋ。

書込アドレスレジスタ羽の出力を加算回ＳＳＳで「＋１
Ｊ加算し、加算結果が選択回路３１を介して書込アドレ
スレジスタ３２に格納される。

ブロックム、Ｏデータバッフアシへの格納が行われる。

このデータ量は８バイト分である。

■　上記■と同一〇動作を行うとと−に、アドレスレジ
スタ１００出力Ｏビツト（２７）　％　（２１１）（こ
の２ビツトは■〜■で４＠ｒ＋ＩＪされたため、■以後
では元の命令処理部ｌかもアクセス要求があった時の値
にもどっている。

こＯことから上記・したごとくｎは６以上でなければな
らな偽、）の２ビツトに対し上位側Ｋ「０」を付加した
５ビツトを読出アドレスとしてデータバッファ１２の出
力が命令処理部ｌへ＠透され、命令処理部ｌでの動作が
再開される。

６王り、Ｃ）＠と同一の動作を行う。前記したｎの値に
関し、主記憶装置２での読出動作は通常Ｗマシンサイク
ル獅度かかるため、ｎ≧６としてさしりかえ１にい。

以上の１！−より明らかなように、データバッフ了Ｕ内
のエリア割付けａ１前半４ワードにプロッタム、ｌｌ半
４ワードにブロック１、各ブロック内でのデータに対し
て拡アドレスのビット（２７）　、（２８）によってい
るため、命令処理部ｌでは所望データすなわち命令がデ
ータバッファＬ内のとこＫＴ。

るかは、ブロックムまたはブロックＢの区別、すなわち
ＮνＢＫよるブロックかＩＦＢＫよるブロックかを管理
しておくのみで決定が可能である。命令部３！１１１か
らはデータバッファ１２に対して供給している３ビツト
のアドレスにより、１１１ＦＢ時の主記憶装置へのアク
セス時以外社、データバッファ１２を命令先取や用の命
令バツヅアとしてこれから実行しようとする命令読出し
のアクセスが可能である。

以上説明したように本発明によれば、命令読出専用バッ
ファ記憶装置内のデータバッファに、主記憶装置からの
転送ブロックを一時記憶するとともに、この命令読出専
用バッファ記憶装置に含まれ主記憶装置の記憶自答の一
部をブロック単位で記憶するデータメモリからの読出デ
ータも記憶することとした。

したがって、データバッファと命令バッファとを共通化
することができる。このため、命令処理部内に必要であ
った命令バッファを除去することができ、金物量を減少
することができる効果を有する。

【図面の簡単な説明】

第１図は本発明一実施例の要部ブロック構成図。第２図は上記実施例のアドレス生成回路Ｏ詳細図。１・・・命令処理部、２・・・主記憶装置、３・・・命
令読出専用バッファ記憶装置、１０・・・アドレスレジ
スタ、１１・−・データメモリ、Ｕ・・・データバッフ
ァ、１３・−・アドレスメモリ、１４・・・管理メモリ
、１５・・・管理テープｈｌモリ％１６−ｊｋ、較回路
、１７．１８．２１．２２．３０．３１、誦・・・選択
回路、１９・・・バッファアドレスレジスタ、加、（・
・・加算回路、お・・・アドレス生成回路、２４−・制
御回路、ｎ・・・書込アドレスレジスタ。特許出願人　日本電気株式会社第　１　口應　２　図

Claims

【特許請求の範囲】

（１）　　命令読出専用およびオペランド読出専用に！
分割されたバッファ記憶装置において、主記憶装置の記
憶内容Ｏ一部をブロック単位で記憶するデータメモリと
、主記憶装置からの転送ブ四ツクおよび前記データメモ
リからの読出データを一時的に記憶するデータバッファ
とを含み、論理懐置内の命令処ＳＳからの主記憶アクセス時Ｋ１１
ｉ。前記データメモリに所望データが存在すればこのデータ
メ毫すからの読出データが前記データバッファに書込ま
れ、前記データメ篭りおよび前記データバッファに前記所望
データが存在しなければ前記主記憶装置へアクセスを発
生しこＯアクセスにより転送されてきたデータブロック
を一時前記データパツ７アに記憶するとともに七〇＊に
新たな主記憶装置へのアクセス時の空き時間を利用して
前記データバッファ内の有効データブロックを前記デー
タメモリへ移転し。前記データバッファがこのデータバッファ内に含まれる
命令を前記命令処理部）へ送出するため前記命令Ｉ＆瑠
部から直接アクセスされるように制御されることを特徴
とする命令読出専用バッファ記憶装置。