JPS5837587B2 - メモリ・ロック装置 - Google Patents

メモリ・ロック装置

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JPS5837587B2
JPS5837587B2 JP53003672A JP367278A JPS5837587B2 JP S5837587 B2 JPS5837587 B2 JP S5837587B2 JP 53003672 A JP53003672 A JP 53003672A JP 367278 A JP367278 A JP 367278A JP S5837587 B2 JPS5837587 B2 JP S5837587B2
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HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Storage Device Security (AREA)
  • Multi Processors (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理システム用のメモリ・ロック装置に
関する。
システムメモリが任意の時点で中央処理装置ＣＰＵ等多
数の装置によってアクセスされる汎用データ処理システ
ムにおいては、２つの装置が同じ記憶位置、あるいは同
じメモリ・ブロックを同時にアクセスできるような事態
を回避する事が望ましい。
つまり、１つの記憶位置あるいは１つのメモリ・ブロッ
クでの操作シーケンスは各時点で１つだけ実行されねば
ならない。
普通そのような操作シーケンスは読出し一変更一書込み
操作と呼ばれたメモリ・ブロック内の特定のメセリ位置
からデータを読出す操作と、その読出されたデータを処
理する操作と、処理された（変更された）データを特定
の記憶位置に書込む操作とを含む。
従って、第１のＣＰＵがアクセスを保持する時間中その
特定の記憶位置の属するメモリ・ブロックに対してデー
タ処理システム内の別の装置、例えば別のＣＰＵがアク
セスできないことが大切である。
データ処理システムの主メモリは上記以外の操作、例え
ば重要な事象が発生したことを通知する操作のためにも
使用される。
例えば、ディスク装置が特定の操作を終了したとき、こ
の事象（操作終了）の発生はデータ処理システム内の他
の多数の装置にとって重要なことである。
このため、メモリ内に予め指定した記憶装置を用い、メ
モリアクセスを求めている全ての装置に対してそのよう
な事象の発生が通知される。
例えば、ｒＯＪの記憶装置（最下位の記憶位置）がその
ような通知のために使用されてよい。
ｒＯＪの記憶位置におけるそれぞれの記憶セルに含まれ
る情報を必要とする装置はどれも、それらの情報が実行
したうとする操作に適合するかどうかを決定するためセ
ルの内容を読出す。
これ等のセルは屡々割込みセルと呼ばれるが、それはも
しセルから読出された情報が照会中の装置に適合する場
合、その装置は己れの操作に割込みができるためである
。
もし適合しなければ、割込みセルの内容は元の指定され
た記憶位置に書戻される、即ちセルは以前の状態に復元
される。
しかし、もし割込みセルに含まれる情報が照会中の装置
に適合するならば、これ等セルは標準条件、例えば「１
」の状態にリセットさへ通知されるべき次の事象の時点
におけるセッティングを待機する。
特定の装置が割込みセルをアクセスする期間中、読出し
一変更一書込み操作に関連する記憶位置のセルに対する
アクセスは、他のいかなる装置に対しても拒否されねば
ならない。
けだし、そのような他の装置に対して記録された事象（
単数又は複数）の誤情報を与えないようにするためであ
る。
従来技術によるロックアウト機構は装置コストが高価に
つくだけでなく、屡々システム性能を低下させている。
また従来技術による別のロックアウトシステムは、ある
特定のブロックに関する各種の操作を区別できないこと
がある。
すなわち、第１の装置が選択されたメモリ・ブロックに
対してアクセスを行う間、同一のブロックに対する第２
の装置の非競合アクセス（すなわち、別目的のアクセス
）を拒否する必要はない。
例えば選択されたメモリ・ブロックにおいて第１の装置
が読出し一変更一書込み操作を行う間、別の装置が同一
のブロックで非変更読出し操作または通常の書込み操作
を同時的に行うことは、もしそれが第１の装置の操作に
干渉せず、しかも他の装置に対して誤情報を与えなけれ
ば許されてよい。
このような別（第２の）装置による通常の操作を同時的
に実施できないようにしたならば、選択されたメモリ・
ブロックに記憶された情報の保護に対して何等の利点を
もたらさないばかりか、データ処理システム全体の性能
を低下させることにもなりかねない。
従って、本発明の目的は、システムの第１の装置が複数
の特定操作シーケンスの中の一つを実行するため選択さ
れたメモリ・ブロックをアクセスしてこれを使用するの
を可能にするとともに、その第１の装置の使用が終了す
るまでは他の装置が同じ目的でそのメモリ・ブロックを
アクセスするのを拒絶することにより、データ処理シス
テム内で動作するメモリの選択されたブロックに記憶さ
れた情報を保護する装置を提供することにある。
本発明の別の目的は、第１の装置が選択されたメモリ・
ブロックに対するアクセスを保持している期間中、その
メモリ・ブロックに記憶された情報を他の装置による特
定操作シーケンスによって読出され変更されることのな
いよう保護する装置を提供することにある。
本発明の他の目的は、第１の装置が特定の記憶位置に対
するアクセスを保持している期間中、その記憶位置に記
憶された情報が別の装置の特定操作シーケンスによって
読出されるのを防止することにある。
本発明の上述した目的および他の目的ならびに本発明の
特徴および長所は、添付図面に関して以下詳述する本発
明の好適な実施態様で、より一層明らかになろう。
図は、本発明を実施するための好適な実施態様を示して
いる。
図に示される回路が受取る入力信号は、特定の記憶位置
へのアクセスを求めているどの位置からも得られる。
これ等信号の命令フォーマットは、実施されるべき操作
を指定する１組の指令信号（ＣＯＭＭＡＮＤＳ ＥＮＣ
ＯＤＥＤ）とアドレス信号（ＡＤＲＥＳＳ ＥＮＣＯＤ
ＥＤ）とを与えるようなものである。
図は第１のデコーディング手段（デコーダ）１０の入力
ターミナル７に供給される（ ＣＯＭＭＡＮＤＳ ＥＮ
ＣＯＤＥＤ ）信号を示す。
第１の対の出力線２０と２３は一対のＯＲゲート１１．
１２の入力にそれぞれ接続されている。
デコーダ１０の第２の対の出力線はＯＲゲート１３に接
続される。
ＯＲゲート１３の出力は線３４を介してリモートレジス
タ１７に供給される。
ＯＲゲート１１の出力は、ＡＮＤゲート１５の入力２５
とロック・フリツプフロツプ１４のセット入力とに接続
される。
ゲート１２の出力はフリツプフロツプ１４のリセット入
力に接続される。
フリツプフロツプ１４はセット入力信号およびリセット
入力信号の供給に応答してロック（ＬＯＣＫ）信号およ
びアンロツク（ＬＯＣＫ）信号をそれぞれ出力する。
ＬＯＣＫ信号はＡＮＤゲート１５の別の入力とタイマ１
６の始動入力とに供給される。
タイマ１６は、フリツプフロツプ１４からアンロツク（
ＬＯＣＫ）信号を受取るためのリセット入力を有する。
タイマ１６の出力はＯＲゲート１２の入力に接続される
。
ＡＮＤゲート１５は打切り（ Ａｂｏｒｔ ）信号を与
えるための出力２２を有する。
アクセスを望む装置から受取る上記（ＡＤＤＲＥＳＳ
ＥＮＣＯＤＥＤ）信号は、選択されたメモリ・ブロッ
クのアドレスとこのブロック内の指定された記憶位置と
を指定する。
更に、指定された特定の操作シーケンスを実行するため
に、このシーケンスを指定する指令が（ＡＤＤＲＥＳＳ
ＥＮＣＯＤＥＤ）信号内に符号化されている。
図において上記指令を与える信号はリモートレジスタ１
７の入力８に与えられる。
リモートレジスタ１７の出力は第２のデコーディング手
段（デコーダ）１８に接続される。
デコーダ１８の出力２１及び２４は、ＯＲゲート１１お
よび１２の１人力にそれぞれ接続されるとともにＯＲゲ
ート１９の一対の入力にそれぞれ接続される。
ゲート１９の出力は、データ処理システムのメモリと通
常関連する型のアドレス・レジスタ３０の特定ノ入力３
３に接続される。
図に示す如く、（ＡＤＤＲＥＳＳ ＥＮＣＯＩ）ＥＤ）
信号はアドレス・レジスタ３０の入力９に供給される。
このレジスタ３０の出力はデコーダ３５においてデコー
デイングさへしかる後関連するデータ処理システムのメ
モリ３６に供給されて所望のブロックおよび記憶位置を
アドレス指定する。
次に図に示される装置の動作を、先ずメモリ３６の特定
の記憶装置３７において行われるべき読出し一変更一書
込み操作について説明する。
前に述べたように、第１の装置、例えばデータ処理シス
テムのＣＰＵがこの読出し一変更一書込み操作を行って
いる期間中は別の装置（例えば別のＣＰＵ）が同様な操
作を行うために、その特定の記憶位置の属する選ばれた
メモリ・ブロックをアクセスするのを拒否することが大
切である。
前述したように、実施されるべき操作は第１のＣＰＵか
らデコーダ１０の入力端子７に供給される１組の信号に
符号化されている。
読出し操作部分において、供給された入力信号がデコー
ディングされてデコーダ１０の出力２０に読出しロック
（ＲＥＡＤ ＬＯＣＫ）信号と称する特別の信号が発生
する。
この信号は、ＯＲゲート１１に供給さ札ロック・フリツ
プフロツプ１４をセットさせる。
これにより対応するロック（ＬＯＣＫ）信号はロック・
フリツプフロツプ１４の出力に発生する。
このロック（ＬＯＣＫ’）信号は、ＡＮＤゲ゛一ト１５
の入力２６に供給される。
ＯＲゲート１１の出力信号は更にＡＮＤゲート１５の一
方の入力に供給されるが、コック・フリツプフロツプ１
４に固有の遅延のためＡＮＤゲート１５を導通状態にす
る事ができない。
この遅延は（ＬＯＣＫ）信号が迅速に生成されてＯＲゲ
ート１１の出力信号と同時にＡＮＤゲート１５に供給さ
れるのを阻止する。
生或されたロック（ＬＯＣＫ）信号はタイマ１６に供給
されてタイマ１６の動作を開始させる。
デコーダ１０に（ＣＯＭＭＡＮＤＳ ＥＮＣＯＤＥＤ）
信号が供給されると同時に，（ＡＤＤＲＥＳＳＥＮＣＯ
ＤＥＤ）信号がアドレス・レジスタ３０の入力に供給さ
札デコーディングされた後、選択されたメモリ・ブロッ
ク３７および該ブロック内の指定された記憶位置をアド
レス指定し所望の情報を読出す。
読出された情報はメモリ・ブロック３７をアクセスして
いるＣＰＵに送られる。
メモリ３６から読出されたデータがＣＰＵで処理された
後、操作シーケンスの書込み部分が開始さへ指定された
記憶位置に修正された（変更された）データを書戻す。
この時、ＣＰＵは再びデコーダ１０の入力７に（ＣＯＭ
ＭＡＮＤＳＥＮＣＯ−ＤＥＤ）信号を供給する。
デコーダ１０はその出力２３に、以下「書込みアンロツ
ク（ ＷＲ Ｉ Ｔ ＥＵＮＬＯＣＫ）信号」と呼ぶ出
力信号を発生する。
この（ＷＲＩＴＥ ＵＮＬＯＣＫ）信号はＯＲゲート１
２に供されてフリツプフロツプ１４をリセットにし、他
の装置（例えば他のＣＰＵ）が選択されたメモリ・ブロ
ックをアクセスするのを可能にする。
フリツプフロツプ１４のリセット動作によってアンロツ
ク（ＬＯＣＫ）信号が発生する。
この（ＬＯＣＫ）信号は、正常動作において、ロック（
ＬＯＣＫ）信号により開始するタイミング・サイクルが
完了する時点に先立ってタイマ１６をリセットする。
もしタイマ１６が予め定められた値を超える前にアンロ
ツク（ＬＯＣＫ）信号が生じなければ、信号３９がＯＲ
ゲート１２に供給され、これによりロック・フリツプフ
ロップ１４を自動的にリセットする。
このタイマ機能は、いろいろな要因（障害の発生、ハー
ドウエアの故障等）によりシーケンスの書込み部分を送
出できなくなるＣＰＵ状態を克服するのに有用である。
ロック・フリツプフロツプ１４がリセットされる時点に
先立って別のＣＰＵがメモリ・ブロック３７における読
出し一変更一書込み操作を望んだ場合、そのＣＰＵから
入力７，９にそれぞれ供給される（ＣＯＭＭＡＮＤＳ
ＥＮＣＯＤＥＤ）信号および（ＡＤＤＲＥＳＳ ＥＮＣ
ＯＤＥＤ）信号は実質上第１のＣＰＵについて上述した
ものと同じである。
前述と同様に、デコーダ１０に（ＣＯＭＭＡＮＤＳ Ｅ
ＮＣ−ＯＤＥＤ）信号が送られてその出力２０に読出し
ロック（ＲＥＡＤ ＬＯＣＫ）信号が発生し、この読出
しロック信号はＯＲゲート１１を介してＡＮＤゲート１
５の入力２５に供給される。
第１のＣＰＵから得た先の読出しロック信号を供給され
てロック・フリツプフロツプ１４は、セット状態にある
ため、新たな読出しロック（ＲＥＡＤ ＬＯＣＫ）信号
はフリツプフロツプ１４に対して伺らの作用も及ぼさな
い。
しかし、ロック（ＬＯＣＫ）信号がＡＮＤゲート１５の
一方の入力２６に存在するため、他方の入力２５への新
たな読出しロック（ＲＥＡＤＬＯＣＫ）信号の印加によ
ってＡＮＤゲート１５は導通状態になる。
その結果、ＡＮＤゲート１５の出力２２は打切り（Ａｂ
ｏｒｔ）信号が生成される。
この打切り信号は、選択されたメセリ・ブロック３７内
の記嵩位置に対して試みられた読出し一変更一書込み操
作が打切られた（拒絶された）ことを第２のＣＰＵに通
知する。
要約すれば、第２のＣＰＵは特定の操作シーケンス（読
出し一変更一書込み）を所望したためにメモリ・ブロッ
ク３７からロック・アウトされるのである。
しかし、ＬＯＣＫ信号を生成する作用をもたない第２の
ＣＰＵによる別目的操作（つまり非変更読出し操作、通
常の書込み操作等）はたとえメモリ・ブロック３７であ
っても排除されないことに注目されたい。
前述したように、データ処理システムにおいては、シス
テムの各装置が重要事象の発生について通知されること
が必要であり、この目的のためシステム・メモリが使用
され得る。
本発明においては、最下位のメモリ・アドレス即ち記憶
位置「０」がこのような事象の通知のために使用さへこ
の記憶位置はメモリ・ブロック３８内に設定される。
こ＼で注意されたいことは、記憶位置ｒＯＪの選択は単
に便宜のために他ならず、いかなるメモリ・ブロック内
のどんな固定された記憶位置でも信号３３によりアドレ
ス・レジスタ３０に強制設定できることである。
この記憶位置に記録され保護されねばならない情報は、
例えば、ディスク駆動部が現時操作を完了したときその
事象を通知するこ（とができる。
このような事象は、当該データ処理システム内の１つま
たはそれ以上のＣＰＵにとって重要であったり、なかっ
たりする。
本発明によれば、予め定められた複数個の特定操作シー
ケンスの中の１つを実行するためにメモリ内のいずれか
の記憶位置をアドレス指定するＣＰＵは、始めにアドレ
ス指定された記憶位置をアクセスする代りに、当該事象
が記録された「Ｏ」の記憶位置のアドレス指定を強制さ
れることにより当該事象に関する情報を受取る。
而してｒＯＪの記憶位置のアドレス指定を強制させられ
たＣＰＵは、割込みセル内に記憶された情報を読出す。
７２種類の事象迄が記憶場所ｒＯＪに記録でき、各事象
に対して固有のセルが割当てられる。
処理中、割込みセルの内容は、そこに記憶された情報が
当分コンピュータシステムの他の部分に誤って提供され
ないように１時的に無効となる。
読出されたデータを検査した結果ＣＰＵがこのようなデ
ータは己れにとって重要でないと決定したならば、その
オリジナル情報は割込みセルに戻される（書戻される）
。
この情報は、システム事象に関する情報を求めてメモリ
のアクセスを望む装置が次に検査を行う際に利用可能と
なる。
しかし、読出された情報がＣＰＵにとって有意義であれ
ば、ＣＰＵはこの情報を受取り、己れにとって意義のあ
る割込みセルのみを標準条件にセットすることにより応
答する０この標準条件は、将来割込みセル内に記録され
るべき別の重要な事象が発生した際に受取る情報に対し
て割込みセルを準備させる。
標準条件はまた、別のＣＰＵが己れにとって重要な情報
について割込みセルを照会するのを可能にする。
これまでの説明から明らかなように、指定された記憶位
置、即ち割込みセルに対するアクセスは、セルの内容が
第１のＣＰＵにより読出された時点からその元の状態に
復元（書戻し）されるかまたは標準条件にリセットされ
る時点までの時間期間中データ処理システム内の別の装
置に対して拒否されねばならない。
もし別の装置がこの時間期間中アクセスを阻止されない
としたら、その装置は割込みセルから誤った情報を読出
すことになる。
本発明によれば、そのようなロック・アウトは、上記時
間期間中別の装置が割込みセルの属するメモリ・ブロッ
クをアクセスするのを拒否することにより行われる。
システムメモリから隔てられて配置されるリモートレジ
スタ１７が使用され、メモリアクセスを求める装置が出
した命令から得た特別の指令コードを用いて、メモリに
関する特定の操作シーケンスを実施するため遠隔レジス
タ１７をアドレス指定する。
更に、問題の装置、例えばメモリアクセスを求める第１
のＣＰＵからの符号化指令信号がデコーダ１０によりデ
コーディングされて出力線３２に読出しリモートレジス
タ信号が得らへこの信号はＯＲゲート１３に供給される
及同時に、（ＡＤＤＲＥＳＳ ＥＮＣＯＤＥＤ）信号が
アドレス・レジスタ３０の入力９とリモートレジスタ１
７の入力８とに供給される。
前に述べたように、入力８に供給される信号には実行さ
れるべき所望の操作シーケンスを表わす指令が含まれて
いる。
線３２からの付勢作用によりＯＲゲート１３は応答出力
信号を与え、この応答出力信号は線３４を介して遠隔レ
ジスタ１Ｔのラッチ入力に印加される。
このラッチ信号の印加によって、入力８からリモートレ
ジスタ１７に与えられるアドレスのサブフィールドがト
ラツプされる。
レジスタ１７の出力はデコーダ１８でデコーディングさ
へ操作の読出し部分の期間中、デコーディングの結果生
じた出力信号がデコーダの出力線２１に与えられる。
（ＸＥＣ ＬＯＣＫ）信号と呼ぶこの出力信号はＯＲゲ
ート１１の一方の入力に供給さへロック・フリツプフロ
ツプ１４をセット状態にする。
（ＸＥＣ ＬＯＣＫ）信号は更にＯＲゲート１９の一方
の入力に供給さへこれによりアドレス・レジスタ３０の
入力３３に応答出力信号を与える。
前に述べたように、アドレス・レジスタ３０の入力９に
与えられる（ＡＤＤＲＥＳＳ ＥＮＣＯＤＥＤ）信号
によりアドレス相定されるアドレス位置はメモリ３６の
どこでもよく、例えばメモリ・ブロック３７内でもよい
。
しかし、入力３３からアドレス・レジスタ３０に供給さ
れる信号がアドレス・レジスタを「Ｏ」に強制するため
、割込みセルの位置するメモリの最下位の位置がアドレ
ス指定される。
これにより割込みセルに記憶された情報が第１のＣＰＵ
に対して読出さへセルの内容は一時的に変更される。
操作の書込み部分の期間中、入力７に供給される信号が
デコーダ１０でデコーデイングされて出力線３１に書込
みリモートレジスタ信号が得らへこの信号はＯＲゲート
１３に供給される。
前述と同様に、ＯＲゲート１３の出力信号は線３４を介
してリモートレジスタ１７をラッチするよう作用し、こ
れにより入力８に同時に与えられている（ＡＤＤＲＥＳ
Ｓ ＥＮＣＯＤＥＤ）信号をトラップする。
この（ＡＤＤＲＥＳＳ ＥＮＣＯＤＥＤ）信号はデコー
ダ１８でデコーディングされて出力線２４に（ＳＸＣＵ
ＮＬＯＣＫ）が得られる。
．：（７）（ＳＸＣＵＮＬＯＣＫ）信号はＯＲゲート１
９の他方の入力に供給される。
（ＳＸＣ ＵＮＬＯＣＫ）信号は更に、ロック・フリツ
プフロツプ１４をリセットしてその出力にアンロツク（
ＬＯＣＫ）信号を与えるようＯＲゲート１２の入力に供
給される。
ＯＲゲート１９への（ＳＸＣ ＵＮＬＯＣＫ）信号の供
給により、アドレス・レジスタ３０の入力３３に応答出
力信号が与えられ、前述と同様にしてレジスタ３０にｒ
ＯＪを強制する。
レジスタ３０の出力信号はデコーダ３５においてデコー
ディングされた後メモリ３６のｒＯＪの記憶位置をアド
レス指定し、前述のように割込みセルから先に読出され
た情報を書戻すかあるいは割込みセルを標準状態に設定
する。
第１のＣＰＵが読出しリモートレジスタ／書込みリモー
トレジスタ操作シーケンスを行う目的で割込みセルをア
クセスする期間中に別の装置がメモリ・ブロック３８の
アクセスを求めた場合には、もしそのアクセスが前述し
たような特定の操作シーケンス、即ち読出しロック（Ｒ
ＥＡＤ ＬＯＣＫ）／書込みアンロツク（ＷＲＩＴＥ
ＵＮＬＯＣＫ）または読出しリモートレジスタ／書込み
リモートレジスタ操作の１つを行うためのアクセスであ
るならば（ＸＥＣ ＬＯＣＫ）信号が生成される。
新たに生成された（ＸＥＣ ＬＯＣＫ）信号がＯＲゲー
ト１１に供給されると、ＡＮＤゲート１５の一方の入力
２５が付勢される。
ロック・フリツプフロップ１４がセット状態にあってＡ
ＮＤゲート１５の他方の入力２６も付勢状態にあれば、
ＡＮＤゲート１５は導通状態になる。
ＡＮＤゲート１５の出力２２に発生した出力信号は他の
アクセス要求装置に対して所望の操作が打切られた（拒
否された）こと、従ってそのシーケンスを再度試みるべ
きことを通知する。
前述したことから、明らかなように、本発明は別の装置
によるアクセスに対してメモリ内の選択されたブロック
における情報を保護する機能を有し、選択されたメモリ
・ブロックが同じ目的で第１の装置によりアクセスされ
ている期間中は、予め定められた複数の特定操作シーケ
ンスの中の１つまたはそれ以上が第２の装置によって行
われないようにする。
アクセスを拒否された操作シーケンスを表示するのに特
別信号を用いるため、本発明では許された非競合操作シ
ーケンスを実行するために同じメモリ・ブロックをアク
セスすることに対しては妨害（拒否）しない。
更に、第１の装置が選択されたメモリ・ブロックをアク
セスしている期間中他のメモリ・ブロックー＼のアクセ
スはいかなる目的であろうといかなる装置からであろう
と拒否されることはない。
従って本発明によれば、データ処理システムのメモリに
記憶された所望の情報の保護システム性能を低下するこ
となく達成されるのである。
なお本発明の望ましい実施態様について本発明を記述し
たが、当業者にとっては本発明の技術思想の範囲内で多
くの変更例が可能であることは明らかである。
【図面の簡単な説明】
図は本発明の好適な実施態様の回路を示す図である。 １０・・・デコーダ、１１，１２，１３，１９・・・Ｏ
Ｒゲート、１４・・・ロック・フリツプフロップ、１５
・・・ＡＮＤゲート、１６・・・タイマ、１７・・・リ
モートレジスタ、１８．３５・・・デコーダ、３０・・
・アドレス・レジスター ３６・・・メモリ。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも１つのメモリ３６および前記メモリ３６
    と相互に作用する複数の装置が備えられ、前記メモリ３
    ６は各々が複数のメモリ位置を含む複数個のブロック３
    ７．３８にデータを記憶するよう構成され、前記メモリ
    ３６に接続し、かつ特定のメモリ位置へのアクセスを求
    めるいずれかの前記装置によって与えられるアドレス信
    号（ＡＤＤＲＥＳＳ ＥＮＣＯＤＥＤ）に応答して前記
    メモリ３６の選択されたブロック内の前記特定のメモリ
    位置をアドレスするアドレスレジスタ手段３０が備えら
    れたデータ処理システムにおいて、第１の前記装置が前
    記選択されたブロックと係わっている間該ブロックへの
    アクセスを求める別の装置が複数の予め定められた特定
    の操作シーケンスのいずれかを実行することのないよう
    にロックアウトを行うためのメモリ・ロック装置であっ
    て、アクセスを要求する装置から受取った指令信号（Ｃ
    ＯＭＭＡＮＤＳ ＥＮＣＯＤＥＤ）に従って少なくと
    も前記複数の特定操作シーケンスの第１および第２の操
    作シーケンスをそれぞれ表示する第１の対の信号（ＬＥ
    ＡＤ ＬＯＣＫ，ＷＲＩＴＥ ＬＯＣＫ）および第２の
    対の信号（ＲＥＡＤ ＲＥＭＯＴＥ ＲＥＧＩ−ＳＴＥ
    Ｒ，■ＩＴＥ ＲＥＭＯＴＥ ＲＥＧＩＳＴＥＲ）を発
    生する第１のデコーディング手段１０と、前記アドレス
    信号（ＡＤＤＲＥＳＳ ＥＮＣＯＤＥＤ）から得られ
    た入力信号によって作動し、かつその制御端子の励起に
    よってラッチされるリモートレジスタ１７と、 前記リモートレジスタ１７の出力に接続され前記入力信
    号に従って少なくとも前記複数の特定操作シーケンスの
    第３の操作シーケンスを表示する第３の対の信号（ＸＥ
    Ｃ ＬＯＣＫＳ ＳＸＣＵＮＬＯＣＫ）を発生する第２
    のデコーディング手段１８と、そのセット入力の励起に
    応答してロック（ＬＯＣＫ）信号を発生するとともにそ
    のリセット入力の励起に応答してアンロツク（ＬＯＣＫ
    ）信号を発生するロック・フリツプフロツプ１４と、 前記第１および第３の対の信号のそれぞれ一方（ＲＥＡ
    Ｄ ＬＯＣＫ％ＸＥＣ ＬＯＣＫ）を前記ロック・フリ
    ツプフロツプ１４のセット入力に接続する手段１１と、 前記第１および第３の対の信号のそれぞれ他方（ＷＲＩ
    ＴＥ ＵＮＬＯＣＫ，ＳＸＣ ＵＮＬＯＣＫ）を罰記ロ
    ツク・フリツプフロツプ１４のリセット入力に接続する
    手段１２と、 前記第２の対の信号（ＲＥＡＤ ＲＥＭｐＴＥＲＥＧＩ
    ＳＴＥＲ，ＷＲＩＴＥ ＲＥＭＯＴＥ ＲＥＧＩ−
    ＳＴＥＲ）を前記リモートレジスタ１７の制御端子に接
    続する手段１３と、 前記アドレスレジスタ３０に所定のメモリ位置を強制的
    にアクセスさせるよう前記第３の対の信号（ＸＥＣ Ｌ
    ＯＣＫ，ＳＸＣ ＵＮＬＯＣＫ）を前記アドレスレジス
    タ３０に接続する手段１９と、前記ロック（ＬＯＣＫ）
    信号と前記第１および第３の対の信号のそれぞれ一方（
    ＲＥＡＤ ＬＯＣＫ，ＸＥＣ ＬＯＣＫ）の少なくとも
    １つとを同時に受取ることに応答して打切り（Ａｂｏｒ
    ｔ）信号を発生する手段１５と、 を具備するメモリ・ロック装置。
JP53003672A 1977-01-18 1978-01-17 メモリ・ロック装置 Expired JPS5837587B2 (ja)

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