JPH05225117A - 主記憶装置の排他制御回路 - Google Patents
主記憶装置の排他制御回路Info
- Publication number
- JPH05225117A JPH05225117A JP2706592A JP2706592A JPH05225117A JP H05225117 A JPH05225117 A JP H05225117A JP 2706592 A JP2706592 A JP 2706592A JP 2706592 A JP2706592 A JP 2706592A JP H05225117 A JPH05225117 A JP H05225117A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- access
- processor
- information
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】ソフトウェアのタスク処理時間の短縮および主
記憶装置の使用効率を向上させることの可能な主記憶装
置の排他制御回路を提供すること。 【構成】任意のＣＰＵから主記憶装置へのアクセス動作
時に、アドレス情報とアクセス・ロック情報とアクセス
・ロックしたＣＰＵのＣＰＵ識別コードとを受信し格納
する記憶部１６と、今受信した情報と既に蓄積している
情報とを比較する比較回路１８と、任意のＣＰＵから主
記憶装置にアクセスするときのバス使用要求に対する調
停を行うと共に共通領域に対するアクセスであって、比
較回路１８の比較し、ＣＰＵ識別コードが一致している
かあるいはアクセス・ロックがなされていない場合に
は、記憶部１６が受信したアドレス情報とバス使用要求
時のアクセス・ロック情報とＣＰＵ識別コードとを記憶
部１６内に蓄えるとともに主記憶装置にアクセス要求し
たＣＰＵに対しバス使用許可を出すバス調停部１２とを
有する。
記憶装置の使用効率を向上させることの可能な主記憶装
置の排他制御回路を提供すること。 【構成】任意のＣＰＵから主記憶装置へのアクセス動作
時に、アドレス情報とアクセス・ロック情報とアクセス
・ロックしたＣＰＵのＣＰＵ識別コードとを受信し格納
する記憶部１６と、今受信した情報と既に蓄積している
情報とを比較する比較回路１８と、任意のＣＰＵから主
記憶装置にアクセスするときのバス使用要求に対する調
停を行うと共に共通領域に対するアクセスであって、比
較回路１８の比較し、ＣＰＵ識別コードが一致している
かあるいはアクセス・ロックがなされていない場合に
は、記憶部１６が受信したアドレス情報とバス使用要求
時のアクセス・ロック情報とＣＰＵ識別コードとを記憶
部１６内に蓄えるとともに主記憶装置にアクセス要求し
たＣＰＵに対しバス使用許可を出すバス調停部１２とを
有する。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置の排他制御回
路に関し、特に密結合マルチプロセッサでの共有領域を
持つ主記憶装置の排他制御回路に関する。
路に関し、特に密結合マルチプロセッサでの共有領域を
持つ主記憶装置の排他制御回路に関する。
【０００２】
【従来の技術】従来の主記憶装置の排他制御回路は、マ
ルチプロセッサからの主記憶装置上の共有領域へのアク
セスの排他制御では、共有領域をアクセス・ロックおよ
びアンロックするためのロックフラグを主記憶装置上の
共有領域の一部に有し、プロセッサ（以下ＣＰＵと記
す）が主記憶装置上の共有領域にアクセスする際は、ま
ずロックフラグをソフトウェアが参照し、次にロックフ
ラグが未セットでアクセス可能時は、“アクセス・ロッ
ク命令”を発行し、主記憶装置上の共有領域内のロック
フラグをセットし、ロックフラグのある領域以外の共有
領域に他のプロセッサのアクセスを禁止した後、主記憶
装置上の共有領域にアクセスし、アクセスが終了すると
“アクセス・アンロック命令”を発行し主記憶装置上の
共有領域内のロックフラグをリセットする。
ルチプロセッサからの主記憶装置上の共有領域へのアク
セスの排他制御では、共有領域をアクセス・ロックおよ
びアンロックするためのロックフラグを主記憶装置上の
共有領域の一部に有し、プロセッサ（以下ＣＰＵと記
す）が主記憶装置上の共有領域にアクセスする際は、ま
ずロックフラグをソフトウェアが参照し、次にロックフ
ラグが未セットでアクセス可能時は、“アクセス・ロッ
ク命令”を発行し、主記憶装置上の共有領域内のロック
フラグをセットし、ロックフラグのある領域以外の共有
領域に他のプロセッサのアクセスを禁止した後、主記憶
装置上の共有領域にアクセスし、アクセスが終了すると
“アクセス・アンロック命令”を発行し主記憶装置上の
共有領域内のロックフラグをリセットする。
【０００３】
【発明が解決しようとする課題】上述した従来の主記憶
装置の排他制御回路は、複数台のＣＰＵが主記憶装置上
の共有領域をアクセスする時、ソフトウェアで主記憶装
置上の共有領域がロック中か否かの確認をし、主記憶装
置上の共有領域内のロックフラグをセットし、アクセス
が終了した後ロックフラグをリセットする必要があるの
で、ソフトウェアのタスク処理時間が増加するという問
題点がある。また、主記憶装置上の共有領域の一部をア
クセスする場合でも主記憶装置上の共有領域全体をロッ
クするので、主記憶装置上の共有領域の使用効率を下げ
るという問題点もある。
装置の排他制御回路は、複数台のＣＰＵが主記憶装置上
の共有領域をアクセスする時、ソフトウェアで主記憶装
置上の共有領域がロック中か否かの確認をし、主記憶装
置上の共有領域内のロックフラグをセットし、アクセス
が終了した後ロックフラグをリセットする必要があるの
で、ソフトウェアのタスク処理時間が増加するという問
題点がある。また、主記憶装置上の共有領域の一部をア
クセスする場合でも主記憶装置上の共有領域全体をロッ
クするので、主記憶装置上の共有領域の使用効率を下げ
るという問題点もある。
【０００４】本発明の目的は、ソフトウェアのタスク処
理時間の短縮および主記憶装置の使用効率を向上させる
ことの可能な主記憶装置の排他制御回路を提供すること
にある。
理時間の短縮および主記憶装置の使用効率を向上させる
ことの可能な主記憶装置の排他制御回路を提供すること
にある。
【０００５】
【課題を解決するための手段】本発明の主記憶装置の排
他制御回路は、複数のプロセッサがバスを介して接続す
る共通領域を持つ主記憶装置の排他制御回路において、
任意のプロセッサから前記主記憶装置へのアクセス動作
時にアドレス情報とアクセス・ロック情報とアクセス・
ロックしたプロセッサのプロセッサ識別コードとを受信
し格納する記憶部と、この記憶部が前記受信した情報と
前記記憶部が既に蓄積している情報とを共に受入れ比較
する比較回路と、任意のプロセッサから前記主記憶装置
にアクセスするときのバス使用要求に対してはバス使用
優先度の比較及びバスを現在使用中か否かの調停を行う
と共に前記共通領域に対するアクセスであって前記比較
回路の比較した結果プロセッサ識別コードが一致してい
るかあるいはアクセス・ロックがなされていない場合に
は、前記記憶部が受信したアドレス情報とバス使用要求
時のアクセス・ロック情報とバス使用要求した前記プロ
セッサのプロセッサ識別コードとを前記記憶部内に蓄え
るとともに前記主記憶装置にアクセス要求した前記プロ
セッサに対しバス使用許可を出すバス調停部とを有する
構成である。
他制御回路は、複数のプロセッサがバスを介して接続す
る共通領域を持つ主記憶装置の排他制御回路において、
任意のプロセッサから前記主記憶装置へのアクセス動作
時にアドレス情報とアクセス・ロック情報とアクセス・
ロックしたプロセッサのプロセッサ識別コードとを受信
し格納する記憶部と、この記憶部が前記受信した情報と
前記記憶部が既に蓄積している情報とを共に受入れ比較
する比較回路と、任意のプロセッサから前記主記憶装置
にアクセスするときのバス使用要求に対してはバス使用
優先度の比較及びバスを現在使用中か否かの調停を行う
と共に前記共通領域に対するアクセスであって前記比較
回路の比較した結果プロセッサ識別コードが一致してい
るかあるいはアクセス・ロックがなされていない場合に
は、前記記憶部が受信したアドレス情報とバス使用要求
時のアクセス・ロック情報とバス使用要求した前記プロ
セッサのプロセッサ識別コードとを前記記憶部内に蓄え
るとともに前記主記憶装置にアクセス要求した前記プロ
セッサに対しバス使用許可を出すバス調停部とを有する
構成である。
【０００６】本発明の主記憶装置の排他制御回路は、バ
ス調停部が任意のプロセッサからの主記憶装置へのアク
セスのためのバス使用要求を受け、このバス使用要求が
共通領域に対するものであって、記憶部が蓄えている情
報と受信情報とを比較回路によって比較した結果プロセ
ッサ識別コードが不一致で、アクセス・ロックされてい
る場合には、前記主記憶装置にアクセス要求した前記プ
ロセッサのバス使用要求を一度終了させるため、前記記
憶部のアドレス情報とアクセス・ロック情報とプロセッ
サ識別コードとを書き換えずに、バス使用要求した前記
プロセッサに対してバス使用不許可を通知する機能を有
してもよい。
ス調停部が任意のプロセッサからの主記憶装置へのアク
セスのためのバス使用要求を受け、このバス使用要求が
共通領域に対するものであって、記憶部が蓄えている情
報と受信情報とを比較回路によって比較した結果プロセ
ッサ識別コードが不一致で、アクセス・ロックされてい
る場合には、前記主記憶装置にアクセス要求した前記プ
ロセッサのバス使用要求を一度終了させるため、前記記
憶部のアドレス情報とアクセス・ロック情報とプロセッ
サ識別コードとを書き換えずに、バス使用要求した前記
プロセッサに対してバス使用不許可を通知する機能を有
してもよい。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図２は本発明を適用したシステムの一実施
例のブロック図である。
例のブロック図である。
【０００９】図において、排他制御回路１は、ＣＰＵ
２，３，４と接続し、ＣＰＵ２，３，４とこれらが共有
している主記憶装置５との間を接続しているアドレス・
バス６とデータ・バス７とのバス使用要求に対する調停
を行っている。
２，３，４と接続し、ＣＰＵ２，３，４とこれらが共有
している主記憶装置５との間を接続しているアドレス・
バス６とデータ・バス７とのバス使用要求に対する調停
を行っている。
【００１０】図３はバス使用要求に使用するコードのビ
ット配列の一例を説明する説明図である。
ット配列の一例を説明する説明図である。
【００１１】ＣＰＵ２，３，４は、バス使用要求時にそ
れぞれアクセスしようとしている主記憶装置５のブロッ
クのアドレス情報３１（ｍビットからなる）と、アクセ
ス・ロック／アンロック情報３２（１ビットからなる）
と、バス使用要求３３（１ビットからなる）とで構成す
るバス使用要求コード３４，３５，３６を出力する。
れぞれアクセスしようとしている主記憶装置５のブロッ
クのアドレス情報３１（ｍビットからなる）と、アクセ
ス・ロック／アンロック情報３２（１ビットからなる）
と、バス使用要求３３（１ビットからなる）とで構成す
るバス使用要求コード３４，３５，３６を出力する。
【００１２】次に図２に戻り各部の概略の機能について
説明する。
説明する。
【００１３】ＣＰＵ２，３，４には、バス使用要求コー
ド３４，３５，３６の出力する機能と、この出力に対す
るバス使用許可信号３７，３８，３９およびバス使用不
許可信号４０，４１，４２を受信する機能とがある。Ｃ
ＰＵ２，３，４は、バス使用不許可信号４０，４１，４
２を受信すると、一度バス使用要求コード３４，３５，
３６の内、バス使用要求３３の部分を偽にすることによ
ってバス使用要求コード３４，３５，３６を解放する機
能を有する。
ド３４，３５，３６の出力する機能と、この出力に対す
るバス使用許可信号３７，３８，３９およびバス使用不
許可信号４０，４１，４２を受信する機能とがある。Ｃ
ＰＵ２，３，４は、バス使用不許可信号４０，４１，４
２を受信すると、一度バス使用要求コード３４，３５，
３６の内、バス使用要求３３の部分を偽にすることによ
ってバス使用要求コード３４，３５，３６を解放する機
能を有する。
【００１４】アドレス・バス６およびデータ・バス７
は、バス使用許可を受けたＣＰＵからのアドレスおよび
データの転送に使用する。
は、バス使用許可を受けたＣＰＵからのアドレスおよび
データの転送に使用する。
【００１５】主記憶装置５は、ＣＰＵ２，３，４が共有
する共有領域８と単独で使用する専有領域９とを有し、
この中で共有領域８は複数のブロックに別れている。
する共有領域８と単独で使用する専有領域９とを有し、
この中で共有領域８は複数のブロックに別れている。
【００１６】図１は本発明の一実施例の排他制御回路の
ブロック図である。
ブロック図である。
【００１７】排他制御回路１は、ＣＰＵ２，３，４から
のバス使用要求コード３４，３５，３６受信し、それぞ
れをアドレス情報３１とアクセス・ロック／アンロック
情報３２とバス使用要求３３とに分解し分配するバス使
用要求コード分配部１１と、ＣＰＵ２，３，４から主記
憶装置５にアクセスするときの、各バス使用要求３３の
バス使用優先度の比較およびアドレス・バス６およびデ
ータ・バス７を現在使用中か否かの比較を行い、バス使
用許可信号３７，３８，３９およびバス使用不許可信号
４０，４１，４２を出力するバス調停部１２と、コード
分配部１１から受信したＣＰＵ２，３，４ごとのアドレ
ス情報３１とアクセス・ロック／アンロック情報３２と
から、別途受信するバス調停部１２での比較結果の許可
候補信号２１，２２，２３に従い対応する情報を選択
し、アドレス情報３１およびアクセス・ロック／アンロ
ック情報３２を受信したデータを一時的に蓄積するコー
ド・ラッチ・レジスタ１４に出力するセレクタ部１３
と、許可候補信号２１，２２，２３を受信しコード化し
てＣＰＵ識別コードとして出力するエンコード部（以下
ＥＮＣと記す）１５と、コード・ラッチ・レジスタ１４
からのアドレス情報３１とＥＮＣ１５の出力するＣＰＵ
識別コードとを記憶しアクセス・ロック状況信号を出力
する記憶部１６と、記憶部１６が記憶している情報のセ
ット／リセットを制御する記憶部セット／リセット制御
部１７と、記憶部１６の出力するアクセス・ロック状況
信号とＥＮＣ１５の出力するＣＰＵ識別コードとを比較
し、信号が一致しているか、アクセス・ロック状況信号
のロックフラグがすべて未セットであれば許可信号を、
その他の場合には不許可信号をバス調停部１２に出力す
る比較回路１８とを有する。
のバス使用要求コード３４，３５，３６受信し、それぞ
れをアドレス情報３１とアクセス・ロック／アンロック
情報３２とバス使用要求３３とに分解し分配するバス使
用要求コード分配部１１と、ＣＰＵ２，３，４から主記
憶装置５にアクセスするときの、各バス使用要求３３の
バス使用優先度の比較およびアドレス・バス６およびデ
ータ・バス７を現在使用中か否かの比較を行い、バス使
用許可信号３７，３８，３９およびバス使用不許可信号
４０，４１，４２を出力するバス調停部１２と、コード
分配部１１から受信したＣＰＵ２，３，４ごとのアドレ
ス情報３１とアクセス・ロック／アンロック情報３２と
から、別途受信するバス調停部１２での比較結果の許可
候補信号２１，２２，２３に従い対応する情報を選択
し、アドレス情報３１およびアクセス・ロック／アンロ
ック情報３２を受信したデータを一時的に蓄積するコー
ド・ラッチ・レジスタ１４に出力するセレクタ部１３
と、許可候補信号２１，２２，２３を受信しコード化し
てＣＰＵ識別コードとして出力するエンコード部（以下
ＥＮＣと記す）１５と、コード・ラッチ・レジスタ１４
からのアドレス情報３１とＥＮＣ１５の出力するＣＰＵ
識別コードとを記憶しアクセス・ロック状況信号を出力
する記憶部１６と、記憶部１６が記憶している情報のセ
ット／リセットを制御する記憶部セット／リセット制御
部１７と、記憶部１６の出力するアクセス・ロック状況
信号とＥＮＣ１５の出力するＣＰＵ識別コードとを比較
し、信号が一致しているか、アクセス・ロック状況信号
のロックフラグがすべて未セットであれば許可信号を、
その他の場合には不許可信号をバス調停部１２に出力す
る比較回路１８とを有する。
【００１８】次に動作について説明する。
【００１９】ここで、図２において、ＣＰＵ２が、主記
憶装置５の共有領域８の一部、図示していないブロック
“０”をアクセス・ロックしてアクセス要求する場合に
ついて全体的な動作について簡単に説明する。以後の説
明には主に図２を使用し、特に排他制御回路１内の機能
については図１の名称を使用する。
憶装置５の共有領域８の一部、図示していないブロック
“０”をアクセス・ロックしてアクセス要求する場合に
ついて全体的な動作について簡単に説明する。以後の説
明には主に図２を使用し、特に排他制御回路１内の機能
については図１の名称を使用する。
【００２０】ＣＰＵ２は、バス使用要求コード３４を出
力する。排他制御回路１は、このバス使用要求コード３
４を受け取り、任意のＣＰＵから主記憶装置５へアクセ
スするときのバス使用要求のバス使用優先度の比較およ
びバスを現在使用中か否かの比較を行い、ＣＰＵ２がバ
スを使用可能ならば、主記憶装置５のブロック“０”が
他のＣＰＵ３，４のいずれかによってアクセス・ロック
しているか否かを比較する。比較した結果アクセス・ロ
ックされていないか、あるいは、ＣＰＵ２によってアク
セス・ロックされている場合は、ＣＰＵ２が主記憶装置
５のブロック“０”をアクセス・ロックしたことを記憶
部１６にセットし、ＣＰＵ２にバス使用許可信号３７を
返す。もし、比較した結果、既に他のＣＰＵ３，４のい
ずれかによってアクセス・ロックをしていたならば、記
憶部１６は、書き換えずにＣＰＵ２にバス使用不許可信
号４０を返す。
力する。排他制御回路１は、このバス使用要求コード３
４を受け取り、任意のＣＰＵから主記憶装置５へアクセ
スするときのバス使用要求のバス使用優先度の比較およ
びバスを現在使用中か否かの比較を行い、ＣＰＵ２がバ
スを使用可能ならば、主記憶装置５のブロック“０”が
他のＣＰＵ３，４のいずれかによってアクセス・ロック
しているか否かを比較する。比較した結果アクセス・ロ
ックされていないか、あるいは、ＣＰＵ２によってアク
セス・ロックされている場合は、ＣＰＵ２が主記憶装置
５のブロック“０”をアクセス・ロックしたことを記憶
部１６にセットし、ＣＰＵ２にバス使用許可信号３７を
返す。もし、比較した結果、既に他のＣＰＵ３，４のい
ずれかによってアクセス・ロックをしていたならば、記
憶部１６は、書き換えずにＣＰＵ２にバス使用不許可信
号４０を返す。
【００２１】ＣＰＵ２は、バス使用許可信号３７を受け
ると、データの転送を主記憶装置５に対して行う。バス
使用不許可信号４０を受け場合は、ＣＰＵ２は、一度バ
ス使用要求コード３４の内バス使用要求３３を“偽”に
し、ある一定時間経過後、再度バス使用要求コード３４
内のバス使用要求３３を“真”にする。
ると、データの転送を主記憶装置５に対して行う。バス
使用不許可信号４０を受け場合は、ＣＰＵ２は、一度バ
ス使用要求コード３４の内バス使用要求３３を“偽”に
し、ある一定時間経過後、再度バス使用要求コード３４
内のバス使用要求３３を“真”にする。
【００２２】次に本発明の排他制御回路の動作について
説明する。この場合も図２の説明と同様に、ＣＰＵ２が
アクセス要求するのとし、図面は主に図１を使用する。
説明する。この場合も図２の説明と同様に、ＣＰＵ２が
アクセス要求するのとし、図面は主に図１を使用する。
【００２３】図１において、バス調停回路１は、バス使
用要求コード３４を受け取ると、要求コード分配部１１
によりバス使用要求３３と、アドレス情報３１と、アク
セス・ロック／アンロック情報３２とに分けて出力す
る。コード分配部１１からのバス使用要求３３を受け取
ったバス調停部１２は、任意のＣＰＵから主記憶装置５
へアクセスするときのバス使用要求のバス使用優先度の
比較およびバスを現在使用中か否かの比較を行い、同時
に複数のＣＰＵからのバス使用要求があった場合は、た
だ一つのＣＰＵに対しての許可候補信号（この場合は２
１）をセレクタ部１３とＥＮＣ１５とに出力する。
用要求コード３４を受け取ると、要求コード分配部１１
によりバス使用要求３３と、アドレス情報３１と、アク
セス・ロック／アンロック情報３２とに分けて出力す
る。コード分配部１１からのバス使用要求３３を受け取
ったバス調停部１２は、任意のＣＰＵから主記憶装置５
へアクセスするときのバス使用要求のバス使用優先度の
比較およびバスを現在使用中か否かの比較を行い、同時
に複数のＣＰＵからのバス使用要求があった場合は、た
だ一つのＣＰＵに対しての許可候補信号（この場合は２
１）をセレクタ部１３とＥＮＣ１５とに出力する。
【００２４】セレクタ部１３ではコード分配部１１から
送られてきたアドレス情報３１とアクセス・ロック／ア
ンロック情報３２とを許可候補信号２１対応するＣＰＵ
２からの信号を唯一選択する。選択したアドレス情報３
１は、コード・ラッチ・レジスタ１４にラッチし、記憶
部１６のアドレスになり、同様に、アクセス・ロック／
アンロック情報３２は、コード・ラッチ・レジスタ１４
にラッチされ、記憶部セット／リセット制御部１７の情
報となる。又、許可候補信号２１，２２，２３は、ＥＮ
Ｃ１５によりコード化し比較回路１８に送られる。
送られてきたアドレス情報３１とアクセス・ロック／ア
ンロック情報３２とを許可候補信号２１対応するＣＰＵ
２からの信号を唯一選択する。選択したアドレス情報３
１は、コード・ラッチ・レジスタ１４にラッチし、記憶
部１６のアドレスになり、同様に、アクセス・ロック／
アンロック情報３２は、コード・ラッチ・レジスタ１４
にラッチされ、記憶部セット／リセット制御部１７の情
報となる。又、許可候補信号２１，２２，２３は、ＥＮ
Ｃ１５によりコード化し比較回路１８に送られる。
【００２５】比較回路１８では、ＥＮＣ１５からのＣＰ
Ｕ識別コードと記憶部１６からのアクセス・ロック状況
信号とを比較した結果とが一致しているか、アクセス・
ロック状況信号のロックフラグがすべてセットされてい
ないときは バス調停部１２に対し許可信号を出力し、
ＥＮＣ１５からのＣＰＵ識別コードと記憶部１６からの
アクセス・ロック状況信号とを比較した結果が不一致の
ときは、バス調停部１２に対し不許可信号を出す。
Ｕ識別コードと記憶部１６からのアクセス・ロック状況
信号とを比較した結果とが一致しているか、アクセス・
ロック状況信号のロックフラグがすべてセットされてい
ないときは バス調停部１２に対し許可信号を出力し、
ＥＮＣ１５からのＣＰＵ識別コードと記憶部１６からの
アクセス・ロック状況信号とを比較した結果が不一致の
ときは、バス調停部１２に対し不許可信号を出す。
【００２６】もし、記憶部１６のアドレス情報に従う部
分のロックフラグがすべてセットされていない場合で、
コード・ラッチ・レジスタ１４のロック／アンロック情
報が“ロック”となっているときは、記憶部セット／リ
セット制御部１７によって、コード・ラッチ・レジスタ
１４にラッチしたアドレスとＥＮＣ１５からのＣＰＵ識
別コードとに対応した記憶部１６内の記憶領域にセット
され、このラッチしたアドレスに従う部分のロックフラ
グがセットされていて、ＥＮＣ１５からのＣＰＵ識別コ
ードと一致する場合で、コード・ラッチ・レジスタ１４
のロック／アンロック情報が“アンロック”となってい
るときは、記憶部セット／リセット制御部１７によっ
て、コード・ラッチ・レジスタ１４にラッチしたアドレ
スとＥＮＣ１５からのＣＰＵ識別コードとに対応した記
憶部１６内の記憶領域をリセットする。
分のロックフラグがすべてセットされていない場合で、
コード・ラッチ・レジスタ１４のロック／アンロック情
報が“ロック”となっているときは、記憶部セット／リ
セット制御部１７によって、コード・ラッチ・レジスタ
１４にラッチしたアドレスとＥＮＣ１５からのＣＰＵ識
別コードとに対応した記憶部１６内の記憶領域にセット
され、このラッチしたアドレスに従う部分のロックフラ
グがセットされていて、ＥＮＣ１５からのＣＰＵ識別コ
ードと一致する場合で、コード・ラッチ・レジスタ１４
のロック／アンロック情報が“アンロック”となってい
るときは、記憶部セット／リセット制御部１７によっ
て、コード・ラッチ・レジスタ１４にラッチしたアドレ
スとＥＮＣ１５からのＣＰＵ識別コードとに対応した記
憶部１６内の記憶領域をリセットする。
【００２７】記憶部１６内には、各アドレス・ブロック
ごとに各ＣＰＵに対応するロックフラグをコード化して
格納してある。
ごとに各ＣＰＵに対応するロックフラグをコード化して
格納してある。
【００２８】バス調停部１２は、比較回路１８から許可
信号を受け取ったときは、自己の出力した許可候補信号
２１，２２，２３に対応するＣＰＵ２，３，４にバス使
用許可信号３７，３８，３９を出力し、不許可信号を受
け取ったときは、許可候補信号２１，２２，２３に対応
するＣＰＵ２，３，４に、バス使用不許可信号４０，４
１，４２を出力する。
信号を受け取ったときは、自己の出力した許可候補信号
２１，２２，２３に対応するＣＰＵ２，３，４にバス使
用許可信号３７，３８，３９を出力し、不許可信号を受
け取ったときは、許可候補信号２１，２２，２３に対応
するＣＰＵ２，３，４に、バス使用不許可信号４０，４
１，４２を出力する。
【００２９】図２に示すメモリ５の共有領域以外へのア
クセス時には、アドレス情報３１のコードをある特定の
値に決めておき、このコードを受信した時には、バス調
停部１２はロックフラグとの比較は行わず、任意のＣＰ
Ｕから主記憶装置５にアクセスするときのバス使用要求
のバス使用優先度の比較及びバスを現在使用中か否かの
比較のみを行い、バス使用許可信号３７，３８，３９を
返す。
クセス時には、アドレス情報３１のコードをある特定の
値に決めておき、このコードを受信した時には、バス調
停部１２はロックフラグとの比較は行わず、任意のＣＰ
Ｕから主記憶装置５にアクセスするときのバス使用要求
のバス使用優先度の比較及びバスを現在使用中か否かの
比較のみを行い、バス使用許可信号３７，３８，３９を
返す。
【００３０】
【発明の効果】以上説明したように、本発明は、任意の
プロセッサから主記憶装置へのアクセス動作時にアドレ
ス情報とアクセス・ロック情報とアクセス・ロックした
プロセッサのプロセッサ識別コードとを受信し格納する
記憶部と、この記憶部が受信した情報と記憶部が既に蓄
積している情報とを共に受入れ比較する比較回路と、任
意のプロセッサから主記憶装置にアクセスするときのバ
ス使用要求に対してはバス使用優先度の比較及びバスを
現在使用中か否かの調停を行うと共に共通領域に対する
アクセスであって比較回路の比較した結果プロセッサ識
別コードが一致しているかあるいはアクセス・ロックが
なされていない場合には、記憶部が受信したアドレス情
報とバス使用要求時のアクセス・ロック情報とバス使用
要求したプロセッサのプロセッサ識別コードとを記憶部
内に蓄えるとともに主記憶装置にアクセス要求したプロ
セッサに対しバス使用許可を出すバス調停部とを有する
ことにより、ソフトウェアのタスク処理時間の短縮およ
び主記憶装置の使用効率を向上させることが可能となる
という効果が有る。
プロセッサから主記憶装置へのアクセス動作時にアドレ
ス情報とアクセス・ロック情報とアクセス・ロックした
プロセッサのプロセッサ識別コードとを受信し格納する
記憶部と、この記憶部が受信した情報と記憶部が既に蓄
積している情報とを共に受入れ比較する比較回路と、任
意のプロセッサから主記憶装置にアクセスするときのバ
ス使用要求に対してはバス使用優先度の比較及びバスを
現在使用中か否かの調停を行うと共に共通領域に対する
アクセスであって比較回路の比較した結果プロセッサ識
別コードが一致しているかあるいはアクセス・ロックが
なされていない場合には、記憶部が受信したアドレス情
報とバス使用要求時のアクセス・ロック情報とバス使用
要求したプロセッサのプロセッサ識別コードとを記憶部
内に蓄えるとともに主記憶装置にアクセス要求したプロ
セッサに対しバス使用許可を出すバス調停部とを有する
ことにより、ソフトウェアのタスク処理時間の短縮およ
び主記憶装置の使用効率を向上させることが可能となる
という効果が有る。
【図１】本発明の一実施例の排他制御回路のブロック図
である。
である。
【図２】本発明を適用したシステムの一実施例のブロッ
ク図である。
ク図である。
【図３】バス使用要求に使用するコードのビット配列の
一例を説明する説明図である。
一例を説明する説明図である。
１ 排他制御回路 ２，３，４ プロセッサ（ＣＰＵ） ５ 主記憶装置 ６ アドレス・バス ７ データ・バス ８ 共有領域 ９ 専有領域 １１ バス使用要求コード分配部 １２ バス調停部 １３ セレクタ部 １４ コード・ラッチ・レジスタ １５ エンコード部（ＥＮＣ） １６ 記憶部 １７ 記憶部セット／リセット制御部 １８ 比較回路 ２１，２２，２３ 許可候補信号 ３１ アドレス情報 ３２ アクセス・ロック／アンロック情報 ３３ バス使用要求 ３４，３５，３６ バス使用要求コード ３７，３８，３９ バス使用許可信号 ４０，４１，４２ バス使用不許可信号
Claims (2)
- 【請求項１】 複数のプロセッサがバスを介して接続す
る共通領域を持つ主記憶装置の排他制御回路において、
任意のプロセッサから前記主記憶装置へのアクセス動作
時にアドレス情報とアクセス・ロック情報とアクセス・
ロックしたプロセッサのプロセッサ識別コードとを受信
し格納する記憶部と、この記憶部が前記受信した情報と
前記記憶部が既に蓄積している情報とを共に受入れ比較
する比較回路と、任意のプロセッサから前記主記憶装置
にアクセスするときのバス使用要求に対してはバス使用
優先度の比較及びバスを現在使用中か否かの調停を行う
と共に前記共通領域に対するアクセスであって前記比較
回路の比較した結果プロセッサ識別コードが一致してい
るかあるいはアクセス・ロックがなされていない場合に
は、前記記憶部が受信したアドレス情報とバス使用要求
時のアクセス・ロック情報とバス使用要求した前記プロ
セッサのプロセッサ識別コードとを前記記憶部内に蓄え
るとともに前記主記憶装置にアクセス要求した前記プロ
セッサに対しバス使用許可を出すバス調停部とを有する
ことを特徴とする主記憶装置の排他制御回路。 - 【請求項２】 バス調停部が任意のプロセッサからの主
記憶装置へのアクセスのためのバス使用要求を受け、こ
のバス使用要求が共通領域に対するものであって、記憶
部が蓄えている情報と受信情報とを比較回路によって比
較した結果プロセッサ識別コードが不一致で、アクセス
・ロックされている場合には、前記主記憶装置にアクセ
ス要求した前記プロセッサのバス使用要求を一度終了さ
せるため、前記記憶部のアドレス情報とアクセス・ロッ
ク情報とプロセッサ識別コードとを書き換えずに、バス
使用要求した前記プロセッサに対してバス使用不許可を
通知する機能を有することを特徴とする請求項１記載の
主記憶装置の排他制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2706592A JPH05225117A (ja) | 1992-02-14 | 1992-02-14 | 主記憶装置の排他制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2706592A JPH05225117A (ja) | 1992-02-14 | 1992-02-14 | 主記憶装置の排他制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225117A true JPH05225117A (ja) | 1993-09-03 |
Family
ID=12210676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2706592A Pending JPH05225117A (ja) | 1992-02-14 | 1992-02-14 | 主記憶装置の排他制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225117A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374362B1 (en) | 1998-01-14 | 2002-04-16 | Nec Corporation | Device and method for shared process control |
| JP2004503864A (ja) * | 2000-06-12 | 2004-02-05 | ミップス テクノロジーズ インコーポレイテッド | ダイナミックマルチストリーミングプロセッサでメモリ操作の原子性を実現するための方法と装置 |
| US7409506B2 (en) | 2004-12-28 | 2008-08-05 | Fujitsu Limited | Multiprocessor system with high-speed exclusive control |
| US7926062B2 (en) | 1998-12-16 | 2011-04-12 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| JP2014071855A (ja) * | 2012-10-02 | 2014-04-21 | Fujitsu Semiconductor Ltd | アクセス制御回路、アクセス制御方法 |
-
1992
- 1992-02-14 JP JP2706592A patent/JPH05225117A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6374362B1 (en) | 1998-01-14 | 2002-04-16 | Nec Corporation | Device and method for shared process control |
| US7926062B2 (en) | 1998-12-16 | 2011-04-12 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| US8468540B2 (en) | 1998-12-16 | 2013-06-18 | Bridge Crossing, Llc | Interrupt and exception handling for multi-streaming digital processors |
| JP2004503864A (ja) * | 2000-06-12 | 2004-02-05 | ミップス テクノロジーズ インコーポレイテッド | ダイナミックマルチストリーミングプロセッサでメモリ操作の原子性を実現するための方法と装置 |
| JP4926364B2 (ja) * | 2000-06-12 | 2012-05-09 | ミップス テクノロジーズ インコーポレイテッド | ダイナミックマルチストリーミングプロセッサでメモリ操作の原子性を実現するための方法と装置 |
| US7409506B2 (en) | 2004-12-28 | 2008-08-05 | Fujitsu Limited | Multiprocessor system with high-speed exclusive control |
| JP2014071855A (ja) * | 2012-10-02 | 2014-04-21 | Fujitsu Semiconductor Ltd | アクセス制御回路、アクセス制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5025370A (en) | Circuit for preventing lock-out of high priority requests to a system controller | |
| US5872980A (en) | Semaphore access control buffer and method for accelerated semaphore operations | |
| US5987550A (en) | Lock mechanism for shared resources in a data processing system | |
| US6697899B1 (en) | Bus control device allowing resources to be occupied for exclusive access | |
| EP0311704B1 (en) | Circuit for preventing lock-out of high priority requests to a system controller | |
| US4453214A (en) | Bus arbitrating circuit | |
| KR920010915B1 (ko) | 멀티 프로세서 컴퓨터 시스템의 다중록 표시기 운영방법 및 장치 | |
| US6052763A (en) | Multiprocessor system memory unit with split bus and method for controlling access to the memory unit | |
| US4733352A (en) | Lock control for a shared storage in a data processing system | |
| US5586331A (en) | Duplicated logic and interconnection system for arbitration among multiple information processors | |
| US7434264B2 (en) | Data processing system with peripheral access protection and method therefor | |
| JP2830116B2 (ja) | マルチプロセッサシステムにおけるロック制御機構 | |
| JP4945053B2 (ja) | 半導体装置、バスインターフェース装置、およびコンピュータシステム | |
| JPS5837587B2 (ja) | メモリ・ロック装置 | |
| US6000013A (en) | Method and apparatus for connecting memory chips to form a cache memory by assigning each chip a unique identification characteristic | |
| US5051946A (en) | Integrated scannable rotational priority network apparatus | |
| JPH10143467A (ja) | データ処理システムにおいてバス所有権を調停するための方法および装置 | |
| US20040193833A1 (en) | Physical mode addressing | |
| US5615374A (en) | Lock control method for resource | |
| JPH05225117A (ja) | 主記憶装置の排他制御回路 | |
| US5218688A (en) | Data processing system with memory-access priority control | |
| EP0789303B1 (en) | Memory system and a data communication system | |
| JP2004062910A (ja) | マルチコアプロセッサにセマフォを具現化し、共通資源へのアクセスを制御する方法 | |
| US6981108B1 (en) | Method for locking shared resources connected by a PCI bus | |
| JPH0544238B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |