JPS5834862B2 - アレイ・プロセツサ - Google Patents
アレイ・プロセツサInfo
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- JPS5834862B2 JPS5834862B2 JP50055901A JP5590175A JPS5834862B2 JP S5834862 B2 JPS5834862 B2 JP S5834862B2 JP 50055901 A JP50055901 A JP 50055901A JP 5590175 A JP5590175 A JP 5590175A JP S5834862 B2 JPS5834862 B2 JP S5834862B2
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Description
【発明の詳細な説明】
この発明は、高速かつ特定用途のための補助プロセッサ
において、順次的なデータ(アレイ)のストリングにつ
いて、くり返し型の演算オペレーションを遂行するもの
に関するものである。
において、順次的なデータ(アレイ)のストリングにつ
いて、くり返し型の演算オペレーションを遂行するもの
に関するものである。
特に、このプロセッサは、中央プロセッサ・ユニットか
らの干渉を極力少なくして、中央メモリにおいて、デー
タ・アレイをアドレスし、フェッチし、処理し、及び蓄
積するための、直接メモリアクセス(DMA)式の周辺
デバイスとして操作されるものである。
らの干渉を極力少なくして、中央メモリにおいて、デー
タ・アレイをアドレスし、フェッチし、処理し、及び蓄
積するための、直接メモリアクセス(DMA)式の周辺
デバイスとして操作されるものである。
地震についてのデータを収集し、処理するためにミニコ
ンピユータ・システムを適用することは処理されていな
い地震についてのデータを、より効率的に、迅速に、か
つ完全に分析することに対する強い要請によって促進さ
れてきた。
ンピユータ・システムを適用することは処理されていな
い地震についてのデータを、より効率的に、迅速に、か
つ完全に分析することに対する強い要請によって促進さ
れてきた。
ミニコンピユータ・システムによれば、多くの地震につ
いてのデータを処理するためのタスクを容易に、かつ効
率的に処理できる。
いてのデータを処理するためのタスクを容易に、かつ効
率的に処理できる。
しかしながら、コンボリューション、フーリエ変換、複
素演算、スペクトル分析などのような、より進んだ信号
処理機能が必要とされるときには、従来からのコンピュ
ータでは不充分である。
素演算、スペクトル分析などのような、より進んだ信号
処理機能が必要とされるときには、従来からのコンピュ
ータでは不充分である。
このことは、大部分のミニコンピユータが、順次的な命
令の処理を行うようにされた、汎用のマシンであるとい
う事実に基づくものである。
令の処理を行うようにされた、汎用のマシンであるとい
う事実に基づくものである。
更に、大部分のミニコンピユータは固定小数点式の演算
能力を有するものに限られ、またその精度にも限界があ
るものである。
能力を有するものに限られ、またその精度にも限界があ
るものである。
したがって、このようなミニコンピユータは、特徴抽出
、ゲ゛イン回復およびAGC,デマルテイプレクシング
(demultiplexing)、編集、静的訂正、
単純なNMO訂正、複合化(スクッキング)、及び一般
的なシステム制御(ブックキーピング)というような、
さ程精密さを要しないタスクには好適なものである。
、ゲ゛イン回復およびAGC,デマルテイプレクシング
(demultiplexing)、編集、静的訂正、
単純なNMO訂正、複合化(スクッキング)、及び一般
的なシステム制御(ブックキーピング)というような、
さ程精密さを要しないタスクには好適なものである。
しかし、より複雑な処理の適用が必要とされるときには
、このようなタスクを所要の速度と精度をともなって、
効率的に実行するためニハ、特定目的のハードウェア、
周辺機器が用いられねばならず、このようにすることに
よって、ミニ・システムの処理能力を向上させうるもの
である。
、このようなタスクを所要の速度と精度をともなって、
効率的に実行するためニハ、特定目的のハードウェア、
周辺機器が用いられねばならず、このようにすることに
よって、ミニ・システムの処理能力を向上させうるもの
である。
現在、商用されているアレイ変換システムは、地震につ
いての信号の処理には、余り好適なものではない。
いての信号の処理には、余り好適なものではない。
現用されているプロセッサにおいて、完全な能力を有し
ているものはない。
ているものはない。
これまでの大部分の変換システムは、固定小数式の演算
によるものに限られており、そのため、演算精度及び融
通性について、著しい限界がある。
によるものに限られており、そのため、演算精度及び融
通性について、著しい限界がある。
浮動小数点式能力を有するものにおいても、入出カフオ
ーマット、演算上の制限、速度、順応性、融通性、及び
地震についての特定の機能を果す能力というような、多
くの点について限界があるものである。
ーマット、演算上の制限、速度、順応性、融通性、及び
地震についての特定の機能を果す能力というような、多
くの点について限界があるものである。
この発明によるプロセッサは、浮動小数点式の演算によ
り、データ・アレイを高速で処理するようにされた補助
プロセッサである。
り、データ・アレイを高速で処理するようにされた補助
プロセッサである。
このプロセッサは、直接メモリ・アクセス(DMA)式
の周辺プロセッサとして操作されるものであって、中央
プロセッサ・ユニット(CPU)からの干渉を極力少な
くして、メモリにおいてデータのアドレス、フェッチ、
処理及び蓄積を行なおうというものである。
の周辺プロセッサとして操作されるものであって、中央
プロセッサ・ユニット(CPU)からの干渉を極力少な
くして、メモリにおいてデータのアドレス、フェッチ、
処理及び蓄積を行なおうというものである。
オペレーションは、いわゆるパイプライン式になされる
ものであり、機能の重複及び並行された遂行がなされ、
順次設定される結果出力のために、効果的な高速度が達
成されるものである。
ものであり、機能の重複及び並行された遂行がなされ、
順次設定される結果出力のために、効果的な高速度が達
成されるものである。
マイクロプログラムを含んでいる、予めプログラムされ
た読出し専用メモリ(ROM)により、中央メモリ位置
に対するアドレス操作、プロセッサにおけるデータのル
ート選択、及びデータの処理に対する制御が行われる。
た読出し専用メモリ(ROM)により、中央メモリ位置
に対するアドレス操作、プロセッサにおけるデータのル
ート選択、及びデータの処理に対する制御が行われる。
この発明のプロセッサはマイクロプログラム化されたも
のであるから、特定の目的に適合させることは、マイク
ロプログラムの変更または修正によって、ユーザの手で
なされうるものである。
のであるから、特定の目的に適合させることは、マイク
ロプログラムの変更または修正によって、ユーザの手で
なされうるものである。
これには2組のバッファ・メモリが設けられており、フ
ァスト(Fast )フーリエ変換(FFT)オペレー
ション及びコンボルバ(フィルタ)オペレーションのよ
うなくり返しオペレーションを遂行するときには、メイ
ン・メモリに対するプロセッサからの要求を減じるよう
にされる。
ァスト(Fast )フーリエ変換(FFT)オペレー
ション及びコンボルバ(フィルタ)オペレーションのよ
うなくり返しオペレーションを遂行するときには、メイ
ン・メモリに対するプロセッサからの要求を減じるよう
にされる。
この発明によれば、浮動小数点式の演算をとり入れた高
速の補助プロセッサである、特定目的の周辺プロセッサ
が提供されるものである。
速の補助プロセッサである、特定目的の周辺プロセッサ
が提供されるものである。
中央メモリにおけるデータの処理、アドレス操作、フェ
ッチ及び蓄積は、中央プロセッサ・ユニット(CPU)
の干渉を極小にして遂行される。
ッチ及び蓄積は、中央プロセッサ・ユニット(CPU)
の干渉を極小にして遂行される。
付加的なフォーマット、マイクロプログラム化された読
出し専用メモリ式のコントロール手段及びパイプライン
・オペレーションにより、インデックス、カウント及び
メモリのアクセス操作は、演算オペレーションと並行し
てなされるように適合される。
出し専用メモリ式のコントロール手段及びパイプライン
・オペレーションにより、インデックス、カウント及び
メモリのアクセス操作は、演算オペレーションと並行し
てなされるように適合される。
特に、演算ユニットにおいては、アレイ信号の処理が行
われるようにされている。
われるようにされている。
プロセッサのメモリには、2個の独立区分が含まれてい
る。
る。
リード・バス及びライト・バスは、プロセッサのメモリ
の双方の区分、及び演算ユニットに結合されている。
の双方の区分、及び演算ユニットに結合されている。
コントロール手段は、プロセッサのメモリの2個の区分
の間で、中央メモリとプロセッサのメモリとの間の第1
のデータ・ワードの流れ、及び、同時に存在する、プロ
セッサのメモリと演算ユニットとの間の第2の流れとを
入れ代えるように操作される。
の間で、中央メモリとプロセッサのメモリとの間の第1
のデータ・ワードの流れ、及び、同時に存在する、プロ
セッサのメモリと演算ユニットとの間の第2の流れとを
入れ代えるように操作される。
コントロール手段には、演算ユニット及びプロセッサの
メモリに結合された、複数個のマイクロプログラム化さ
れた読出し専用メモリが含まれている。
メモリに結合された、複数個のマイクロプログラム化さ
れた読出し専用メモリが含まれている。
中央メモリのアドレス・ユニットは、中央メモリにおい
て同時におこる読出し及び書込みの制御をするために、
読出し専用メモリ式のコントロール手段の1個に対応し
ている。
て同時におこる読出し及び書込みの制御をするために、
読出し専用メモリ式のコントロール手段の1個に対応し
ている。
所定の観点によれば、コントロール・ユニットの各々に
は、ステイトROMに対応するマルチステイトのマルチ
ビットと、あるROMステイトを選択するアドレスの蓄
積をするためのアドレス・レジスタとが含まれている。
は、ステイトROMに対応するマルチステイトのマルチ
ビットと、あるROMステイトを選択するアドレスの蓄
積をするためのアドレス・レジスタとが含まれている。
テスト(決定)区分は、ROMの現在のステイト出力に
おける、選択された、プログラム可能な複数個のテスト
・ビットに対応しており、また、所定の条件設定の存在
の如何をチェックするための、選択可能なテストロシッ
クに結合されている。
おける、選択された、プログラム可能な複数個のテスト
・ビットに対応しており、また、所定の条件設定の存在
の如何をチェックするための、選択可能なテストロシッ
クに結合されている。
テスト・ユニットを作動させ、テストの結果に依存して
、レジスタ内に次のステイト・アドレスを蓄積するため
の手段が設けられている。
、レジスタ内に次のステイト・アドレスを蓄積するため
の手段が設けられている。
更にも1つの要旨によれば、相互に排他的な3組のテス
トがテスト・ユニットによって行われ、4個のアドレス
の中のいずれか1個がレジスタに入れられるが、このよ
うなアドレスは誤りによってのみ入れられるものである
。
トがテスト・ユニットによって行われ、4個のアドレス
の中のいずれか1個がレジスタに入れられるが、このよ
うなアドレスは誤りによってのみ入れられるものである
。
マルチステイト・プロセッサの、リード/ライト、アド
レス制御及び処理制御のためのプログラムは、3個の独
立したROMの中に蓄積されている。
レス制御及び処理制御のためのプログラムは、3個の独
立したROMの中に蓄積されている。
ROMのプログラム・ステイトは、満足された処理テス
ト条件に応じて変更される。
ト条件に応じて変更される。
特定のプログラム可能なROMのビットにより、3個の
ROMのコントロール手段を結合させる(同期化させる
)ための役割を果す共通フラグの制御がなされる。
ROMのコントロール手段を結合させる(同期化させる
)ための役割を果す共通フラグの制御がなされる。
この発明において、新規な特徴と信じられるものは、特
許請求の範囲の記載中に開示されているが、発明それ自
体は、その目的・利点とともに、添付した図面に示され
ている実施例についての詳細な記述を参照することによ
り、理解されうるものである。
許請求の範囲の記載中に開示されているが、発明それ自
体は、その目的・利点とともに、添付した図面に示され
ている実施例についての詳細な記述を参照することによ
り、理解されうるものである。
第1図には、アレイ・プロセッサ20、汎用コンピュー
タ9、及び、これらの間のインタフェースにおける一般
的な関係が示されている。
タ9、及び、これらの間のインタフェースにおける一般
的な関係が示されている。
コンピュータ9には、中央メモリ11とメモリ・コント
ロール手段DMAC12とを有するCPU10が含まれ
ている。
ロール手段DMAC12とを有するCPU10が含まれ
ている。
好ましい実施例においては、プロセッサ20はコンピュ
ータ9のDMA(直接メモリ・アクセス)チャンネル1
2に接続される。
ータ9のDMA(直接メモリ・アクセス)チャンネル1
2に接続される。
コンピュータ9としては、テキサス州ダラスのT、1.
会社によって製造・販売されている、モデル980Aコ
ンピユータなる形式のものが好ましい。
会社によって製造・販売されている、モデル980Aコ
ンピユータなる形式のものが好ましい。
このコンピュータについては、1972年T、1.会社
によって、モデル980Aコンピユータのために出版さ
れたマニュアル中に詳述されている。
によって、モデル980Aコンピユータのために出版さ
れたマニュアル中に詳述されている。
コンピュータ9は、リード・データ・バス21、ライト
・データ・バス22、及びアドレス・バス23を介して
、この発明によるアレイ・プロセッサ20との間で通信
が行われる。
・データ・バス22、及びアドレス・バス23を介して
、この発明によるアレイ・プロセッサ20との間で通信
が行われる。
リード・データ・バス21は、通常は980Aのような
コンピュータとともに用いられる、標準的なコントロー
ル用インタフェースを包含するエレメントに結合される
。
コンピュータとともに用いられる、標準的なコントロー
ル用インタフェースを包含するエレメントに結合される
。
この例の場合には、リード・データ・バス21は、AT
I(自動転送命令)コントロール・ユニット25、ステ
ィタス・コントロール・ユニット26、及びリスト・コ
ントロール・ユニット27に結合されている。
I(自動転送命令)コントロール・ユニット25、ステ
ィタス・コントロール・ユニット26、及びリスト・コ
ントロール・ユニット27に結合されている。
リスト・コントロール・ユニット27は、バス28を介
して蓄積/フェッチ・コントロール・ユニット29が結
合され、また、このユニット29にはアドレス・バス2
3が結合されている。
して蓄積/フェッチ・コントロール・ユニット29が結
合され、また、このユニット29にはアドレス・バス2
3が結合されている。
また、リード・データ・バス21は、バス31を介して
蓄積/フェッチ・コントロール・ユニット29と連結さ
れるメモリ・アドレス・ユニット30に結合されている
。
蓄積/フェッチ・コントロール・ユニット29と連結さ
れるメモリ・アドレス・ユニット30に結合されている
。
スティタス・コントロール・ユニット26は、リード/
ライト・バス22に結合されている。
ライト・バス22に結合されている。
リスト・コントロール・ユニット2Tは、バス32を介
して、メモリ・アドレス・ユニット30と、データ・フ
ォーマット変換ユニット33とに結合されている。
して、メモリ・アドレス・ユニット30と、データ・フ
ォーマット変換ユニット33とに結合されている。
インタフェース・ユニツ1−25.26,27゜28.
29,30及び31は、メモリ11への、及びメモリ1
1からのデータ及び別異の情報の流れを制御し、また、
スティタス及びコントロール命令のようなオペレーショ
ンのモニタのために、通常のやり方で、その役割を果す
ことが認められる。
29,30及び31は、メモリ11への、及びメモリ1
1からのデータ及び別異の情報の流れを制御し、また、
スティタス及びコントロール命令のようなオペレーショ
ンのモニタのために、通常のやり方で、その役割を果す
ことが認められる。
ATIコントロール・ユニット25、スティタス・コン
トロール・ユニット26、リスト・コントロール・ユニ
ット27、及び1Hjfj/フエツチ・コントロール・
ユニット29は、全て、コンピュータとアレイ・プロセ
ッサ20との間でのインタフェースとしての役割を果す
ために、相互に作用し合っているものである。
トロール・ユニット26、リスト・コントロール・ユニ
ット27、及び1Hjfj/フエツチ・コントロール・
ユニット29は、全て、コンピュータとアレイ・プロセ
ッサ20との間でのインタフェースとしての役割を果す
ために、相互に作用し合っているものである。
プロセッサ20には、5個の主要なエレメントが含まれ
ている。
ている。
第1のエレメントは内部メモリ・ユニット40である。
これは、2個の分離されたメモリ区分41,421こよ
って構成され、これらに関連したアドレス・カウンタ及
びリード/ライト・コントロール部43が設けられてい
る。
って構成され、これらに関連したアドレス・カウンタ及
びリード/ライト・コントロール部43が設けられてい
る。
プロセッサ20の第2の主要なエレメントは演算ユニッ
ト50である。
ト50である。
これには、加減算及び移動オペレーションのための演算
論理ユニットが含まれている。
論理ユニットが含まれている。
これに加えて、乗算用区分が演算ユニット50に設けら
れている。
れている。
第3の主要なエレメントはリード・コントロール手段6
0である。
0である。
これには、テスト・ロジック区分61、ステイト・アド
レス転送コントロール手段62及び1組の関連したRO
M63が含まれている。
レス転送コントロール手段62及び1組の関連したRO
M63が含まれている。
第4の主要なエレメントはアドレス・コントロール手段
70である。
70である。
これは、テスト・ロジックユニット71、ステイト・ア
ドレス及び転送コントロール手段72、及び1組の関連
したROM73よりなるものである。
ドレス及び転送コントロール手段72、及び1組の関連
したROM73よりなるものである。
第5のエレメントは処理コントロール手段80であり、
これには、テスト・ロジック・ユニット81、ステイト
・アドレス転送コントロール手段82、及び1組の関連
したROM83が含まれている。
これには、テスト・ロジック・ユニット81、ステイト
・アドレス転送コントロール手段82、及び1組の関連
したROM83が含まれている。
プロセッサ20の第6のエレメントは、共通プラグ・コ
ントロール・ユニット90である。
ントロール・ユニット90である。
フォーマット変換ユニット33からのデータ出力バス1
00は双方向性のものであり、前記フォーマット変換ユ
ニット33への、及び、このユニット33からのデータ
を導くものである。
00は双方向性のものであり、前記フォーマット変換ユ
ニット33への、及び、このユニット33からのデータ
を導くものである。
また、バス100によって、内部メモリ・ユニット40
は演算ユニット50に結合される。
は演算ユニット50に結合される。
演算ユニット50とメモリ・ユニット40とは、プロセ
ッサ・バス101によって相互に結合され、両者間で、
データが双方向に流れるようにされる。
ッサ・バス101によって相互に結合され、両者間で、
データが双方向に流れるようにされる。
演算ユニット50及びメモリ・ユニット40の主要な制
御は、ROM区分83を介して、処理コントロール手段
80によって行われる。
御は、ROM区分83を介して、処理コントロール手段
80によって行われる。
ROMの選択されたビットは、ROMコントロール・バ
ス84を介して、演算ユニット50とメモリ・ユニット
40とに結合される。
ス84を介して、演算ユニット50とメモリ・ユニット
40とに結合される。
また、メモリ・ユニット40は、コントロール手段60
におけるROM63の選択されたビットからのバス64
を介して制御されるものである。
におけるROM63の選択されたビットからのバス64
を介して制御されるものである。
メモリ・アドレス・ユニット30は、ユニット73にお
ける選択されたROMを前記メモリ・アドレス・ユニッ
ト30に対して結合させるバス74を介して制御される
。
ける選択されたROMを前記メモリ・アドレス・ユニッ
ト30に対して結合させるバス74を介して制御される
。
共通フラグ・コントロール・ユニット90は、3個のコ
ントロール手段と、夫々チャンネル65゜75及び85
を介して連絡される。
ントロール手段と、夫々チャンネル65゜75及び85
を介して連絡される。
この発明によれば、プロセッサ20の構成は、極めて効
率的なオペレーションが可能であるようになされるもの
である。
率的なオペレーションが可能であるようになされるもの
である。
これによって極めて複雑な、アレイ変換形式のオペレー
ションを実時間で遂行可能となるものである。
ションを実時間で遂行可能となるものである。
特に、このシステムは、地震についての信号の処理オペ
レーションのために好適なものである。
レーションのために好適なものである。
地震についての記録を取り入れている間は、マルチビッ
ト形式の地震についてのサンプル・ワードは、多重形式
で取り込まれる。
ト形式の地震についてのサンプル・ワードは、多重形式
で取り込まれる。
サンプル・ワードは、60個の多重形のものである。
これは、あるサンプル周期の間に、各チャンネルにつき
1個のサンプルの割合で分離された信号チャンネルから
取り出されるものである。
1個のサンプルの割合で分離された信号チャンネルから
取り出されるものである。
前記のサンプル周期は4ミリ秒をこえるものではなく、
したがって、4ミリ秒ごとに、60個の32ビツト・ワ
ー ドかえられることとなる。
したがって、4ミリ秒ごとに、60個の32ビツト・ワ
ー ドかえられることとなる。
あとで示される表■の命令の実行のさいに含まれるオペ
レーションは、この発明によれば、実時間で行われうる
ものである。
レーションは、この発明によれば、実時間で行われうる
ものである。
メモリ・ユニット40は高速形式のものである。
関連しているコントロール手段及び演算部は、このよう
な高速のオペレーションに適合されつるものである。
な高速のオペレーションに適合されつるものである。
地震についてのデータを実時間内に処理するためには、
特定の処理構成が、その構成部分に関して採用されてお
り、これにより、選択された命令のどれについても、高
速で実行することが可能となる。
特定の処理構成が、その構成部分に関して採用されてお
り、これにより、選択された命令のどれについても、高
速で実行することが可能となる。
この発明の一実施例にかいては、内部メモリ区分41.
42には、夫々に、32ビット単位のアドレス可能な2
56個のメモリ位置が含まれている。
42には、夫々に、32ビット単位のアドレス可能な2
56個のメモリ位置が含まれている。
これらは、高速の、バイポーラ型ショットキィTTLメ
モリ・ユニットである。
モリ・ユニットである。
更に、メモリ区分41.42は、アドレス・コントロー
ル手段70、リード・コントロール手段60、または処
理コントロール手段80によって、独立してアクセスす
ることが可能である。
ル手段70、リード・コントロール手段60、または処
理コントロール手段80によって、独立してアクセスす
ることが可能である。
システムが正常なオペレーションをしているときには、
アドレス・コントロール手段70及びリード・コントロ
ール手段60は、メモリ区分41または42の一方とと
もに排他的に操作され、方、処理コントロール手段80
は2個の区分41及び42の他方とともに排他的に操作
されるものである。
アドレス・コントロール手段70及びリード・コントロ
ール手段60は、メモリ区分41または42の一方とと
もに排他的に操作され、方、処理コントロール手段80
は2個の区分41及び42の他方とともに排他的に操作
されるものである。
これにより、該システムに釦いて、2個の分離されたオ
ペレーション、すなわち、(a)リード・コントロール
手段60及びアドレス・コントロール手段70によって
データを蓄積し、フェッチすること、及び、(b)処理
コントロール手段60の制御の下にデータを処理するこ
と、が並行して行われることとなる。
ペレーション、すなわち、(a)リード・コントロール
手段60及びアドレス・コントロール手段70によって
データを蓄積し、フェッチすること、及び、(b)処理
コントロール手段60の制御の下にデータを処理するこ
と、が並行して行われることとなる。
したがって、3個のコントロール手段60.70及び8
0は同時に並行して操作され、システムの効率は著しく
向上される。
0は同時に並行して操作され、システムの効率は著しく
向上される。
3個のコントロール手段は、共通フラグ・コントロール
・ユニット90を介して、相互に同期化される。
・ユニット90を介して、相互に同期化される。
また、前記の共通フラグ・コントロール・ユニット90
は、各コントロール手段のスティタスを識別するための
所定のテストを経て、コントロール手段60.70及び
80の夫々の特定の作動状態を識別する役割を果すもの
である。
は、各コントロール手段のスティタスを識別するための
所定のテストを経て、コントロール手段60.70及び
80の夫々の特定の作動状態を識別する役割を果すもの
である。
この発明の一実施例においては、メモリ区分41及び4
2のエレメントは、T、1.会社によって製造販売され
、カタログ//68748200として識別される。
2のエレメントは、T、1.会社によって製造販売され
、カタログ//68748200として識別される。
最大60ナノ秒のアクセス・タイムの、ショットキィT
TL型バイポーラ・メモリである。
TL型バイポーラ・メモリである。
第2図には、メモリ40及び演算ユニット50が相互に
関連づけられているところが示されている。
関連づけられているところが示されている。
このシステムにかいては、DBPバス100が、セレク
タ102及び103を介してメモリ区分41及び42に
結合されているところが示されている。
タ102及び103を介してメモリ区分41及び42に
結合されているところが示されている。
また、DBPバス101も、セレクタ102及び103
を介してメモリ区分41及び42に結合されている。
を介してメモリ区分41及び42に結合されている。
同様にして、区分41及び42の出力はセレクタ104
及び105を介して結合されている。
及び105を介して結合されている。
このようにして、メモリ・ユニット41からの出力、ま
たはメモリ42からの出力は、2本の出力バス106及
び107のいずれかによって伝送される。
たはメモリ42からの出力は、2本の出力バス106及
び107のいずれかによって伝送される。
セレクタ・コントロール・ユニット108は、リンケー
ジ109を介して、セレクタ102,103,104及
び105に結合されている。
ジ109を介して、セレクタ102,103,104及
び105に結合されている。
かくして、メモリ・ユニット41が、処理されたデータ
を中央メモリ11に伝送し、処理されるべき新しいデー
タを中央メモリ11から受入れている間に、メモリ・ユ
ニット42は、演算ユニット50にデータを供給し、ま
た、処理されたデータを前記演算ユニット50から受入
れるために使用されることとなる。
を中央メモリ11に伝送し、処理されるべき新しいデー
タを中央メモリ11から受入れている間に、メモリ・ユ
ニット42は、演算ユニット50にデータを供給し、ま
た、処理されたデータを前記演算ユニット50から受入
れるために使用されることとなる。
セレクタ102乃至105の適切な作動によって、並行
したオペレーションが遂行される。
したオペレーションが遂行される。
セレクタ110,111及び112は、その出力部にか
いて、バスDBI、DBP及びDBFに夫々結合されて
いる。
いて、バスDBI、DBP及びDBFに夫々結合されて
いる。
バスDBIは、メモリ40と演算ユニット50との間の
直接的な連絡リンクである。
直接的な連絡リンクである。
バスDBF及びDBPには、夫々バス100及び101
が含まれている。
が含まれている。
バスDBF及びDBPは、セレクタ113に結合されて
いる。
いる。
また、このセレクタ113は、浮動小数点演算ユニット
のレジスタ114及び115に結合されている。
のレジスタ114及び115に結合されている。
3本のバス(DBI、DBP及びDBF)は、セレクタ
116及び117を介して、浮動小数点乗算部の入力レ
ジスタ118乃至121に結合されている。
116及び117を介して、浮動小数点乗算部の入力レ
ジスタ118乃至121に結合されている。
また、sin/cos入カニニット122も、セレクタ
116及び117に結合されている。
116及び117に結合されている。
レジスタ118及び119は、セレクタ123に結合さ
れている。
れている。
レジスタ120及び121は、セレクタ124に結合さ
れている。
れている。
セレクタ123及び124の出力は、乗算ユニット12
5に対する入力とされる。
5に対する入力とされる。
この乗算ユニット125の出力は、キャリイ加算ユニッ
ト127と結合されているレジスタ126に連絡されて
いる。
ト127と結合されているレジスタ126に連絡されて
いる。
その出力は、次いで、セレクタ128に連絡される。
このセレクタ128のモラ一方の入力はDB■バスから
のものである。
のものである。
セレクタ128の出力は、A−レジスタ130の一方の
入力に結合されているP−レジスタ129に対して結合
される。
入力に結合されているP−レジスタ129に対して結合
される。
A−レジスタ130と対をなすB−レジスタ131には
、レジスタ114及び115からの入力が加えられる。
、レジスタ114及び115からの入力が加えられる。
レジスタ130及び131は、その出力がレジスタ13
3と結合されている演算ユニット132に連絡される。
3と結合されている演算ユニット132に連絡される。
また、前記レジスタ133は、正規化手段(ノーマライ
ザ)134に結合される。
ザ)134に結合される。
レジスタ133の出力は、ライン135を介して、レジ
スタ130に対する第2の入力とされる。
スタ130に対する第2の入力とされる。
ノーマライザ134は、W−レジスタ136Q−レジス
タ137、及びS−レジスタ138の各々の入力部に結
合される。
タ137、及びS−レジスタ138の各々の入力部に結
合される。
レジスタ137及び138からの出力は、レジスタ13
0及び131に対する第3及び第4の入力とされる。
0及び131に対する第3及び第4の入力とされる。
W−レジスタ136及びQ−レジスタ137は、その出
力部において、セレクタ139及び160に対して結合
される。
力部において、セレクタ139及び160に対して結合
される。
セレクタ139及び160の出力部は、夫々 バス10
1及び100を含むものである。
1及び100を含むものである。
メモリ・ユニット40と演算ユニット50との間の関係
は、前述したところから理解される。
は、前述したところから理解される。
次に、コントロール手段60.70及び80の構成につ
いて検討を加えることとする。
いて検討を加えることとする。
一般的にいえば、これらはいずれも同様なものである。
夫々のものには、1組のテスト・ロジック、ステイト・
アドレス及び転送コントロール手段、及び1組のROM
が含まれている。
アドレス及び転送コントロール手段、及び1組のROM
が含まれている。
第3図には、−例としてコントロール手段80のための
配列の態様が示されている。
配列の態様が示されている。
コントロール手段80には、9ビツトのアドレス・レジ
スタ200が含まれている。
スタ200が含まれている。
レジスタ200の内容は、ROMセット201のための
アドレスである。
アドレスである。
ROMセット201には512個のステイトが含まれる
。
。
各ステイトは160ビツトよりなる。
ROMのステイトの各々に対する160ビツトは区別さ
れている。
れている。
その一部はバス84上に現われ、ハードウェアの制御の
ために用いられる。
ために用いられる。
残りはバス202上に現われ、次続ステイトの転送制御
のために用いられる。
のために用いられる。
この実施例に釦いては、ROMのビット群の中、48個
が次のステイトの転送制御のために用意され、また11
2個がハードウェアの制御のために用いられる。
が次のステイトの転送制御のために用意され、また11
2個がハードウェアの制御のために用いられる。
かくして、112本のラインがバス84に含まれ、また
、48本のラインがバス202に含まれることとなる。
、48本のラインがバス202に含まれることとなる。
オペレーションにさいしては、レジスタ200における
初期アドレスはOである。
初期アドレスはOである。
レジスタ200における9個のアドレス・ビットにより
、ROM201内の512個のステイトのどれでもアド
レスすることができる。
、ROM201内の512個のステイトのどれでもアド
レスすることができる。
バス202には、3本の9ビツトのサブ・バス202b
、202c及び202dが含まれる。
、202c及び202dが含まれる。
これらの各々には、アドレス・セレクタ203に対して
アドレスB、C及びDを加えるための9本のラインが含
まれる。
アドレスB、C及びDを加えるための9本のラインが含
まれる。
3本の付加的なサブ・バス202r 、202s及び2
02tが、テスト・ロジック・セレクタ・ユニット20
4の入力部に接続される。
02tが、テスト・ロジック・セレクタ・ユニット20
4の入力部に接続される。
これらのバス202r、202s及び202tの各々に
は、7本のラインが含まれる。
は、7本のラインが含まれる。
このようにして、セレクタ203によって選択されるべ
き、ROM201内での次のアドレスを決定するために
、セレクタ・ユニット204のff1tHtlの下にラ
ンされるべき、128個の異なったテストの中のどれで
も指定することができる。
き、ROM201内での次のアドレスを決定するために
、セレクタ・ユニット204のff1tHtlの下にラ
ンされるべき、128個の異なったテストの中のどれで
も指定することができる。
すなわち、テストロシック・セレクタ・ユニット204
にはリンケージ205を含むセレクタ203に対する出
力があることとなる。
にはリンケージ205を含むセレクタ203に対する出
力があることとなる。
セレクタ203のオペレーションは、アドレス・レジス
タ200の入力部にかいて、ROM201内での次続す
るステイト位置を与えることである。
タ200の入力部にかいて、ROM201内での次続す
るステイト位置を与えることである。
テストa、c及びdは、ユニット204によって順次サ
ンプルされる。
ンプルされる。
これらの中のいずれかが有効なものであれば、ラインA
、CまたはDのアドレスをレジスタ200に印加するよ
うにセレクタ203が作動される。
、CまたはDのアドレスをレジスタ200に印加するよ
うにセレクタ203が作動される。
ユニット204によるこれらのテストは、唯一個のアド
レスが選択されるように、相互に排他的なものとされて
いる。
レスが選択されるように、相互に排他的なものとされて
いる。
A、CまたはDのアドレスのいずれも選択されなければ
、それらの欠除により、アドレスBが選択されて、コン
トロール手段80で作用する次続の有効アドレスとして
レジスタ200に印加されることとなる。
、それらの欠除により、アドレスBが選択されて、コン
トロール手段80で作用する次続の有効アドレスとして
レジスタ200に印加されることとなる。
テストa、c及びdが相互に排他的なものであることか
ら、そのいずれもが満足されなければ、それらの欠除に
より、アドレスBが選択されるのは明らかなことである
。
ら、そのいずれもが満足されなければ、それらの欠除に
より、アドレスBが選択されるのは明らかなことである
。
したがって、Bのためのテスト・ロジックがユニット2
04内で充足されている必要はないものである。
04内で充足されている必要はないものである。
現在のアドレスに1を加えるために、1加算ユニツト2
07に、バス206を介して現在のアドレスを印加する
ことが留意される。
07に、バス206を介して現在のアドレスを印加する
ことが留意される。
上述されたシステムにおいては、バス84に含まれるビ
ット・ラインを介して、該システム内の各種のコントロ
ール・ポイントに伝達されるコントロール・ビットのセ
ットを選択するように操作されるということが理解され
る。
ット・ラインを介して、該システム内の各種のコントロ
ール・ポイントに伝達されるコントロール・ビットのセ
ットを選択するように操作されるということが理解され
る。
注記されたように、48本のラインが、次続ステイト・
アドレス制御区分201aにかいて用いられてち・す、
残りの112本のラインはROM201からのプログラ
ム可能な制御のために用いられる。
アドレス制御区分201aにかいて用いられてち・す、
残りの112本のラインはROM201からのプログラ
ム可能な制御のために用いられる。
そして、これらはバス84を介して、演算ユニット50
、メモリ40及びアドレス・ユニット30の制御のため
に、システムを通じて選択されたコントロールポイント
に結合されている。
、メモリ40及びアドレス・ユニット30の制御のため
に、システムを通じて選択されたコントロールポイント
に結合されている。
第3図に示されているシステムは、処理コントロール手
段80と同様に、リード・コントロール手段60、アド
レス・コントロール手段70の典型的な構成のものとし
て理解される。
段80と同様に、リード・コントロール手段60、アド
レス・コントロール手段70の典型的な構成のものとし
て理解される。
アドレス・ビットの個数、−選択されるテストの個数と
その性質が、コントロール手段60,70及び80の間
で相違するのみである。
その性質が、コントロール手段60,70及び80の間
で相違するのみである。
第2図において、メモリ・ユニット41及び42の制御
をしているとき、その中での有効なアドレスは、4個の
カウンタA、B、C及びXによって制御される。
をしているとき、その中での有効なアドレスは、4個の
カウンタA、B、C及びXによって制御される。
これらのカウンタはROM内のビットによって選択され
うるものであって、セレクタ210及び211を介して
メモリ・ユニット41及び42に結合される。
うるものであって、セレクタ210及び211を介して
メモリ・ユニット41及び42に結合される。
このようにして、カウンタA、B、C及びXの中のいず
れかのカウント値によって表わされるアドレスは、現用
されているメモリ・ユニット41または42のアドレス
にされるものである。
れかのカウント値によって表わされるアドレスは、現用
されているメモリ・ユニット41または42のアドレス
にされるものである。
第4図には、バス84上に現われるROMのビット(第
3図)がメモリ・アドレスとされるためにカウンタX用
に使われることの特定のやり方が示されている。
3図)がメモリ・アドレスとされるためにカウンタX用
に使われることの特定のやり方が示されている。
特に第4図に卦いては、一対のNORゲート220及び
221が、それらの入力部においてデコーダ222に結
合されている。
221が、それらの入力部においてデコーダ222に結
合されている。
デコーダ222の出力ターミナル1及び2は夫々カウン
タXのインクレメント及びクリア入力部に結合されてい
る。
タXのインクレメント及びクリア入力部に結合されてい
る。
インクレメント・ターミナルは、インバータ223を介
して結合されている。
して結合されている。
カウンタXには、キャリイ出カライン224と、メモリ
・アドレスを表わす8本のラインよりなる出力バス22
5とが設けられる。
・アドレスを表わす8本のラインよりなる出力バス22
5とが設けられる。
NORゲート220及び221は、ROMコントロール
手段60,70及び80の論理的ORを与えるために作
用される。
手段60,70及び80の論理的ORを与えるために作
用される。
このことにより、コントロール手段のどれでも、カウン
タXのアクセスができるようにされる。
タXのアクセスができるようにされる。
かくして、入力ライン220Rは、リード・コントロー
ル手段60のROMにおける特定のビットに結合される
。
ル手段60のROMにおける特定のビットに結合される
。
ライン220Aはアドレスコントロール手段70の特定
のROMビットに結合される。
のROMビットに結合される。
ライン220Pは、処理コントロール手段80のROM
ビットに結合される。
ビットに結合される。
同様にしして、ライン221R,221A及び221P
は夫々に、コントロール手段60.70及び80の別異
の選択されたROMビットに結合される。
は夫々に、コントロール手段60.70及び80の別異
の選択されたROMビットに結合される。
実際には、ROMが0のためにプログラムされているの
でなければ、ROMビットは真(7)または高0出力を
示すものである。
でなければ、ROMビットは真(7)または高0出力を
示すものである。
ライン22DR。220Aまたは220Pのいずれかが
低(旬であれば、デコーダ222への出力ラインTまた
はHである。
低(旬であれば、デコーダ222への出力ラインTまた
はHである。
同様のことは、入力部221R,221A及び221P
からのゲート221よりの出力ラインにおいても生じる
ものである。
からのゲート221よりの出力ラインにおいても生じる
ものである。
デコーダ222は、このようにして、その2本の入力ラ
インに対する論理的デコードを与える。
インに対する論理的デコードを与える。
220の出力がHで、221の出力がLであればカウン
タへのインクレメント・ラインが可能化される。
タへのインクレメント・ラインが可能化される。
ゲート221の出力がLで、ゲート220の出力がHで
あれば、カウンタXのクリア・ラインが可能化される。
あれば、カウンタXのクリア・ラインが可能化される。
このやり方により、ROMプログラムは、出力バス22
5上に現われる新らしいアドレスを生じるようにカウン
タXを制御し、または、場合によってはカウンタXをク
リアするように用いられる。
5上に現われる新らしいアドレスを生じるようにカウン
タXを制御し、または、場合によってはカウンタXをク
リアするように用いられる。
ゲート220及び221の双方の出力がTであれば、オ
ペレーションは遂行されない。
ペレーションは遂行されない。
また、ゲート220及び221の双方の出力が偽りであ
っても、オペレーションは遂行されない。
っても、オペレーションは遂行されない。
カウンタXのキャリイ出力は、テスト・オペレーション
にかいて用いられる。
にかいて用いられる。
特に、ユニット204(第3図)のようなテスト・ロジ
ックのオペレーションにかいて、カウンタX(第4図)
のカウント値が255であるかどうかを決定するための
テストをすることが要求される。
ックのオペレーションにかいて、カウンタX(第4図)
のカウント値が255であるかどうかを決定するための
テストをすることが要求される。
換言すればカウンタXがその最大カウント値になれば、
それはメモリにかける最終アドレスに達したことを示す
ということである。
それはメモリにかける最終アドレスに達したことを示す
ということである。
かくして、テストの1つとしてなしうることは、ライン
224上でステイトのサンプルをし、そのステイトに応
じて、セレクタ203(第3図)によって、特定の次続
アドレスを選択するということである。
224上でステイトのサンプルをし、そのステイトに応
じて、セレクタ203(第3図)によって、特定の次続
アドレスを選択するということである。
3個の付加的なカウンタA、B及びCが第2図に示され
ている。
ている。
カウンタXのオペレーションはコントロール手段60.
70及び80が、全てのカウンタA、B、C及びXを通
じて、メモリ・ユニット40と相互に関係づけられるや
り方を表わすものとして示されている。
70及び80が、全てのカウンタA、B、C及びXを通
じて、メモリ・ユニット40と相互に関係づけられるや
り方を表わすものとして示されている。
第5図には、共通フラグ・コントロール手段90が用い
られるやり方が示されている。
られるやり方が示されている。
この実施例にかいては、フラグ・ビットPCFがセット
されて、処理が完了したことを示している。
されて、処理が完了したことを示している。
例えば、第4図に)いて、テストの結果として、カウン
タXの出力がカウント値255にあることが決定される
と、このことは、メモリ40内の2個のメモリ区分41
及び42の中のひとつのデータが完全に処理されて、処
理された結果を中央メモリ11に戻せるようにされてい
ることを示すものである。
タXの出力がカウント値255にあることが決定される
と、このことは、メモリ40内の2個のメモリ区分41
及び42の中のひとつのデータが完全に処理されて、処
理された結果を中央メモリ11に戻せるようにされてい
ることを示すものである。
この条件の信号を出すために、カウンタXのカウント値
が255に達したことを識別した処理コントロール手段
により、ROM83内の次続アドレスが選択される。
が255に達したことを識別した処理コントロール手段
により、ROM83内の次続アドレスが選択される。
このROM83には、処理が完了したことを示す出力ビ
ットが設けられている。
ットが設けられている。
すなわち、このビットにより、処理完了フラグがセット
されることとなる。
されることとなる。
該ROMビットは、ライン230を介し、インバータ2
31を通じてフリップ・フロップ232に結合されてい
る。
31を通じてフリップ・フロップ232に結合されてい
る。
かくして、ライン233上に現われるフリップ・フロッ
プ232のQ出力が、ユニット16に現われる処理完了
フラグにあたることとなる。
プ232のQ出力が、ユニット16に現われる処理完了
フラグにあたることとなる。
その機能を果すアドレス・コントロール手段70に卦い
て、ライン233上のフラグがテストされる。
て、ライン233上のフラグがテストされる。
アドレス・コントロール手段70によって、ライン23
3上のフラグがセットされていることが識別されると、
ライン234に入力を印加することによって、コントロ
ール手段TOはフラグをクリアし、また、ユニット10
8を作動させて(第2図)、セレクタ102乃至105
を切換え、メモリの2個の区分が作用する役割を再度識
別させるようにする。
3上のフラグがセットされていることが識別されると、
ライン234に入力を印加することによって、コントロ
ール手段TOはフラグをクリアし、また、ユニット10
8を作動させて(第2図)、セレクタ102乃至105
を切換え、メモリの2個の区分が作用する役割を再度識
別させるようにする。
第6図には、第1図のプロセッサにかいて具現される、
典型的な実行シーケンスのフロラ・ダイヤグラムが示さ
れている。
典型的な実行シーケンスのフロラ・ダイヤグラムが示さ
れている。
第6図には、処理コントロール手段80によって制■さ
れる処理のフロラが示されている。
れる処理のフロラが示されている。
処理を通じたポイントに)いて、他のコントロール手段
60及び70による各種のテストで、コントロール・フ
ラグがセットされて、使用可能にされているところが示
されている。
60及び70による各種のテストで、コントロール・フ
ラグがセットされて、使用可能にされているところが示
されている。
第6図に示されているオペレーションは、表1に概略的
に表わされている。
に表わされている。
表 1
00
01
02
03
04
05
ステイト・アドレスOにおいて開始
リスト・コントロール手段によって完了
されるべき、リスト・フェッチの待機
リストが完了されて、処理が始められ、
また、パイプラインが開始
カウンタAがOにクリア
リード・コントロール手段によってセッ
トされるフェッチ完了フラグの待機
フェッチ完了フラグのセットにつれて、
フェッチ完了フラグがリセットされ、処
理の実行を開始
306 特定メモリのサンプルにともなうROMプログ
ラムによる所定の処理の遂行 306a エレメント・カウンタBの減少306b メ
モリ・カウンタAの増加 307 エレメントの全数が処理された(ECB=0
)かどうかを知るためのチェック 308 全数が処理されていれば、バッファ・ストアが
使用できることの信号を出すため のSRFフラグのセット;全てのエレメ ントが処理されたことを識別する処理完 了フラグPCFのセット;それからステ イト000へ移行 309 全てのエレメントが処理されていなければ、
カウンタAが255に等しいかどう かを知るためのチェック。
ラムによる所定の処理の遂行 306a エレメント・カウンタBの減少306b メ
モリ・カウンタAの増加 307 エレメントの全数が処理された(ECB=0
)かどうかを知るためのチェック 308 全数が処理されていれば、バッファ・ストアが
使用できることの信号を出すため のSRFフラグのセット;全てのエレメ ントが処理されたことを識別する処理完 了フラグPCFのセット;それからステ イト000へ移行 309 全てのエレメントが処理されていなければ、
カウンタAが255に等しいかどう かを知るためのチェック。
そうでなければカウンタBが0ではなく、カウンタA
が255に等しくなるまで、サンプル加
算のためのループ実行のくり返し。
310 カウンタAが255に等しければ、バッファ
・ストアが使用可能なことを示すフ ラグがセットされる新らしいステイトへ 進入。
・ストアが使用可能なことを示すフ ラグがセットされる新らしいステイトへ 進入。
元に戻って、フェッチ完了フラグがリード・コントロー
ル手段60によっ てセットされるのを待醜このシーケン スは、カウンタBが0になるまで続行。
ル手段60によっ てセットされるのを待醜このシーケン スは、カウンタBが0になるまで続行。
プロセッサ20のオペレーションは、2個のコントロー
ル・リスト、すなわち、(1)自動転送命令(ATI)
、及び、(2)コマンド開始リスト、によって始められ
る。
ル・リスト、すなわち、(1)自動転送命令(ATI)
、及び、(2)コマンド開始リスト、によって始められ
る。
プロセッサ・オペレーションを始めるために、ATIコ
マンドが、CPU10よりプロセッサ20に出される。
マンドが、CPU10よりプロセッサ20に出される。
ATIの第1のワード(表出)は、プロセッサ20の動
作を開始させ、オペレーション・コントロールの識別の
ために用いられる。
作を開始させ、オペレーション・コントロールの識別の
ために用いられる。
ATIの第2のワードは、コマンド開始リスト(CIL
)を始める、中央メモ1,1(CM)位置を特定するた
めに用いられる。
)を始める、中央メモ1,1(CM)位置を特定するた
めに用いられる。
2個のATIワードにしたがって、プロセッサ20には
、ATIが受入れられて、プロセッサが命令を実行して
いることを示す、初めのオール・ゼロ(all zer
o)ステイトが蓄積される。
、ATIが受入れられて、プロセッサが命令を実行して
いることを示す、初めのオール・ゼロ(all zer
o)ステイトが蓄積される。
プロセッサ20は、R−1とともに、いそでもATIを
受入れる。
受入れる。
これは、告知されたスティタスがないときには、無条件
リセットの原因となる。
リセットの原因となる。
ATIがR=0とともに検知されたときにプロセッサが
ビジィであれば、そのATIは、表■にしたがって解釈
される。
ビジィであれば、そのATIは、表■にしたがって解釈
される。
第1のATIワード上でパリティ・エラーが検出されれ
ば、特定されていてもリセット・コマンドは実行されな
い。
ば、特定されていてもリセット・コマンドは実行されな
い。
ATIまたはリストのパリティ・エラーのいずれについ
ても中断及びストア・スティタスが出されて、コマンド
は終了される。
ても中断及びストア・スティタスが出されて、コマンド
は終了される。
プロセッサ20は高速のデバイスである。
たいていのオペレーションにおいて、データのフェッチ
及び蓄積のために、連続した、いくつかのメモリ・サイ
クルが必要とされる。
及び蓄積のために、連続した、いくつかのメモリ・サイ
クルが必要とされる。
このようなとき、プロセッサ20は、全てのメモリ・サ
イクルに対してアクセスをし、CPU10からのメモリ
・アクセスが妨げられることとなる。
イクルに対してアクセスをし、CPU10からのメモリ
・アクセスが妨げられることとなる。
Mビットが用いられ、これが1にセットされているとき
(ζは、連続的なサイクルが通常は必要とされるという
条件のもとに、プロセッサ20をして、交番的なメモリ
・サイクルで、メモリにアクセスさせるようにする。
(ζは、連続的なサイクルが通常は必要とされるという
条件のもとに、プロセッサ20をして、交番的なメモリ
・サイクルで、メモリにアクセスさせるようにする。
このビットは、AT■オペレーションの各各ζこついて
プログラムできるものであり、これが1にセットされて
いるとき、CPU10は、少なくとも交番的なメモリ・
サイクルでメモリ・アクセスが許容されるものである。
プログラムできるものであり、これが1にセットされて
いるとき、CPU10は、少なくとも交番的なメモリ・
サイクルでメモリ・アクセスが許容されるものである。
このビットは、いつでも(ビジィ、停止またはアイドル
)、適当なATI C0NTINUE(続行)命令を
出すこと1こよって変更されうるものである。
)、適当なATI C0NTINUE(続行)命令を
出すこと1こよって変更されうるものである。
このビットが真(I=1)であるとともに、ATIが受
入れられよとき、プロセッサ20は、オペレーションか
完了されるまで、CPU10がメモリ・サイクルをとる
ことを防止する。
入れられよとき、プロセッサ20は、オペレーションか
完了されるまで、CPU10がメモリ・サイクルをとる
ことを防止する。
(最終の連鎖リストの実行)。
このビットは、C0NTINUE(続行)命令によって
は変更されない。
は変更されない。
この2ピント・フィールドは、AT■命令を、下記の4
個の中の1個として定めるのに用いられる。
個の中の1個として定めるのに用いられる。
11−不法(Illegal)
ATI命令は、適切なアドレス操作がされたときには、
いつでもプロセッサ20によって受入れられる。
いつでもプロセッサ20によって受入れられる。
したかって、ATT命令は、ビジィ、停止またはアイド
ルのときに出されうるものであり、コントロール命令の
解釈はビジィ・スティタスに依存するものである。
ルのときに出されうるものであり、コントロール命令の
解釈はビジィ・スティタスに依存するものである。
表■には、ビジィ、停止またはアイドル・スティタスに
依存するATIコントロール品令の正確な解釈が示され
ている。
依存するATIコントロール品令の正確な解釈が示され
ている。
正常の状態では、開始(START)命令は、新らしい
オペレーションを始めるために用いられるものであり、
また、それは、普通ではプロセッサ20がアイドル状態
のときに出されるものである。
オペレーションを始めるために用いられるものであり、
また、それは、普通ではプロセッサ20がアイドル状態
のときに出されるものである。
このような条件の下で、プロセッサ20は、オペレーシ
ョンのために必要とされるCILをフェッチするために
、初めのCM位置を表わすATIの第2のワードを解釈
するように操作される。
ョンのために必要とされるCILをフェッチするために
、初めのCM位置を表わすATIの第2のワードを解釈
するように操作される。
プロセッサ20がビジィまたは停止状態のときに開始(
START)命令が出されると、プロセッサ20は不法
(ビジィ)スティタスに呼応して、中断、停止がなされ
ることとなる。
START)命令が出されると、プロセッサ20は不法
(ビジィ)スティタスに呼応して、中断、停止がなされ
ることとなる。
ここにおいては、I(CPU禁止)及びM(メンテナン
ス・モード)ビットが無視されることに注意する必要が
ある。
ス・モード)ビットが無視されることに注意する必要が
ある。
停止(HALT)命令は、正常では、プロセッサ20が
ビジィのときに出されるものであり、これが出されると
、進行中のオペレーションが一時的に止められる。
ビジィのときに出されるものであり、これが出されると
、進行中のオペレーションが一時的に止められる。
プロセッサ20が停止またはアイドル状態のときに停止
命令が出されると、この命令の機能はN0OP(無視さ
れる)とされる。
命令が出されると、この命令の機能はN0OP(無視さ
れる)とされる。
続行(CONTINUE)命令は、正常では、それ以前
に停止コントロール命令によって停止されているオペレ
ーションの続行のために用いられるものである。
に停止コントロール命令によって停止されているオペレ
ーションの続行のために用いられるものである。
プロセッサ20がビジィまたは停止状態のときに続行命
令が出されると、プロセッサ20は、Mビットにおける
どのような変化でも受入れて、中断することなく、その
ときのオペレーションを続行する。
令が出されると、プロセッサ20は、Mビットにおける
どのような変化でも受入れて、中断することなく、その
ときのオペレーションを続行する。
プロセッサ20がアイドル状態のときに続行命令が出さ
れると、その機能はNOOP (無視される)とされる
。
れると、その機能はNOOP (無視される)とされる
。
プロセッサ20における全ての実行コマンドは、表■の
ようなCILを必要とする。
ようなCILを必要とする。
各CILは、メモリ11内の隣接位置を占めるものであ
る。
る。
リスト内のワード数は、表■から特定化される命令に依
存するものである。
存するものである。
各コマンドのためのリスト・ワードの数は固定されてい
るが、コマンドからコマンドへは変化するものである。
るが、コマンドからコマンドへは変化するものである。
CILのフォーマットはコマンドに依存するものである
が、一般的な特徴tこは共通するところがある。
が、一般的な特徴tこは共通するところがある。
大抵のコマンドにおいては、2個の入力アレイと1個の
出力アレイとからなる、3個までのアレイを必要とする
ものである。
出力アレイとからなる、3個までのアレイを必要とする
ものである。
また、ある種の改良されたオペレーションにおいては、
通常は固定小数点式フォーマットであって、メモリ11
内の連続しい位置に蓄積されている補助的なコントロー
ル・アレイが必要とされる。
通常は固定小数点式フォーマットであって、メモリ11
内の連続しい位置に蓄積されている補助的なコントロー
ル・アレイが必要とされる。
通常のCILは、13個の特定化ワードよりなるもので
あり、これらは、全体として、プロセッサ20のオペレ
ーションと、オペレーションによって用いられ、または
発生されるアーギュメントの特定化のために用いられる
。
あり、これらは、全体として、プロセッサ20のオペレ
ーションと、オペレーションによって用いられ、または
発生されるアーギュメントの特定化のために用いられる
。
表■には、この正常なりストワードの絹が含まれている
。
。
追加的なリスト・ワードを必要とする改良されたオペレ
ーションにおいては、リストは、これらの追加的なワー
ドを特定化するために、単に伸長されるだけである。
ーションにおいては、リストは、これらの追加的なワー
ドを特定化するために、単に伸長されるだけである。
CILの第1のワードはプロセッサ・コマンド・ワード
(PCW)であり、そのフォーマットは表■に示される
。
(PCW)であり、そのフォーマットは表■に示される
。
完全なリストがとり込まれる。
次いで、プロセッサ20は特定化されたコマンドの実行
を始める。
を始める。
コマンドの処理は、メモリ・アクセスのときの衝突を除
いて、CPU10によるデータ処理についての障害とは
ならない。
いて、CPU10によるデータ処理についての障害とは
ならない。
プロセッサ20は高速であり、時間による制約のない周
辺装置である。
辺装置である。
そのアクセスに対するプライオリティは、他のDMAデ
バイスよりも低くされている。
バイスよりも低くされている。
プロセッサ20は、コマンドが完了するまで、コマンド
の実行(データのフェッチ、及び結果の蓄積)を続行す
る。
の実行(データのフェッチ、及び結果の蓄積)を続行す
る。
コマンドが完了すると、チェイニング・ビットが試験さ
れ、チェイニングの識別がされれば、次のCILリスト
がとり込まれて、特定のコマンドが実行される。
れ、チェイニングの識別がされれば、次のCILリスト
がとり込まれて、特定のコマンドが実行される。
この処理は、チェイニングが指示されなくなるまで続行
される。
される。
オペレーションが完了すると、オペレーション完了ステ
ィタス・ビットがオンにされ、蓄積スティタス及び中断
シーケンスが実行される。
ィタス・ビットがオンにされ、蓄積スティタス及び中断
シーケンスが実行される。
各コマンドの終了のときに、付加的な中断命令を出すこ
とができる。
とができる。
これらの中断があるごとに、そのときのスティタスは蓄
積され、プロセッサ20は停止される。
積され、プロセッサ20は停止される。
オペレーションは、続行ATI命令によって再開されう
る。
る。
付加部分(E)が、伸長されたフォーマットの付加、ま
たは制限されたフォーマットの付加を指定するために、
PCWの一部として含まれている。
たは制限されたフォーマットの付加を指定するために、
PCWの一部として含まれている。
伸長されたフォーマット(ビットE−1)のために、ベ
クトルA、B及びCが独立的に存在する。
クトルA、B及びCが独立的に存在する。
したがって、これらのベクトルのためのフォーマット指
定ワードが特定されなけれはならない。
定ワードが特定されなけれはならない。
市[1限されたフォーマット付加(E=O)のためには
ベクトルA、B及びCのフォーマット指定ワードは、ソ
フトウェア・リストの一部としては含まれていない。
ベクトルA、B及びCのフォーマット指定ワードは、ソ
フトウェア・リストの一部としては含まれていない。
したがって、ベクトル・フォーマットは32ビツトの浮
動小数点式のものとして識別される。
動小数点式のものとして識別される。
この場合の、正常なソフトウェア・リスI−は、10個
のリスト・ワードからなるのみである。
のリスト・ワードからなるのみである。
このビットは、コマンド・オペレーションのチェイニン
グを許容するために用いられる。
グを許容するために用いられる。
これが1にセットされていると、チェイニングの指示が
なされ、現在のコマンドの完了とともに、次のCILリ
ストがフェッチされる。
なされ、現在のコマンドの完了とともに、次のCILリ
ストがフェッチされる。
次いで、所定の新らしいコマンドが実行される。
この方法によれば、新らしいA、TIを必要とすること
なく、制約のないナエイニング操作が行イつれる。
なく、制約のないナエイニング操作が行イつれる。
最大エレメントの検出オプションが指定される(D=1
)と、各々の結果の指標は、そのときまでに現われた最
大の指標に等しく保たれている内部の基準指標と比較さ
れて、CMl 1に蓄積される。
)と、各々の結果の指標は、そのときまでに現われた最
大の指標に等しく保たれている内部の基準指標と比較さ
れて、CMl 1に蓄積される。
基準指標の初期値は、結果の指標が蓄積されるべき位置
(AME)に、プログラムによって供給さオフ、る。
(AME)に、プログラムによって供給さオフ、る。
コマンド・オペレーションの終了のとき、この最大の指
標に符号を加えたものは、リス1〜・ワードBによって
指定される(AME)位置において、CPUのメモリ1
1に蓄積される。
標に符号を加えたものは、リス1〜・ワードBによって
指定される(AME)位置において、CPUのメモリ1
1に蓄積される。
このワードのフォーマットは、次の通りである。
プロセッサ20は、(アイドルのとき) A T T開
始(START)Q令を受入れると、直ちに初期スティ
タスの蓄積をする。
始(START)Q令を受入れると、直ちに初期スティ
タスの蓄積をする。
このスティタスは常にゼロであり、中断は生じない。
この初期スティタスの目的は、プロセッサ20がATL
命令の受入れに成功し、指定されたオペレーションの開
始ヲしたことをCPUに告知することにある。
命令の受入れに成功し、指定されたオペレーションの開
始ヲしたことをCPUに告知することにある。
リスト・コマンドのためにプロクラム・コントロール式
中断が選択される(P=1)と、コマンド実行の完了と
ともに、プロセッサ20はステイタスを蓄積し、中断及
び停止をすることとなる。
中断が選択される(P=1)と、コマンド実行の完了と
ともに、プロセッサ20はステイタスを蓄積し、中断及
び停止をすることとなる。
最終スティタス蓄積オペレーションより、現在のスティ
タス蓄積への全てのスティタス条件が告知され、プロセ
ッサ20のスティタス・レジスタが再起動される(ゼロ
にクリア)。
タス蓄積への全てのスティタス条件が告知され、プロセ
ッサ20のスティタス・レジスタが再起動される(ゼロ
にクリア)。
オペレーションは、続行コマンドによって再開され、ま
たは、リセット・コマンドによって終端される。
たは、リセット・コマンドによって終端される。
P=0のとき、プログラム・コントロール式中断及びス
ティタス蓄積スティタスは、コマンドの完了によっても
実行されない。
ティタス蓄積スティタスは、コマンドの完了によっても
実行されない。
チェイニングの指示されていないコマンド・オペレーシ
ョンが完了すると、ATLオペレーションは完了したも
のとみなされ、そのスティタスは常に告知される。
ョンが完了すると、ATLオペレーションは完了したも
のとみなされ、そのスティタスは常に告知される。
スティタス・ビットO(オペレーション完了)は真(1
)である。
)である。
もし、P(プラグロム・コントロール式中断)が指示さ
れると、この終端スティタスとともに中断が生じる。
れると、この終端スティタスとともに中断が生じる。
P−〇であれば、中断は生じない。
失敗したという条件が生じると、どのようなコマンドの
実行がされていても、プロセッサ20は進行中のオペレ
ーションを続行させず、スティタスの蓄積をし、CPU
10を中断し、そしてアイドル状態に戻る。
実行がされていても、プロセッサ20は進行中のオペレ
ーションを続行させず、スティタスの蓄積をし、CPU
10を中断し、そしてアイドル状態に戻る。
スティタスは告知された最終のスティタスより累積され
るものである。
るものである。
スティタス・ビットO(オペレーション完了)は真であ
り、また、失敗したことの条件(ビット1または2)は
真である。
り、また、失敗したことの条件(ビット1または2)は
真である。
プロセッサ20がビジィまたは停止のときに、ATI−
開始(START) コマンドが出されると、蓄積ス
ティタスに応じて、中断及び停止がなされる。
開始(START) コマンドが出されると、蓄積ス
ティタスに応じて、中断及び停止がなされる。
スティタスは、ビット15(不法ATI)が真であるこ
とを指示する。
とを指示する。
コマンド実行は、続行命令によって再開され、または、
リセット8令によって終端されうる。
リセット8令によって終端されうる。
このオプションが選択される( E= 1 )と、伸長
フォーマット・オプションは各ベクトルのために許容さ
れ、各ベクトルのためのフォーマット指定ワードは、リ
ストにおいて指定され、含まれていなければならない。
フォーマット・オプションは各ベクトルのために許容さ
れ、各ベクトルのためのフォーマット指定ワードは、リ
ストにおいて指定され、含まれていなければならない。
このビットがゼロのときには、各ベクトルのためのフォ
ーマットは浮動小数点式のものに限定され、各ベクトル
のための値、符号及びスケール・オプションは用いられ
ず、ゼ゛口とみなされる。
ーマットは浮動小数点式のものに限定され、各ベクトル
のための値、符号及びスケール・オプションは用いられ
ず、ゼ゛口とみなされる。
ベクトルA、B及びCのためのフォーマット指定ワード
はリストの一部としては含まれず、それらの位置は次の
リスト・ワードのために用いられる。
はリストの一部としては含まれず、それらの位置は次の
リスト・ワードのために用いられる。
このオプションにより、浮動小数点式のベクトルを用い
、かつ生じさせるオペレーションのための簡単化された
CIL(IJスト)の使用が許容される。
、かつ生じさせるオペレーションのための簡単化された
CIL(IJスト)の使用が許容される。
このビットが1にセットされているときに、スタックが
指示される。
指示される。
表■で示されているように、全ての演算形式オペレーシ
ョン及びある種の改良されたオペレーションのために、
スタック・オプション及びサム(SAM)オプションが
許容される。
ョン及びある種の改良されたオペレーションのために、
スタック・オプション及びサム(SAM)オプションが
許容される。
全ての他のオペレーションのためには、スタック・オプ
ション及びサム・オプションは無視され、ゼロとみなさ
れる。
ション及びサム・オプションは無視され、ゼロとみなさ
れる。
スタック・オプションが選択される(K=1)と、各オ
ペレーションの結果は、対応する3個のアレイ・エレメ
ントに加えられ、このエレメントの適当な個所に蓄積さ
れる。
ペレーションの結果は、対応する3個のアレイ・エレメ
ントに加えられ、このエレメントの適当な個所に蓄積さ
れる。
表■に、その−例が示されている。
このオプションは、スタック・オプションと同様に、多
くの演算オペ1ノージヨンのために許容されるものであ
る。
くの演算オペ1ノージヨンのために許容されるものであ
る。
選択された(Σ−1)ときには、演算オペレーションの
結果は内部的に加えら、f)、個々に中央メモリ11に
戻されることはない。
結果は内部的に加えら、f)、個々に中央メモリ11に
戻されることはない。
指定された数のオペレーションが完了されると、その累
積和は、スタック・オプションによって決められるよう
に、中央メモリ11に戻される。
積和は、スタック・オプションによって決められるよう
に、中央メモリ11に戻される。
プロセッサ20は、順次的なデータ・ストリングについ
て、各種のくり返し形のオペレーションを実行するよう
に組織されている。
て、各種のくり返し形のオペレーションを実行するよう
に組織されている。
オペレーションの中のいくつかのものは、基本的な演算
形式、すなイつち、加a1減算、乗算及び除算である。
形式、すなイつち、加a1減算、乗算及び除算である。
他のオペレーションは、より進んだものであり、それら
の機能は、より単純な基本的オペレーションを用いたア
ルゴリズムの実行によって果される。
の機能は、より単純な基本的オペレーションを用いたア
ルゴリズムの実行によって果される。
プロセッサ20の全てのオペレーションは、下記のよう
な、PCWの8ビット・フィールド(815)によって
指定される。
な、PCWの8ビット・フィールド(815)によって
指定される。
大部分のオペレーションは、スタック・オプション及び
サム・オプションによって修飾されうる。
サム・オプションによって修飾されうる。
ビット・フィールド(12−15)が、七狛であるビッ
ト・フィールド(8−11)とともに用いられて、基本
的な移動、スキャン、実数演算及び複素数演算が、スキ
ャンを除く各々のためのスタック及びサム・オプション
とともに、指定されるものである。
ト・フィールド(8−11)とともに用いられて、基本
的な移動、スキャン、実数演算及び複素数演算が、スキ
ャンを除く各々のためのスタック及びサム・オプション
とともに、指定されるものである。
ビット・フィールド(8−15)は、より進んだオペレ
ーションの指定のために用いられる。
ーションの指定のために用いられる。
スタック・オプション(1、ある指定された、進んだオ
ペレーションのためにのみ許容される。
ペレーションのためにのみ許容される。
スタック及び/またはサム・オプションが許容されてい
ない、進んだオペレーションのためには、K及び/また
はΣフィールドは無視され、ゼロであるものとされる。
ない、進んだオペレーションのためには、K及び/また
はΣフィールドは無視され、ゼロであるものとされる。
大部分のCIL(コマンド開始リス1〜)におけるこの
ワードは、完了前0)オペレーション・シーケンスの数
を指定するために用いられる。
ワードは、完了前0)オペレーション・シーケンスの数
を指定するために用いられる。
特に、このワードは、出力がベクトルであれは、実行さ
れたコマンドによって生じる出力結果エレメントの数を
、また、出力がスカシであれば、入力ベクトル・アレイ
におけるエレメントの数を示すものである。
れたコマンドによって生じる出力結果エレメントの数を
、また、出力がスカシであれば、入力ベクトル・アレイ
におけるエレメントの数を示すものである。
N0EWは、その値が1〜216までの、正の16ビツ
ト整数であり、ここに(Hj216と解釈されている。
ト整数であり、ここに(Hj216と解釈されている。
各ベクトル・アレイは、アレイ指定ワード(A、SW)
と呼ばれる3個のワードによって完全に記述され、また
、各ベクトルA、B及びCのために、下記のワードより
なるものである。
と呼ばれる3個のワードによって完全に記述され、また
、各ベクトルA、B及びCのために、下記のワードより
なるものである。
FSA−ベクトルAのためのフォーマ“ント指定AIA
−ベクトルAのためのアドレス・インクレメント 5AA−ベクトルAのための開始アドレス第一次アレイ
の各々のために、CILには、アレイとそのエレメント
の性質を定めるために用いられるフィールドが含まれて
いる。
−ベクトルAのためのアドレス・インクレメント 5AA−ベクトルAのための開始アドレス第一次アレイ
の各々のために、CILには、アレイとそのエレメント
の性質を定めるために用いられるフィールドが含まれて
いる。
コマンドの記述において詳記されているように、例外は
あるけれども、第一次アレイの各々は、CILにおける
48ビツトのアレイ指定ワード(ASW)によって記述
される。
あるけれども、第一次アレイの各々は、CILにおける
48ビツトのアレイ指定ワード(ASW)によって記述
される。
完全なCILには、表■において示されているように、
E−1であれは3ワード0)E−0であれは2ワードの
、3個のASWグループが含まれている。
E−1であれは3ワード0)E−0であれは2ワードの
、3個のASWグループが含まれている。
プロセッサ20における、大部分のオペレーションのた
めの基本的なプログラム・コマンドのフォーマットは表
■に要約されている。
めの基本的なプログラム・コマンドのフォーマットは表
■に要約されている。
スケール−ベクトルスケールファクタ
*E−0の場合、リストに含まれず(伸長フォーマット
は特定化されず) F−フォーマット(FORMAT)FSAにおける、こ
の3ビツト・フィールドは、夫々のデータ・アレイのフ
ォーマットを指定するために用いられる。
は特定化されず) F−フォーマット(FORMAT)FSAにおける、こ
の3ビツト・フィールドは、夫々のデータ・アレイのフ
ォーマットを指定するために用いられる。
テ゛−タ・フォーマットは、入力データ・アレイの5個
の形式のもののひとつ、または、出力データ・アレイの
ための4個の形式のもののひとつである。
の形式のもののひとつ、または、出力データ・アレイの
ための4個の形式のもののひとつである。
各データ・アレイは、表×に示されているように独立的
に指定されうるものである。
に指定されうるものである。
このようなフォーマットについての詳細は表Xに示され
ている。
ている。
3
1)符号ビットは、正のデータには01負のブタには1
. 2)LSHの右へ2進ポイント、 3)符号ビット及び2進数は、負数のときには2の補数
として表示、 2ビツト浮動小数点式 1)符号ビットは、正のデータには01負のデータには
1. 2)2進ポイントは、2進仮数部のMSBを左へ、 3)符号及び仮数部はS ign/Magni t u
deとして表示、 4)指標部は、10進領域で16−24〜63を表わす
偏倚指数部、 5)上記浮動小数点式で表示される数は 32ビツトの、 入力データだけのための変換フォ ーマット 1)符号ビットは、正のデータには01負のデータには
1. 2)2進ポイントはLSHの右へ、 3)符号及び仮数部は、負数のときには2の補数で表示
、 4)ゲイン・フィールドは6ビツト・ベースの、2の指
標で、加えられたゲインの表示、 5)このフォーマットによる数の表示は、N=SXNX
2”−GAIN V −値(VALUE) 、エレメントの値オプション
はテ゛−タ入カアレイにのみ適用されるものであり、影
響のあるエレメントは、代数値的(正常な)に、または
絶対値的(正数の大きさ)に扱われるべきことを指示す
るものである。
. 2)LSHの右へ2進ポイント、 3)符号ビット及び2進数は、負数のときには2の補数
として表示、 2ビツト浮動小数点式 1)符号ビットは、正のデータには01負のデータには
1. 2)2進ポイントは、2進仮数部のMSBを左へ、 3)符号及び仮数部はS ign/Magni t u
deとして表示、 4)指標部は、10進領域で16−24〜63を表わす
偏倚指数部、 5)上記浮動小数点式で表示される数は 32ビツトの、 入力データだけのための変換フォ ーマット 1)符号ビットは、正のデータには01負のデータには
1. 2)2進ポイントはLSHの右へ、 3)符号及び仮数部は、負数のときには2の補数で表示
、 4)ゲイン・フィールドは6ビツト・ベースの、2の指
標で、加えられたゲインの表示、 5)このフォーマットによる数の表示は、N=SXNX
2”−GAIN V −値(VALUE) 、エレメントの値オプション
はテ゛−タ入カアレイにのみ適用されるものであり、影
響のあるエレメントは、代数値的(正常な)に、または
絶対値的(正数の大きさ)に扱われるべきことを指示す
るものである。
このことは、絶対値オプションが選択されたときには、
人力データは、適用されるアルゴリズムに入れられる前
に、正の絶対値に変換されるべきことを意味するもので
ある。
人力データは、適用されるアルゴリズムに入れられる前
に、正の絶対値に変換されるべきことを意味するもので
ある。
スタック・オプションが許容され、選択されているオペ
レーションにおいては、出力アレイは、入力として再使
用される。
レーションにおいては、出力アレイは、入力として再使
用される。
入力として用いられると、値オプションが適用される。
したかって、値オプションは、どのようなデ゛−夕の入
力アレイにも適用されると、都合よくいえるものである
。
力アレイにも適用されると、都合よくいえるものである
。
また、■−〇であれは代数値(正常な)であり、■−1
であれは、絶対値への変換がされるものである。
であれは、絶対値への変換がされるものである。
S−符号(SIGN)
符号オプションは、値オプションと同様に、入カデ゛−
タ・アレイにのみ適用される。
タ・アレイにのみ適用される。
このビットは、指定された入力アレイのために、入力デ
ータが正常な符号とともに処理されるか、または符号が
反転されるべきであるかの指定をするのに用いられる。
ータが正常な符号とともに処理されるか、または符号が
反転されるべきであるかの指定をするのに用いられる。
反転された符号を適用されるものの中で、明白なものの
ひとつは、補数及び加算オペレーションを用いて減算を
行なうことである。
ひとつは、補数及び加算オペレーションを用いて減算を
行なうことである。
なお、S=0は、正常な符号であり、また、S=1は反
転符号を示すものである。
転符号を示すものである。
スケール・ファクタ(SCALE FACTOR)。
この9ビツト・フィールドは、(適用されるときには)
、アレイ・エレメントのスケール・ファクタとして解釈
される、9ビツトの2の補数値を指定するために用いら
れる。
、アレイ・エレメントのスケール・ファクタとして解釈
される、9ビツトの2の補数値を指定するために用いら
れる。
この数を適用することは、関連したアレイが、入力また
は出力アレイのいずれであるかに依存するものである。
は出力アレイのいずれであるかに依存するものである。
入力アレイのために、この9ビツト・フィールドは、2
をベースとし、2進数の2の補数値を指数とするもの(
2N)として解釈されるものであり、これは、入力アレ
イの全てのエレメントに対するスケール・ファクタ(乗
数)として用いられるものである。
をベースとし、2進数の2の補数値を指数とするもの(
2N)として解釈されるものであり、これは、入力アレ
イの全てのエレメントに対するスケール・ファクタ(乗
数)として用いられるものである。
このことは、人力エレメントの全てが内部的な浮動小数
点式フォーマットに変換されたとき、指数フィールドは
、2をベースとする乗数の指数として用いられることを
意味するものである。
点式フォーマットに変換されたとき、指数フィールドは
、2をベースとする乗数の指数として用いられることを
意味するものである。
出力アレイのためには、この9ビツト・フイールドは、
同様にしてスケール・ファクタとして解釈される。
同様にしてスケール・ファクタとして解釈される。
そして、これは、出力及びフォーマット変換がどのよう
なもめであれ、その前に、浮動小数点式の指数に対して
加えられる2進(2の補数)の指数を指定するものであ
る。
なもめであれ、その前に、浮動小数点式の指数に対して
加えられる2進(2の補数)の指数を指定するものであ
る。
スタックの場合には例外が生じる。
ここでは、出力アレイは、また、入力アレイとして用い
られる。
られる。
この場合には、指数フィールドは出力アレイとしてのみ
適用される。
適用される。
したがって、入力として用いられるアレイに影響は友ぼ
されない。
されない。
ASWの第2のワードは、アレイ・エレメントのアドレ
ス・インクレメントを指定するために用いられる。
ス・インクレメントを指定するために用いられる。
このインデックス値は、16ビツトの2の補数として表
わされる。
わされる。
大多数のコマンドに対して、負のインデックスIこより
、逆行のメモリ・アドレス操作が許容されるものである
。
、逆行のメモリ・アドレス操作が許容されるものである
。
アドレス・インクレメント値は、゛エレメント”・イン
クレメント値の識別のために用いられる。
クレメント値の識別のために用いられる。
ここに、各エレメントは、指定されたフォーマットによ
って決められる、多くの連続したメモリ位置によって表
わされるものである。
って決められる、多くの連続したメモリ位置によって表
わされるものである。
アドレス・インクレメント値は、以前のエレメント・ア
ドレスに関して、各エレメント・アドレスを決めるため
に用いられる。
ドレスに関して、各エレメント・アドレスを決めるため
に用いられる。
AIがゼロに等しいために、データ・エレメントはスカ
シであり、開始アドレスは常に同一値である。
シであり、開始アドレスは常に同一値である。
いずれのASWに対するアドレス・インクレメント値も
ゼロであるときには、アレイは、単一のエレメント・ベ
クトル(スカシ)として指定される。
ゼロであるときには、アレイは、単一のエレメント・ベ
クトル(スカシ)として指定される。
プロセッサ20は、AI−〇でスカシであることを識別
し、スカシをくり返してフェッチすることはしないが、
コマンドの実行を通じて、再使用のために、その値が内
部的に維持される。
し、スカシをくり返してフェッチすることはしないが、
コマンドの実行を通じて、再使用のために、その値が内
部的に維持される。
一般的には、(1)番目のエレメントのためのCMアド
レスは下記の通りである。
レスは下記の通りである。
ASWの第3ワードは、中央メモリ11内におけるアレ
イ・エレメントの開始アドレスを指定するために用いら
れるものであり、通常は、各アレイについて、夫々SA
A、SABまたはSACとして表わされる。
イ・エレメントの開始アドレスを指定するために用いら
れるものであり、通常は、各アレイについて、夫々SA
A、SABまたはSACとして表わされる。
各アレイは分離してインデックスされて用いられ、その
出力結果アレイは、ソース・アレイに重なることが許容
される。
出力結果アレイは、ソース・アレイに重なることが許容
される。
すなわち、結果は、メモリ・スペースを保つために、ソ
ース・データのあるべき場所に蓄積されるものである。
ース・データのあるべき場所に蓄積されるものである。
このワードは、PCWのビット1が真(最大指標を検出
するとD=1)であるとき、プロセッサtこよってフェ
ッチ/蓄積される初め及び終りの最大指標の双方の、C
Mllのアドレスを指圧するために用いられる。
するとD=1)であるとき、プロセッサtこよってフェ
ッチ/蓄積される初め及び終りの最大指標の双方の、C
Mllのアドレスを指圧するために用いられる。
D=0であるときには、このアドレスの内容は用いられ
ず、または修飾されない。
ず、または修飾されない。
このワードは、PCWのビット0((、’=1)によっ
てチェイニングか指定されているとき、次続リストの第
1のワードのアドレスを指定するために用いられる。
てチェイニングか指定されているとき、次続リストの第
1のワードのアドレスを指定するために用いられる。
コマンドの実行が完了すると、プロセッサ20は自動的
に次続リストをとり込んで、指定されたオペレーション
の実行をする。
に次続リストをとり込んで、指定されたオペレーション
の実行をする。
この連鎖式の処理は、リストがチェイニングを指示しな
い(C=0)ようになるまで続行される。
い(C=0)ようになるまで続行される。
このANLワードは常にとり込まれるけれども1、チェ
イニングが示されない(C=O)ときには用いられない
。
イニングが示されない(C=O)ときには用いられない
。
プロセッサ20には、新らしいオペレーションを指示す
る、とのA T I 命令にもしたがって、初期のステ
ィタスが蓄積される。
る、とのA T I 命令にもしたがって、初期のステ
ィタスが蓄積される。
プログラム・コントロール式の中断により(指定された
ときには)、選択されたコマンド(LIST)実行の完
了のさいに、スティタスを告知することが許容される。
ときには)、選択されたコマンド(LIST)実行の完
了のさいに、スティタスを告知することが許容される。
どのような失敗した作動においても、そのスティタスが
告知され、このような作動が起るのにしたがって中断が
生じるものである。
告知され、このような作動が起るのにしたがって中断が
生じるものである。
ATIオペレーションの完了のさいには、スティタスは
常に蓄積されることとなる。
常に蓄積されることとなる。
プログラム・コントロール式中断が選択されると中断が
また生じることとなる。
また生じることとなる。
表■には、スティタス・ワードに割当てられているビッ
トが示されている。
トが示されている。
スティタス・ビット0=動作完了
1″によって、チェイニングが指示されていないオペレ
ーションの完了が示される。
ーションの完了が示される。
このヒツトは、また、失敗した動作のオペレーションに
したがって、n 1 nになる。
したがって、n 1 nになる。
スティタス・ビット1−指令誤り
このビットは、不法コマンドを示すために用いられる。
不法コマンドが検出されると、プロセッサ20は、(1
であれば)進行中のオペレーションを終端させ(失敗)
、スティタスの蓄積をし、そして中断を生じさせる。
であれば)進行中のオペレーションを終端させ(失敗)
、スティタスの蓄積をし、そして中断を生じさせる。
コマンド・エラー・スティタスが示される。
ATI コントロール・インストラクション−11F
SWA、FSWBコード=101,110,111FS
WCCode=100,101,110,111イリー
ガル Qpコード(Illeg、1lII Op −C
odes )スティタス・ビット2=指令パリティ誤り
パリティ・エラーが示されるとともに、実行可能なAT
Iまたはリスト・ワードが検出されると、プロセッサ2
0にかけるオペレーションは失敗とされ(アイドルに戻
る)、中断を生じ、この指示されたビットとともにステ
ィタスの蓄積がされる。
SWA、FSWBコード=101,110,111FS
WCCode=100,101,110,111イリー
ガル Qpコード(Illeg、1lII Op −C
odes )スティタス・ビット2=指令パリティ誤り
パリティ・エラーが示されるとともに、実行可能なAT
Iまたはリスト・ワードが検出されると、プロセッサ2
0にかけるオペレーションは失敗とされ(アイドルに戻
る)、中断を生じ、この指示されたビットとともにステ
ィタスの蓄積がされる。
プログラム・コントロール式中断のステイトの如何によ
らず中断が生じる。
らず中断が生じる。
スティタス・ビット3=データ・パリティ誤りデータ・
ワードがパリティ・エラーの指示とともに検出されると
、オペレーションは続行される。
ワードがパリティ・エラーの指示とともに検出されると
、オペレーションは続行される。
そして、このビットは、次続してふ・こるスティタス蓄
積シーケンスにふ・いて、データ・パリティ・エラーを
指示するために用いられる。
積シーケンスにふ・いて、データ・パリティ・エラーを
指示するために用いられる。
スティタス・ビット4=指数オーバフローこのビットは
、7F16よりも大きい指標を有する結果を、オペレー
ションによって生じるということを指示するために用い
られる。
、7F16よりも大きい指標を有する結果を、オペレー
ションによって生じるということを指示するために用い
られる。
この条件が生じると、7F16が指標に代置され、また
、FFFFFFが小数部に代置される。
、FFFFFFが小数部に代置される。
オペレーションは続行され、このスティタス・ビットは
、次続して釦こるスティタス蓄積シーケンスにかいて指
示されるものである。
、次続して釦こるスティタス蓄積シーケンスにかいて指
示されるものである。
符号は、入れられずに残される。スティタス・ビット5
−指数アンダフローこのビットは、0O06よりも小さ
い指標を有する結果を、オペレーションによって生じる
ということを指示するために用いられる。
−指数アンダフローこのビットは、0O06よりも小さ
い指標を有する結果を、オペレーションによって生じる
ということを指示するために用いられる。
これが生じると、ゼロが、符号、指標及び小数部に代置
される。
される。
オペレーションは続行され、このスティタス・ビットは
、次続してわこるスティタス蓄積シーケンスにかいて指
示されるものである。
、次続してわこるスティタス蓄積シーケンスにかいて指
示されるものである。
スティタス・ビット6=意図されたゼロによる除算
セロによる除算の試行がオペレーションの中に現われる
と、プロセッサ20は、分子数値に等しい結果のセット
をし、オペレーションは続行される。
と、プロセッサ20は、分子数値に等しい結果のセット
をし、オペレーションは続行される。
このスティタス・ビットは、次続するスティタス蓄積シ
ーケンスにち・いて、セットされ、指示される。
ーケンスにち・いて、セットされ、指示される。
スティタス・ビット7=固定小数点オーバフロー固定小
数点出力が指定されていて、このオペレーションの間に
、有意のデータ・ビットがMSBをこえて移行されると
、オーパフロウが生じる。
数点出力が指定されていて、このオペレーションの間に
、有意のデータ・ビットがMSBをこえて移行されると
、オーパフロウが生じる。
このスティタス・ビットは、このようなオーパフロウの
条件を指示するために用いられ、また、これは、次続す
るスティタス蓄積シーケンスにふ・いて指示されるもの
である。
条件を指示するために用いられ、また、これは、次続す
るスティタス蓄積シーケンスにふ・いて指示されるもの
である。
スティタス・ビット8−13 (Not Used)ス
ティタス・ビット14=ハードウエアサービスが必要 ある種の内部的な失敗がモニタされる。
ティタス・ビット14=ハードウエアサービスが必要 ある種の内部的な失敗がモニタされる。
そしてどのようなことがおきても、状況を訂正するため
のサービスが要求されることを指示するものである。
のサービスが要求されることを指示するものである。
このビットは、この条件の指示に用いられるもので、次
続して卦きるスティタス蓄積シーケンスにかいて指示さ
れるものである。
続して卦きるスティタス蓄積シーケンスにかいて指示さ
れるものである。
スティタス・ビット15−ビジィ
開始(START)を指示するAT■が受入れられて、
プロセッサがビジィまたは停止であれば、プロセッサ2
0は進行中のオペレーションを停止し、中断を生じ、ス
ティタスの蓄積をする。
プロセッサがビジィまたは停止であれば、プロセッサ2
0は進行中のオペレーションを停止し、中断を生じ、ス
ティタスの蓄積をする。
このスティタス・ビットは、ビジィ条件を指示するもの
である。
である。
オペレーションの続行のために、続行命令を出さなけれ
ばならない。
ばならない。
プロセッサの命令録は、表X■に示されている。
プロセッサには、36個の分離された命令が用意されて
いる。
いる。
これらの多くは特有な機能を果すためのものであり、地
震についての処理能力を向上させ、改良するようにされ
たものである。
震についての処理能力を向上させ、改良するようにされ
たものである。
各命令は、ROM手段63,73及び83に蓄積されて
いるマイクロプログラムによってコントロールされる。
いるマイクロプログラムによってコントロールされる。
相関、コンボリューション、開平−二乗平均(RMS)
、及びデータの多重化、非多重化といった、プロセッサ
の付加的な機能が含まれる。
、及びデータの多重化、非多重化といった、プロセッサ
の付加的な機能が含まれる。
これらは、操作されるもののうち、特別なケースとして
可能にされるものである。
可能にされるものである。
新しい機能を完全に果すために、マイクロプログラムの
能力は修正され、または完全に変更される。
能力は修正され、または完全に変更される。
この柔軟性により、変更への要求、または新らしい技法
が発見されたときに、プロセッサを変更させうるもので
ある。
が発見されたときに、プロセッサを変更させうるもので
ある。
コマンドは、次の2個のクラスに分けられている。
すなわち、■実数のデータについてのみ操作されるもの
、■複素数のデータについてのみ操作されるもの。
、■複素数のデータについてのみ操作されるもの。
複素数を必要とするコマンドに卦いては、データは、2
個のワード、すなわち、16または32ビツトの実数部
と、これに続く、同様なフォーマットの虚数部よりなる
ものとみなされる。
個のワード、すなわち、16または32ビツトの実数部
と、これに続く、同様なフォーマットの虚数部よりなる
ものとみなされる。
このデータを含むアレイは、実数部と、それに続く虚数
部とよりなるものである。
部とよりなるものである。
大多数のコマンドにふ・いては、入力データは実数とし
て、また、出力データは、固定小数点式、浮動小数点式
または変換フォーマットとして操作されるものである。
て、また、出力データは、固定小数点式、浮動小数点式
または変換フォーマットとして操作されるものである。
多くの場合には、出力結果は、入力とは独立して、固定
または浮動小数点式のフォーマットとして指定される。
または浮動小数点式のフォーマットとして指定される。
出力結果は、ひとつの例外を除いて、入力と同様に、実
数または複素数のものである。
数または複素数のものである。
その例外は、複素数の入力データより、実数の出力かえ
られる、複素数共役乗算のコマンドである。
られる、複素数共役乗算のコマンドである。
プロセッサ20の各命令は、ROM手段63゜73及び
83に蓄積されているマイクロプログラムによってコン
トロールされる。
83に蓄積されているマイクロプログラムによってコン
トロールされる。
マイクロプログラムによってプロセッサの各実行ステイ
トがコントロールされ、最大の可能な実行速度かえられ
るようにされる。
トがコントロールされ、最大の可能な実行速度かえられ
るようにされる。
プロセッサ20にふ・いて遂行されルオペレーションの
効率的な速度は、演算ユニット50の演算速度、ユニッ
ト33に訟けるフォーマット変換の速度、及び中央メモ
リ1,1へ、またはこれからのデータの転送速度に依存
するものである。
効率的な速度は、演算ユニット50の演算速度、ユニッ
ト33に訟けるフォーマット変換の速度、及び中央メモ
リ1,1へ、またはこれからのデータの転送速度に依存
するものである。
更に、操作速度は、インデックス、カウント及びメモリ
・アクセスが、データについての演算オペレーションと
並行して行われるパイプライン・オペレーションによっ
て高められるものである。
・アクセスが、データについての演算オペレーションと
並行して行われるパイプライン・オペレーションによっ
て高められるものである。
この実施例にわいては、プロセッサ20によって、表X
IVに示されるような処理時間が達成される。
IVに示されるような処理時間が達成される。
プロセッサ20の有効な高速度のために、このシステム
をして、地震データ処理システムの極めて効率的な周辺
装置ならしめることができる。
をして、地震データ処理システムの極めて効率的な周辺
装置ならしめることができる。
この発明を、特定の実施例について説明してきたが、多
くの修正は画業者にとって示唆されうるところであり、
またこのような修正は、特許請求の範囲の記載中に含ま
れるものである。
くの修正は画業者にとって示唆されうるところであり、
またこのような修正は、特許請求の範囲の記載中に含ま
れるものである。
第1図は、この発明のプロセッサに卦ける、システムの
ブロック図である。 第2図は、プロセッサのメモリ及び演算ユニットの詳細
図である。 第3図は、プロセッサに含まれている3個のコントロー
ル手段の中の1個の典型的なオペレーション及び構成の
詳細図である。 第4図は、メモリ・ユニットを制御するためにプロセッ
サ・コントロールROMビットを用いることを示すもの
である。 第5図は、典型的f! ROMビットのコントロールと
、フラグのリセットを示すものである。 第6図は、実行処理中の、実行レベルのフロラ・ダイヤ
グラムである。 9・・・・・・汎用コンピュータ、10・・・・・・C
PU。 11・・・・・・中央メモリ、12・・・・・・メモリ
・コントロール手段、20・・・・・・アレイ・プロセ
ッサ、40・・・・・・内部メモリ、60・・・・・・
リード・コントロール手段、70・・・・・・アドレス
・コントロール手段、80・・・・・・処理コントロー
ル手段、90・・・・・・共通フラグ・コントロール・
ユニット、30・・・・・・メモリ・アドレス・ユニッ
ト、50・・・・・・演算ユニット。
ブロック図である。 第2図は、プロセッサのメモリ及び演算ユニットの詳細
図である。 第3図は、プロセッサに含まれている3個のコントロー
ル手段の中の1個の典型的なオペレーション及び構成の
詳細図である。 第4図は、メモリ・ユニットを制御するためにプロセッ
サ・コントロールROMビットを用いることを示すもの
である。 第5図は、典型的f! ROMビットのコントロールと
、フラグのリセットを示すものである。 第6図は、実行処理中の、実行レベルのフロラ・ダイヤ
グラムである。 9・・・・・・汎用コンピュータ、10・・・・・・C
PU。 11・・・・・・中央メモリ、12・・・・・・メモリ
・コントロール手段、20・・・・・・アレイ・プロセ
ッサ、40・・・・・・内部メモリ、60・・・・・・
リード・コントロール手段、70・・・・・・アドレス
・コントロール手段、80・・・・・・処理コントロー
ル手段、90・・・・・・共通フラグ・コントロール・
ユニット、30・・・・・・メモリ・アドレス・ユニッ
ト、50・・・・・・演算ユニット。
Claims (1)
- 【特許請求の範囲】 1 相互に関係づけられているデータ・ワードのアレイ
が中央メモリ内で利用できるシステムにおけるアレイプ
ロセッサであって、 (a) アレイ信号処理のための演算ユニット、(b
)2個の独立した区分を有するプロセッサ・メモリ、 (c) 演算ユニットと独立した区分の各々との間に
双方向性に接続された、相互間のデータ転送のためのデ
ータ・バス、 (d) 各々が前記中央メモリを前記プロセッサ・メ
モリの両区分に動作可能に接続し、さらに前記プロセッ
サ・メモリを前記演算ユニットに動作可能に接続するリ
ード・バス及びライト・バス、(e) 前記中央メモ
リと前記プロセッサ・メモリとの間のデータ・ワードの
第1の流れと、前記プロセッサ・メモリと前記演算ユニ
ットとの間の第2の流れとを、前記プロセッサ・メモリ
の両区分の間で交番させるためのコントロール手段、を
含むアレイ・プロセッサ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/469,258 US4107773A (en) | 1974-05-13 | 1974-05-13 | Advanced array transform processor with fixed/floating point formats |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5124142A JPS5124142A (ja) | 1976-02-26 |
JPS5834862B2 true JPS5834862B2 (ja) | 1983-07-29 |
Family
ID=23863102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50055901A Expired JPS5834862B2 (ja) | 1974-05-13 | 1975-05-12 | アレイ・プロセツサ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4107773A (ja) |
JP (1) | JPS5834862B2 (ja) |
CA (1) | CA1047167A (ja) |
DE (1) | DE2521289C2 (ja) |
FR (1) | FR2284929A1 (ja) |
GB (1) | GB1514231A (ja) |
Families Citing this family (64)
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