JP2628194B2 - データ処理装置 - Google Patents

データ処理装置

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JP2628194B2 JP63188857A JP18885788A JP2628194B2 JP 2628194 B2 JP2628194 B2 JP 2628194B2 JP 63188857 A JP63188857 A JP 63188857A JP 18885788 A JP18885788 A JP 18885788A JP 2628194 B2 JP2628194 B2 JP 2628194B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、特に、マイクロプロ
セッサとして用いるに好適なデータ処理装置に関する。
〔従来の技術〕
１チップCPUなどとして構成されるマイクロプロセッ
サは、一般に、ROM、デコーダ、ROMコントローラから構
成される指令部と、指令部からのリードアクセスにより
データを出力し、ライトアクセスによりデータを入力す
るレジスタ群と、指令部からの演算指令部によりレジス
タ群とデータの授受を行なう演算部から構成されてお
り、また演算部は入出力コントローラを介して外部メモ
リとデータの授受を行なうようになっている。演算部
（ALU）とレジスタ群とはライトバスおよびリードバス
を介して接続されており、ライトアクセスにより演算部
からのデータがレジスタ群に格納され、リードアクセス
によりレジスタ群からのデータが演算部へ転送されるよ
うになっている。
〔発明が解決しようとする課題〕
しかし、従来のマイクロプロセッサにおいてはリード
バスおよびライトバスの負荷容量については配慮されて
おらず、レジスタ群以外からのリードバスおよびライト
バスへのアクセスが高速化できないという不具合があっ
た。すなわち、演算部のデータ入力端子および出力端子
はそれぞれレジスタ群のデータ出力端子およびデータ入
力端子に直接直列接続されているため、演算部に接続さ
れたりリードバスおよびライトバスから見た負荷容量
は、リードバスおよびライトバスの配線による負荷容量
と、レジスタ群の出力負荷容量と、演算部の入力負荷容
量および入出力コントローラの入出力負荷容量との総和
になる。このうち、レジスタ群の出力負荷容量はレジス
タ群の数が多くなるほど大きくなり、しかもこの容量は
レジスタ群をアクセスする必要がないときでもリードバ
スおよびライトバスの負荷容量として機能する。このた
め、演算部と外部メモリとの間でデータの授受を行なう
ために、リードバスおよびライトバスをアクセスする場
合でもレジスタ群の負荷容量がアクセス時間に影響し、
演算部に接続されたリードバスおよびライトバスへのア
クセスが遅くなるという不具合があった。なお、特開昭
52−69242号公報、特開昭56−22123号公報、特開昭57−
187726号公報、及び特開昭62−212860号公報に記載され
ているように、バスを分割する構成を採用することもで
きるが、この構成を単に採用しても、レジスタ群をアク
セスするための論理とレジスタ群のデータを演算部に転
送するための論理とを互いに独立した構成とすることは
できない。
本発明の目的は、レジスタ群と演算部との間で授受さ
れるデータを転送するための論理とレジスタ群をアクセ
スするための論理とを互いに独立した構成とすることが
できるデータ処理装置を提供することにある。
〔課題を解決するための手段〕
前記目的を達成するために、本発明は、データ処理に
関するレジスタ選択指令とこのレジスタ選択指令より優
先した論理で生成されたデータ転送指令および演算指令
を出力する指令部と、指令部のレジスタ選択指令に属す
るリードアクセスによりデータを出力し、指令部のレジ
スタ選択指令に属するライトアクセスによりデータを入
力するレジスタ群と、指令部からの演算指令により演算
を実行すると共にレジスタ群の中の指定のレジスタとデ
ータ転送手段を介してデータの授受を行なう演算部と、
演算部のデータ入力端子に接続された双方向性メインリ
ードデータ転送手段と、演算部のデータ出力端子に接続
された双方向性メインライトデータ転送手段と、演算部
のデータ入力端子とデータ出力端子とを結ぶバイパス手
段と、各レジスタのデータ出力端子に直列に接続された
単方向性サブリードデータ転送手段と、各レジスタのデ
ータ入力端子に接続された単方向性サブライトデータ転
送手段と、単方向性サブリードデータ転送手段と双方向
性メインリードデータ転送手段とを結ぶリードデータ伝
送路を構成し、指令部のデータ転送指令に属するリード
アクセスにより単方向性サブリードデータ転送手段から
のデータを双方向性メインリードデータ転送手段へ伝送
し、それ以外のときにはリードデータ伝送路を遮断する
リードデータ伝送路開閉手段と、単方向性サブライトデ
ータ転送手段と双方向性メインライトデータ転送手段と
を結ぶライトデータ伝送路を構成し、指令部のデータ転
送指令に属するライトアクセスにより双方向性メインラ
イトデータ転送手段からのデータを単方向性サブライト
データ転送手段へ伝送し、それ以外のときにはライトデ
ータ伝送路を遮断するライトデータ伝送路開閉手段とを
備えたデータ処理装置を構成したものである。
データ処理装置としては、上記データ処理装置の要素
に以下の要素を付加したものを構成することができる。
双方向性メインリードデータ転送手段と双方向性メイ
ンライトデータ転送手段及び外部メモリに接続されて指
令部からの指令に応答して外部メモリからのデータを演
算部に入力し、演算部からのデータを外部メモリへ出力
する入力制御手段を備え、演算部と外部メモリとを入力
制御手段を介して接続する。
〔作用〕
前記した手段によれば、指令部の指令のうちデータ転
送指令はレジスタ選択指令よりも優先した指令として出
力されるため、指令のレジスタからデータを読み出すと
きには、指定のレジスタがレジスタ選択指令によりリー
ドアクセスされた後、データ転送指令に応答したリード
データ伝送路開閉手段によりリードデータ伝送路が形成
されたときにのみ指定のレジスタと演算部とがサブリー
ドデータ転送手段、リードデータ伝送路開閉手段、メイ
ンリードデータ転送手段を介して接続され、指定のレジ
スタからのデータが演算部に入力される。このときサブ
ライトデータ転送手段とメインライトデータ転送手段と
は遮断された状態にあり、サブライトデータ転送手段が
演算部の負荷から除外される。
一方、演算部の演算結果を指定のレジスタに格納する
ときには、指定のレジスタがレジスタ選択指令のライト
アクセスされた後、データ転送指令に応答したライトデ
ータ伝送路開閉手段によりライトデータ伝送路が形成さ
れたときにのみ指定のレジスタと演算部とがサブライト
データ転送手段、ライトデータ伝送路開閉手段、メイン
ライトデータ転送手段を介して接続され、演算部の演算
結果が指定のレジスタに格納される。このときサブリー
ドデータ転送手段とメインリードデータ転送手段とは遮
断された状態にあり、サブリードデータ転送手段が演算
部の負荷から除外される。
また、レジスタ群に対するアクセスがされず、演算部
と外部メモリとの間でデータの授受を実行するときに
は、サブリードデータ転送手段とメインリードデータ転
送手段とを結ぶリードデータ伝送路が遮断されるととも
に、サブライトデータ転送手段とメインライトデータ転
送手段とを結ぶライトデータ伝送路が遮断され、演算部
と外部メモリとを結ぶデータ伝送路がメインリードデー
タ転送手段、メインライトデータ転送手段、バイパス手
段及び入出力制御手段により形成される。このために、
演算部が外部メモリとデータの授受を実行するときには
レジスタ群、サブリードデータ転送手段、サブライトデ
ータ転送手段が演算部の負荷から除外され、外部メモリ
に対するリードアクセスおよびライトアクセスが高速化
される。
さらに、指令部の指令のうちデータ転送指令はレジス
タ選択指令よりも優先した論理構成となっているので、
レジスタ群から指定のレジスタのデータを読み出すに
も、レジスタ選択指令に従ったタイミングでレジスタ群
をアクセスすることができ、データが読み出された後、
データ転送指令の発生を条件にのみレジスタ群のデータ
を演算部に転送することができる。このため、メインリ
ード転送手段とメインライト転送手段に着目すると、メ
インリード転送手段とメインライト転送手段のバスアー
ビテーションに関して、レジスタ群と演算部間で授受さ
れるデータを転送するための論理とレジスタ群を選択す
るための論理とを互いに独立した構成とすることがで
き、レジスタ群の数が増加しても指令部の構成を簡素化
することができると共に、演算部によるアクセスの高速
化が可能となる。
〔実施例〕
以下、本発明の一実施例を図面に基づいて説明する。
第１図において、データ処理装置を構成するマイクロ
プロセッサ10はROM11、デコーダ12、ROMコントローラ1
3、演算器（ALU）14、バイパス回路15、64ビットに対応
したレジスタ群16、入出力コントローラ17から構成され
ており、入出力コントローラ17は入出力信号線200を介
して外部メモリなどに接続されている。
ROM11、デコーダ12、ROMコントローラ13は指令部とし
て構成されており、データ処理に関連する各種指令を出
力するように構成されている。演算器14は演算部として
構成されており、データ入力端子にメインリードバス
（メインリードデータ転送手段）201がデータ出力端子
がメインライトバス（メインライトデータ転送手段）20
2に接続されている。そしてメインリードバス201はバス
出力回路18を介してサブリードバス（サブリードデータ
転送手段）203に接続され、メインライトバス202はバス
入力回路19を介してサブライトバス（サブライトデータ
転送手段）204に接続されている。サブリードバス203は
レジスタ群16の各データ出力端子に直列に接続されてお
り、サブライトバス204はレジスタ群16の各データ入力
端子に直列に接続されている。そしてレジスタ群16はRO
M11からの指令に基づくリードアクセスによりデータを
サブリードバス203へ出力し、ライトアクセスによりサ
ブライトバス204からのデータを入力するように構成さ
れている。
バス出力回路18はサブリードバス203とメインリード
バス201とを結ぶリードデータ伝送路を構成し、リード
アクセスによりサブリードバス203からのデータをメイ
ンリードバス201へ伝送し、それ以外のときにはリード
データ伝送路を遮断するリードデータ伝送路開閉手段と
して構成されている。バス入力回路19はサブライトバス
204とメインライトバス202とを結ぶライトデータ伝送路
を構成し、ライトアクセスによりメインライトバス202
からのデータをサブライトバス204へ伝送へ、それ以外
のときにはライトデータ伝送路を遮断するライトデータ
伝送路開閉手段として構成されている。すなわち、メイ
ンリードバス201とメインライトバス202はレジスタ群16
がアクセスされたときにのみ接続されるので、レジスタ
群16がアクセスされないときにはメインリードバス20
1、メインライトバス202の負荷容量が低減されることに
なる。このため、演算器14がメインリードバス201又は
メインライトバス202、入出力コントローラ17を介して
外部メモリとデータの授受を行なうときには、負荷容量
の低減によってリードアクセスおよびライトアクセスの
高速化が可能となる。
次に、演算器14に接続されるバスのうちメインリード
バス201のみの負荷容量を低減する場合には、第２図に
示されるように、演算器14とレジスタ群16とをライトバ
ス205を介して直接接続し、メインリードバス201とサブ
リードバス203との間にのみバス出力回路18を挿入す
る。レジスタ16−１…16−ｉにはそれぞれレジスタ読出
し制御線206−１…206−ｉ、レジスタ書込み制御線207
−１…207−ｉが接続されており、バス出力回路18には
リードバス読出し制御線208が接続されている。そして
レジスタ読出し制御線206−１〜206−ｉのうちいずれか
の制御線がアサート（“1"の信号）されたとき、指定の
レジスタからのデータがサブリードバス203へ出力され
る。このとき同時にリードバス読出し制御線208もアサ
ートされ、サブリードバス203へ出力されたデータがバ
ス出力回路18を介してメインリードバス201へ転送され
る。一方、レジスタ書込み制御線207−１〜207−ｉのう
ちいずれかの制御線がアサートされると、ライトバス20
5からのデータが指定のレジスタへ入力される。
本実施例においては、レジスタ群16がリードアクセス
されたときにのみメインリードバス201がサブリードバ
ス203と接続されるため、レジスタ群16がリードアクセ
スされないときにはメインリードバス201の負荷容量が
低減され、レジスタ群16以外からのメインリードバス20
1へのアクセスが高速化される。
バス出力回路18は、第３図の（ａ）に示されるよう
に、クロックドインバータ20と、このインバータを制御
するためのインバータ21から構成されている。そして、
このバス出力回路18はリードバス読出し制御線208がア
サートされたときに、サブリードバス203からのデータ
を反転してメインリードバス201へ出力し、リードバス
読出し制御線208がネゲート（“0"の信号）されたとき
にはクロックドインバータ20の出力がハイインピーダン
スとなって、メインリードバス201とサブリードバス203
とを結ぶリードバス伝送路を遮断するように構成されて
いる。
クロックドインバータ20としては、第３図の（ｂ）に
示されるように、PMOS、NMOSトランジスタからなるCMOS
型のもので構成することも可能であり、（ｃ）に示され
るように、PMOS、NMOSトランジスタおよびバイポーラト
ランジスタを有するBi−CMOS型のものによって構成する
ことも可能である。前者のものは、メインリードバス20
1の負荷容量が小さいときに、メインリードバス201を高
速にアクセスすることが可能であり、メインリードバス
201の負荷容量が比較的大きいときには、後者のものを
用いれば、メインリードバス201のリードアクセスを高
速に行なうことができる。
一方、メインリードバス201がダイナミックバス（デ
ータ伝送前にバスに電荷がプリチャージされ、データ伝
送時にはバスの電荷がディスチャージされるバス）で構
成したときには、バス出力回路18を第４図の（ａ），
（ｂ）で示されるような回路構成とすることが効果的で
ある。
（ａ）に示されるものはNMOSトランジスタのみで構成
されており、（ｂ）で示されるものはNMOSトランジス
タ、インバータ、バイポーラトランジスタで構成されて
いる。各バス出力回路18は、リードバス読出し制御線20
8がアサートされたときに、サブリードバス203からのデ
ータを反転してメインリードバス201へ出力し、リード
バス読出し制御線208がネゲートされたときにはメイン
リードバス201の電荷を引き抜かないように構成されて
いる。
このように、本実施例におけるバス出力回路18は、イ
ンバータを主構成要素として、リードアクセスによりサ
ブリードバス203とメインリードバス201とを接続し、そ
れ以外のときにはサブリードバス203とメインリードバ
ス201とを遮断するようにしているので、単方向性のサ
ブリードバス203側からみたインピーダンスと双方向性
のメインリードバス201側からみたインピーダンスとを
リードデータ伝送路の開閉状態によらず、互いに分離し
た値に維持することができる。
リードデータ伝送路の開閉状態によらず、サブリード
バス203とメインリードバス201からみたインピーダンス
がそれぞれ互いに分離した値に維持されていると、リー
ドアクセスによりサブリードバス203とメインリードバ
ス201とが接続されても接続されなくても、サブリード
バス203とメインリードバス201の各負荷容量の変化はわ
ずかであり、負荷容量の増大を抑制することができる。
このため、指定のレジスタに接続されたバス出力回路18
によってデータ伝送路が形成されても、演算器14に接続
されたメインリードバス201の負荷容量が増大するのを
抑制することができる。従って、レジスタ群16に対する
リードアクセスが高速化される。また、バス入力回路19
もバス出力回路18と同様な回路で構成することができる
ので、レジスタ群16に対するライトアクセスを高速化す
ることができる。
レジスタ群16は、第５図の（ａ）に示されるように、
各レジスタ16iがクロックドインバータ22、23、インバ
ータ24、25、NMOSトランジスタ26、27から構成されてい
る。そしてレジスタ書込み制御線207iがアサートされる
と、ライトバス205からのデータがクロックドインバー
タ23で論理が反転された状態で入力され、論理的な帰還
ループを構成するクロックドインバータ22、インバータ
25に格納される。このデータはレジスタ書込み制御線20
7iがネゲートされたときには論理的帰還ループに保持さ
れたままになる。一方、レジスタ読出し制御線206iがア
サートされると、論理的帰還ループに格納されたデータ
がNMOSトランジスタ26、27を介してサブリードバス203
へ出力される。
また、レジスタ16iとしては、第５図の（ｂ）に示さ
れるように、PMOSトランジスタ28、29NMOSトランジスタ
30、31、26、27、インバータ32、33、34によって構成す
ることも可能であり、（ｃ）に示されるようにPMOSトラ
ンジスタ28、29、NMOSトランジスタ30、31、インバータ
32、33、34、35、クロックドインバータ36によって構成
することも可能である。（ａ）、（ｂ）に示されるレジ
スタ16iの場合にはサブリードバス203をダイナミックバ
スで構成した場合に効果的であり、（ｃ）に示されるレ
ジスタ16iの場合には、サブリードバス203をスタティッ
クバスで構成した場合に効果的である。
このように、本実施例においては、メインドリードバ
ス201がバス出力回路18を介してサブリードバス203に接
続されているため、メインリードバス201の負荷容量は
レジスタ16iの出力容量×64−バス出力回路18分の容量
低減が図れ、レジスタ群16以外からのメインリードバス
201へのアクセスが高速化される。
またレジスタ群16以外からのメインリードバス201へ
のアクセスタイムをバス出力回路18がないときと同じ時
間に設定すれば、メインリードバス201の駆動するバス
出力回路を小さな面積で構成することができる。さら
に、この場合にはメインリードバス201へ流れる電流の
ピーク値を制御することも可能である。
また、レジスタ群16がアサートされていても、バス出
力回路18がネゲートされているときには、レジスタ群16
のデータがバス出力回路18から出力されないため、プロ
グラムを作成する場合、バス出力回路18の制御を優先し
た論理が可能となるため制御系の論理の簡素化が図れ
る。例えば、レジスタ群16をアクセスするための指令
（レジスタ選択指令）よりもバス出力回路18やバス入力
回路19をアクセスするための指令（データに転送指令）
を優先した論理構成とした場合、レジスタ群16から指定
のレジスタのデータを読み出すにも、レジスタ選択論理
に従ったレジスタ選択指令により任意のタイミングでレ
ジスタ群16をアクセスすることができ、データが読み出
された後、データ転送指令の発生を条件にのみレジスタ
群16のデータを演算部14に転送することができる。この
ため、メインリードバス201やメインライトバス202に着
目すると、メインリードバス201やメインライトバス202
のバスアービテーシヨンに関して、レジスタ群16を選択
するための論理とデータを転送するための論理とを互い
に独立した構成とすることができ、レジスタ群16の数が
増加しても、指令部（ROM11、デコーダ12、ROMコントロ
ーラ13）の論理構成を簡素化することができる。
また、第６図に示されるように、サブリードバス203
に、データの内容が固定されたレジスタとしてのROM群3
7を接続すれば、マイクロプロセッサ10の初期設定時
に、固定値をROM11へ書込むための処理を省略すること
ができる。すなわち、ROM読出し制御線209iがアサート
されたときにROM37iの固定データが読出される。この場
合、第７図の（ａ）には、固定データ“0"が読出される
状態が模式的に示されており、（ｂ）には固定データ
“1"が読出される状態が模式的に示されている。
本実施例によれば、固定データをROM群37に格納する
ことができるため、ROM11の面積を小さくすることがで
きる。
次に、サブリードバス203の信号のレベルを低振幅化
してレジスタ群16からメインリードバス201へのアクセ
スを高速化する場合の構成が第８図に示されている。
第８図において、レジスタ群16に接続されたサブリー
ドバス203とバス出力回路18との間にセンス回路38が設
けられている。このセンス回路38はサブリードバス203
からの入力信号のレベルが低レベルから高レベルに移行
するときに、入力信号のレベルが基準の論理判定レベル
よりも低い半導体動作レベルになったときに論理の反転
した信号をバス出力回路18へ出力し、入力信号のレベル
が高レベルから低レベルに移行したときに、再び論理の
反転した信号をバス出力回路18へ出力するリードバスレ
ベル変換手段として構成されている。
センス回路38は、第９図に示されるように、PMOSトラ
ンジスタ39、40、NMOSトランジスタ41、42、バイポーラ
トランジスタ43から構成されており、トランジスタ43の
ベースがサブリードバス203に、コレクタが出力ライン2
11を介してバス出力回路18に接続され、PMOSトランジス
タ39およびNMOSトランジスタ41のゲートが制御線210に
接続されている。
このセンス回路38はサブリードバス203がダイナミッ
クバスで構成された場合に適応しており、プリーチャー
ジのタイミングで制御線210がハイレベル（５ボルト）
まで引上げられ、トランジスタ40、41がオンになること
によってサブリードバス203に電荷がチャージされる。
次にディスチャージのタイミングで制御線210がローレ
ベル（零ボルト）へ引下げられ、トランジスタ39、40が
オンになることによってトランジスタ43にコレクタ電流
が供給される。ここで、レジスタ16の保持データが“0"
でサブリードバス203の電荷を引き抜かない場合には、
トランジスタ42のゲートには電圧VRRが印加され、ディ
スチャージ中にトランジスタ43のベースに流れ込むベー
ス電流がトランジスタ42から出力される。これによりト
ランジスタ43はプリチャージからディスチャージまでオ
ン状態を維持することになる。トランジスタ43がオンに
なるとサブリードバス203のレベルを低レベルから高レ
ベルに移行する場合でも、サブリードバス203のレベル
が基準の論理判定レベル（例えば３ボルト）よりも低い
半導体動作レベル（0.7ボルト）に維持される。そして
トランジスタ43がオンになることにより信号ライン211
がほぼ導体動作レベルに維持され、論理が反転する。す
なわちサブリードバス203のレベルが低レベルから高レ
ベルに移行すると、トランジスタ43がオンになった時点
で信号ライン211のレベルが高レベルから低レベルに反
転する。
一方、レジスタ群の保持データが“1"でサブリードバ
ス203の電荷を引く抜く必要がある場合には、トランジ
スタ42から供給される電荷とサブリードバス203に蓄え
られた電荷が引き抜かれトランジスタ40はオフになる。
これにより出力ライン211が高レベル（５ボルト）に反
転する。この場合、レジスタ群16は第５図の（ａ）、
（ｂ）で示されるもので構成されるので、電荷を引く抜
きによってチャージシアが発生するのを防止することが
できる。
このように、本実施例においては、サブリードバス20
3を低振幅化したため、サブリードバス203のレベルが低
レベルから高レベルに移行するときに、サブリードバス
203のレベルが半導体動作レベルになった時点でレジス
タ群のデータがバス出力回路18へ転送されるため、レジ
スタ群16からメインリードバス201へのアクセスを早め
ることができる。
また、サブリードバス203のレベルは半導体動作レベ
ルに維持されるため、サブリードバス203の電荷を引く
抜く場合でも、電荷の引き抜きを高速に行なうことが可
能となり、電荷を引く抜くためのNMOSトランジスタのサ
イズを小さくすることが可能となる。
また、サブリードバス203に多数のレジスタ16を接続
しても、トランジスタ43のベースエニッタ間の順方向特
性を利用して半導体動作レベルを設定しているため、半
導体動作レベルをNMOSトランジスタを用いて設定する場
合よりも負荷依存性が低くなり、高速にアクセスするこ
とが可能となる。
さらに、本実施例においては、サブリードバス203と
して単方向性バスを用いたことに伴って、センス回路38
を不平衡入力形の増幅回路で構成したため、サブリード
バス203を伝送するデータを低振幅化するのに、サブリ
ードバスとして複数のバスを用いたり、センス回路とし
て差動増幅回路を用いたりする必要がないので、センス
回路として差動増幅回路を用いる構成としたときより
も、配線数や回路素子数を少なくすることができ、小型
化が図れる。
また、前記実施例においては、レジスタ群16として単
一のデータ出力端子を有するものについて述べたが、複
数のデータ出力端子を有する場合には、第10図の
（ａ）、（ｂ）に示されるような構成とすることによっ
て対応することができる。すなわち、レジスタ群16A−
ｉにデータ出力端子を３個有する場合には３本のサブリ
ードバス203−１〜203−３と３本のメインリードバス20
1−１〜201−３を設け、これらのリードバスの間に３個
のバス出力回路18−１〜18−３を挿入する。
〔発明の効果〕
以上説明したように、本発明によれば、指令部の指令
のうちデータ転送指令をレジスタ選択指令よりも優先し
た論理構成とし、レジスタ選択指令によりレジスタ群を
アクセスし、データ転送指令の発生を条件にのみレジス
タ群の演算部との間でデータの授受を実行するようにし
たため、レジスタ群と演算部との間で授受されるデータ
を転送するための論理とレジスタ群を選択するための論
理とを互いに独立した構成とすることができ、指令部の
論理構成を簡素化することができると共に、演算部のア
クセスを高速化することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す全体構成図、第２図は
メインリードバスとサブリードバスにバス出力回路を挿
入したときの構成図、第３図はバス出力回路の具体的構
成図、第４図はメインリードバスをダイナミックバスで
構成したときのバス出力回路の構成図、第５図はレジス
タの具体的構成図、第６図はサブリードバスにROMを接
続したときの構成図、第７図はサブリードバスに接続さ
れたROMの動作を説明するための模式図、第８図はバス
出力回路とレジスタ群との間にセンス回路を設けた構成
図、第９図はセンス回路の具体的構成図、第10図はレジ
スタ群が複数のバス出力端子を有する場合の構成図であ
る。 10……マイクロプロセッサ、11,37……ROM、12……デコ
ーダ、13……ROMコントローラ、14……演算器、15……
バイパス回路、16……レジスタ群、17……入出力コント
ローラ、18……バス出力回路、19……バス入力回路、38
……センス回路、201……メインリードバス、202……メ
インライトバス、203……サブリードバス、204……サブ
ライトバス、205……ライトバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野尻 辰夫 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 多田 久 茨城県日立市幸町３丁目１番１号 株式 会社日立製作所日立工場内 (72)発明者 中野 哲夫 東京都小平市上水本町1450番地 株式会 社日立製作所コンピュータ事業本部デバ イス開発センタ内 (56)参考文献 特開 昭52−69242（ＪＰ，Ａ) 特開 昭56−22123（ＪＰ，Ａ) 特開 昭57−187726（ＪＰ，Ａ) 特開 昭62−212860（ＪＰ，Ａ) 特開 昭57−98028（ＪＰ，Ａ) 特開 昭62−276678（ＪＰ，Ａ) 特開 昭61−194529（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】データ処理に関するレジスタ選択指令とこ
    のレジスタ選択指令より優先した論理で生成されたデー
    タ転送指令および演算指令を出力する指令部と、指令部
    のレジスタ選択指令に属するリードアクセスによりデー
    タを出力し、指令部のレジスタ選択指令に属するライト
    アクセスによりデータを入力するレジスタ群と、指令部
    からの演算指令により演算を実行すると共にレジスタ群
    の中の指定のレジスタとデータ転送手段を介してデータ
    の授受を行なう演算部と、演算部のデータ入力端子に接
    続された双方向性メインリードデータ転送手段と、演算
    部のデータ出力端子に接続された双方向性メインライト
    データ転送手段と、演算部のデータ入力端子とデータ出
    力端子とを結ぶバイパス手段と、各レジスタのデータ出
    力端子に直列に接続された単方向性サブリードデータ転
    送手段と、各レジスタのデータ入力端子に接続された単
    方向性サブライトデータ転送手段と、単方向性サブリー
    ドデータ転送手段と双方向性メインリードデータ転送手
    段とを結ぶリードデータ伝送路を構成し、指令部のデー
    タ転送指令に属するリードアクセスにより単方向性サブ
    リードデータ転送手段からのデータを双方向性メインリ
    ードデータ転送手段へ伝送し、それ以外のときにはリー
    ドデータ伝送路を遮断するリードデータ伝送路開閉手段
    と、単方向性サブライトデータ転送手段と双方向性メイ
    ンライトデータ転送手段とを結ぶライトデータ伝送路を
    構成し、指令部のデータ転送指令に属するライトアクセ
    スにより双方向性メインライトデータ転送手段からのデ
    ータを単方向性サブライトデータ転送手段へ伝送し、そ
    れ以外のときにはライトデータ伝送路を遮断するライト
    データ伝送路開閉手段とを備えたデータ処理装置。
  2. 【請求項２】双方向性メインリードデータ転送手段と双
    方向性メインライトデータ転送手段及び外部メモリに接
    続されて指令部からの指令に応答して外部メモリからの
    データを演算部に入力し、演算部からのデータを外部メ
    モリへ出力する入力制御手段を備え、演算部と外部メモ
    リとを入力制御手段を介して接続してなる請求項１記載
    のデータ処理装置。
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