JPS6235148B2 - - Google Patents
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- JPS6235148B2 JPS6235148B2 JP13903979A JP13903979A JPS6235148B2 JP S6235148 B2 JPS6235148 B2 JP S6235148B2 JP 13903979 A JP13903979 A JP 13903979A JP 13903979 A JP13903979 A JP 13903979A JP S6235148 B2 JPS6235148 B2 JP S6235148B2
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- JP
- Japan
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- control device
- peripheral
- peripheral control
- data
- buffer memory
- Prior art date
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- 230000002093 peripheral effect Effects 0.000 claims description 82
- 238000010586 diagram Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理システム内でのバツフア
制御に関する。
制御に関する。
従来、データ処理システム内の周辺制御装置が
周辺装置を制御する場合に、周辺制御装置のマイ
クロ命令自身で周辺装置を直接制御することが多
い。このため、周辺制御装置と周辺装置のダイア
ログ時間が大きい場合には、周辺制御装置のプロ
セツサの実行時間の負荷が増大するという欠点を
有する。
周辺装置を制御する場合に、周辺制御装置のマイ
クロ命令自身で周辺装置を直接制御することが多
い。このため、周辺制御装置と周辺装置のダイア
ログ時間が大きい場合には、周辺制御装置のプロ
セツサの実行時間の負荷が増大するという欠点を
有する。
本発明はこの点を改良するもので、ダイアログ
制御の大部分をハードウエアにより行うことにし
て、周辺制御装置の負荷を軽減することができる
バツフア制御装置を提供することを目的とする。
制御の大部分をハードウエアにより行うことにし
て、周辺制御装置の負荷を軽減することができる
バツフア制御装置を提供することを目的とする。
本発明は、周辺装置の制御を行う周辺制御装置
と、この周辺制御装置と上記周辺装置間の転送デ
ータを一時保持するバツフアメモリとを備えた多
重周辺制御を行うデータ処理装置のバツフア制御
装置において、上記周辺制御装置からの指示によ
り上記バツフアメモリと上記周辺装置との間のデ
ータダイアログを開始する制御回路と、この制御
回路からの出力によりダイアログ毎に加算または
減算され上記周辺制御装置により内容を設定する
ことができ計数出力が上記周辺制御装置に導かれ
たカウンタとを備え、上記カウンタがあらかじめ
決められた第一の値に達するまでにあらかじめ決
められた第二の値に達する毎に上記周辺制御装置
に報告する手段と、上記第一の値に達したときに
上記周辺制御装置に報告する手段とを備えたこと
を特徴とする。
と、この周辺制御装置と上記周辺装置間の転送デ
ータを一時保持するバツフアメモリとを備えた多
重周辺制御を行うデータ処理装置のバツフア制御
装置において、上記周辺制御装置からの指示によ
り上記バツフアメモリと上記周辺装置との間のデ
ータダイアログを開始する制御回路と、この制御
回路からの出力によりダイアログ毎に加算または
減算され上記周辺制御装置により内容を設定する
ことができ計数出力が上記周辺制御装置に導かれ
たカウンタとを備え、上記カウンタがあらかじめ
決められた第一の値に達するまでにあらかじめ決
められた第二の値に達する毎に上記周辺制御装置
に報告する手段と、上記第一の値に達したときに
上記周辺制御装置に報告する手段とを備えたこと
を特徴とする。
特に詳しくは、本発明は多重周辺制御を行うデ
ータ処理システムにおいて、バツフアメモリと、
下位装置と上記バツフアメモリとのダイアログの
起動可能にする第一の手段と、上記第一の手段が
有効になつている間は自動的に上記下位装置とダ
イアログの開始できるダイアログ制御回路と、任
意の値をセツトでき上記下位装置との一回の転送
を終える毎に、1ずつカウントダウンあるいはカ
ウントアツプするカウンタと、上記カウンタの値
がある値毎に上位装置側に終了報告できる第二の
手段と、上記カウンタがアンダーフローまたはオ
ーバーフローすると上記第一の手段を無効にし上
記上位装置側に終了報告できる第二の手段と、上
記上位装置側への転送では上記カウンタの値を保
持したままで、上記上位装置の制御のもとで、バ
ツフアメモリとダイアログできる第三の手段とを
備えたことを特徴とする。
ータ処理システムにおいて、バツフアメモリと、
下位装置と上記バツフアメモリとのダイアログの
起動可能にする第一の手段と、上記第一の手段が
有効になつている間は自動的に上記下位装置とダ
イアログの開始できるダイアログ制御回路と、任
意の値をセツトでき上記下位装置との一回の転送
を終える毎に、1ずつカウントダウンあるいはカ
ウントアツプするカウンタと、上記カウンタの値
がある値毎に上位装置側に終了報告できる第二の
手段と、上記カウンタがアンダーフローまたはオ
ーバーフローすると上記第一の手段を無効にし上
記上位装置側に終了報告できる第二の手段と、上
記上位装置側への転送では上記カウンタの値を保
持したままで、上記上位装置の制御のもとで、バ
ツフアメモリとダイアログできる第三の手段とを
備えたことを特徴とする。
本発明の一実施例を図面に基づいて説明する。
1は中央処理装置であり、この中央処理装置1は
周辺制御装置2と接続されている。この周辺制御
装置2は中央処理装置1に接続されている。この
周辺制御装置2は16バイトのFIFO(first in
first out)のバツフアメモリ3に接続されてい
る。また、このFIFOバツフアメモリ3には、周
辺装置5が接続されている。
1は中央処理装置であり、この中央処理装置1は
周辺制御装置2と接続されている。この周辺制御
装置2は中央処理装置1に接続されている。この
周辺制御装置2は16バイトのFIFO(first in
first out)のバツフアメモリ3に接続されてい
る。また、このFIFOバツフアメモリ3には、周
辺装置5が接続されている。
上記周辺制御装置2の出力の一つはフリツプフ
ロツプ6に接続されている。このフリツプフロツ
プ6の出力は、上記FIFOバツフアメモリ3およ
び周辺装置5間のダイアログを制御するダイアロ
グ制御回路8に接続されている。このダイアログ
制御回路8およびFIFOバツフアメモリ3の間は
相互に接続されている。このダイアログ制御回路
8の出力は、カウンタ9の減算入力に接続されて
いる。このカウンタ9には、上記周辺制御装置2
の出力の一つが接続されている。このカウンタ9
の出力は、比較回路11に接続されている。また
このカウンタ9のアンダーフロー出力は、フリツ
プフロツプ12および上記フリツプフロツプ6に
それぞれ接続されている。この比較回路11の出
力は、フリツプフロツプ14に接続されている。
フリツプフロツプ12および14の出力は、上記
周辺制御装置2にそれぞれ接続されている。
ロツプ6に接続されている。このフリツプフロツ
プ6の出力は、上記FIFOバツフアメモリ3およ
び周辺装置5間のダイアログを制御するダイアロ
グ制御回路8に接続されている。このダイアログ
制御回路8およびFIFOバツフアメモリ3の間は
相互に接続されている。このダイアログ制御回路
8の出力は、カウンタ9の減算入力に接続されて
いる。このカウンタ9には、上記周辺制御装置2
の出力の一つが接続されている。このカウンタ9
の出力は、比較回路11に接続されている。また
このカウンタ9のアンダーフロー出力は、フリツ
プフロツプ12および上記フリツプフロツプ6に
それぞれ接続されている。この比較回路11の出
力は、フリツプフロツプ14に接続されている。
フリツプフロツプ12および14の出力は、上記
周辺制御装置2にそれぞれ接続されている。
第2図は、中央処理装置1から周辺装置5へデ
ータを転送する場合のタイムチヤートである。第
2図中a〜fは第1図に×印で示した点の入力ま
たは出力波形を示す。ただし、同図中dの数字は
16進表示を用いている。
ータを転送する場合のタイムチヤートである。第
2図中a〜fは第1図に×印で示した点の入力ま
たは出力波形を示す。ただし、同図中dの数字は
16進表示を用いている。
第3図は、中央処理装置1が周辺装置5からデ
ータを読取る場合のタイムチヤートである。第3
図中a′〜fは第1図に×印で示した点の入力また
は出力波形を示す。
ータを読取る場合のタイムチヤートである。第3
図中a′〜fは第1図に×印で示した点の入力また
は出力波形を示す。
このような回路構成において、中央処理装置1
から周辺装置5に、18バイトのデータを転送する
場合の動作を説明する。中央処理装置1は、周辺
制御装置2を介してカウンタ9に「11」(16進表
示)(第2図中d)およびフリツプフロツプ6に
書込出力(第2図中a)をそれぞれセツトする。
この状態で中央処理装置1は、周辺制御装置2を
介してFIFOバツフアメモリ3に16バイトのデー
タを書込む(第2図中b)。
から周辺装置5に、18バイトのデータを転送する
場合の動作を説明する。中央処理装置1は、周辺
制御装置2を介してカウンタ9に「11」(16進表
示)(第2図中d)およびフリツプフロツプ6に
書込出力(第2図中a)をそれぞれセツトする。
この状態で中央処理装置1は、周辺制御装置2を
介してFIFOバツフアメモリ3に16バイトのデー
タを書込む(第2図中b)。
このときに、FIFOバツフアメモリ3と周辺装
置5との間では、本発明の特徴ある動作が行われ
る。すなわち、周辺装置5が受付け可能な場合に
は、FIFOバツフアメモリ3にデータが1バイト
でも書込まれると(第2図中c)、自動的に周辺
装置5との間でダイアログが行われるよう、ダイ
アログ制御回路8により制御される。このFIFO
バツフアメモリ3から周辺装置5へデータ1バイ
トのダイアログが行われる毎に、カウンタ9は1
ずつ減算され(第2図中d)、カウンタ9の値が
「A」から「9」(16進表示)になると、比較回路
11からフリツプフロツプ14にセツト信号(第
2図中e)が送出される。この方法は公知である
ため詳細を省く。このとき、FIFOバツフアメモ
リ3から周辺装置5には8バイトのデータが転送
され、FIFOバツフアメモリ3は8バイト空き状
態となつている。このセツト信号(第2図中e)
によりフリツプフロツプ14はセツトされ、周辺
制御装置2へ終了報告が行われる。
置5との間では、本発明の特徴ある動作が行われ
る。すなわち、周辺装置5が受付け可能な場合に
は、FIFOバツフアメモリ3にデータが1バイト
でも書込まれると(第2図中c)、自動的に周辺
装置5との間でダイアログが行われるよう、ダイ
アログ制御回路8により制御される。このFIFO
バツフアメモリ3から周辺装置5へデータ1バイ
トのダイアログが行われる毎に、カウンタ9は1
ずつ減算され(第2図中d)、カウンタ9の値が
「A」から「9」(16進表示)になると、比較回路
11からフリツプフロツプ14にセツト信号(第
2図中e)が送出される。この方法は公知である
ため詳細を省く。このとき、FIFOバツフアメモ
リ3から周辺装置5には8バイトのデータが転送
され、FIFOバツフアメモリ3は8バイト空き状
態となつている。このセツト信号(第2図中e)
によりフリツプフロツプ14はセツトされ、周辺
制御装置2へ終了報告が行われる。
周辺制御装置2は、この終了報告により残りの
2バイトをFIFOバツフアメモリ3に転送する
(第2図中b)。このときに、FIFOバツフアメモ
リ3と周辺装置5との間では、自動的にダイアロ
グが行われていて、データ1バイトのダイアログ
毎にカウンタ9は1ずつ減算される。カウンタ9
がアンダーフローすると(第2図中d)、フリツ
プフロツプ12がセツトされる(第2図中f)。
このセツト信号は、周辺制御装置2に与えられ、
周辺制御装置2は周辺装置5への18バイトのデー
タ転送が終了したことを知る。
2バイトをFIFOバツフアメモリ3に転送する
(第2図中b)。このときに、FIFOバツフアメモ
リ3と周辺装置5との間では、自動的にダイアロ
グが行われていて、データ1バイトのダイアログ
毎にカウンタ9は1ずつ減算される。カウンタ9
がアンダーフローすると(第2図中d)、フリツ
プフロツプ12がセツトされる(第2図中f)。
このセツト信号は、周辺制御装置2に与えられ、
周辺制御装置2は周辺装置5への18バイトのデー
タ転送が終了したことを知る。
次に、中央処理装置1が周辺装置5から18バイ
トのデータを読取る場合の動作を説明する。中央
処理装置1は、周辺制御装置2を介してカウンタ
9に11(16進表示)(第3図中d)およびフリ
ツプフロツプ6に読出出力(第3図中a′)をそれ
ぞれセツトする。この状態で本発明の特徴ある動
作が行われる。すなわち、周辺装置5が受付け可
能になると、ダイアログ制御装置8が、FIFOバ
ツフアメモリ3と周辺装置5との間で自動的に読
出動作のダイアログを開始する。このダイアログ
1回毎にカウンタ9は1ずつ減算され、8回のダ
イアログが終了し、カウンタ9が「9」(16進表
示)となると、フリツプフロツプ14に比較回路
11よりセツト信号が出力される。このときに、
このセツト信号は、16バイト目のデータがすでに
FIFOバツフアメモリ3に転送されたタイミング
で出力される。このセツト信号により、フリツプ
フロツプ14から出力信号が周辺制御装置2へ与
えられる。周辺制御装置2は、この出力信号が与
えられるとFIFOバツフアメモリ3からデータ16
バイトを読出す。カウンタ9がアンダーフローす
ると(第3図中d)フリツプフロツプ12にセツ
ト信号(第3図中f)が与えられる。このセツト
信号により、フリツプフロツプ12は出力信号を
周辺制御装置2に出力信号を与える。この出力信
号により、周辺制御装置2はFIFOバツフアメモ
リ3と周辺装置5との間のダイアログが終了した
ことを知り、残り2バイトを周辺制御装置2の制
御のもとで、中央処理装置1に書込む。
トのデータを読取る場合の動作を説明する。中央
処理装置1は、周辺制御装置2を介してカウンタ
9に11(16進表示)(第3図中d)およびフリ
ツプフロツプ6に読出出力(第3図中a′)をそれ
ぞれセツトする。この状態で本発明の特徴ある動
作が行われる。すなわち、周辺装置5が受付け可
能になると、ダイアログ制御装置8が、FIFOバ
ツフアメモリ3と周辺装置5との間で自動的に読
出動作のダイアログを開始する。このダイアログ
1回毎にカウンタ9は1ずつ減算され、8回のダ
イアログが終了し、カウンタ9が「9」(16進表
示)となると、フリツプフロツプ14に比較回路
11よりセツト信号が出力される。このときに、
このセツト信号は、16バイト目のデータがすでに
FIFOバツフアメモリ3に転送されたタイミング
で出力される。このセツト信号により、フリツプ
フロツプ14から出力信号が周辺制御装置2へ与
えられる。周辺制御装置2は、この出力信号が与
えられるとFIFOバツフアメモリ3からデータ16
バイトを読出す。カウンタ9がアンダーフローす
ると(第3図中d)フリツプフロツプ12にセツ
ト信号(第3図中f)が与えられる。このセツト
信号により、フリツプフロツプ12は出力信号を
周辺制御装置2に出力信号を与える。この出力信
号により、周辺制御装置2はFIFOバツフアメモ
リ3と周辺装置5との間のダイアログが終了した
ことを知り、残り2バイトを周辺制御装置2の制
御のもとで、中央処理装置1に書込む。
ここで、上記例は周辺制御装置2側とFIFOバ
ツフアメモリ3との1ブロツク転送当りのバイト
数が、FIFOバツフアメモリ3の容量より大きい
場合を示した。しかし、FIFOバツフアメモリ3
の容量が1ブロツク転送当りのバイト数より小さ
い場合にも、本発明を適用できることは明らかで
ある。
ツフアメモリ3との1ブロツク転送当りのバイト
数が、FIFOバツフアメモリ3の容量より大きい
場合を示した。しかし、FIFOバツフアメモリ3
の容量が1ブロツク転送当りのバイト数より小さ
い場合にも、本発明を適用できることは明らかで
ある。
第4図は、上記例での比較回路11の一構成図
である。第4図中20は比較回路である。比較回
路20には、カウンタ9の下位4ビツトのデータ
線21および定数(「1000」(2進表示))を示す
データ線22がそれぞれ接続されている。この比
較回路20の出力はアンドゲード23に接続され
ている。このアンドゲード23の他の入力には制
御信号線24が接続されている。このアンドゲー
ド23の出力が第1図に示す比較回路11の出力
とされている。
である。第4図中20は比較回路である。比較回
路20には、カウンタ9の下位4ビツトのデータ
線21および定数(「1000」(2進表示))を示す
データ線22がそれぞれ接続されている。この比
較回路20の出力はアンドゲード23に接続され
ている。このアンドゲード23の他の入力には制
御信号線24が接続されている。このアンドゲー
ド23の出力が第1図に示す比較回路11の出力
とされている。
今、データ線21が「1000」(2進表示)にな
り、制御信号線24に制御信号が与えられると図
外のフリツプフロツプ14へのセツト信号(第2
図および第3図中e)を出力する。
り、制御信号線24に制御信号が与えられると図
外のフリツプフロツプ14へのセツト信号(第2
図および第3図中e)を出力する。
ここで、データ線22の定数を変えられるよう
にレジスタにしてもよい。
にレジスタにしてもよい。
このように構成することにより、マイクロ命令
制御を行う多重周辺制御装置でも1つの周辺装置
5に注目した場合は、周辺制御装置2の負荷を軽
減することができ、磁気テープ装置のようなデー
タの連続転送の持続を要求される場合でもデータ
処理効率を向上させることができる。
制御を行う多重周辺制御装置でも1つの周辺装置
5に注目した場合は、周辺制御装置2の負荷を軽
減することができ、磁気テープ装置のようなデー
タの連続転送の持続を要求される場合でもデータ
処理効率を向上させることができる。
本発明によれば以上説明したように、周辺制御
装置と周辺装置との間にバツフアメモリを設け、
このバツフアメモリと周辺装置間とでデータのダ
イアログを自動的に行わせ、かつこのデータのダ
イアログの結果をカウンタを用いて計数し、一定
のデータ転送数になるとこれを周辺制御装置に報
告し、バツフアメモリと周辺装置間でのデータの
ダイアログを制御するようにした。したがつて、
バツフアメモリと周辺装置間でのデータのダイア
ログは、周辺制御装置の動作に関係なく行うこと
ができ、周辺制御装置の負荷を軽減することがで
き、装置のデータ処理効率も向上することができ
る。さらに、従来装置のように周辺装置の制御に
周辺制御装置内のマイクロ命令を必要とせず附加
回路により周辺装置と上位装置との間でデータの
転送が自動的に行われるため、周辺制御装置の負
荷は著しく軽減される。さらに、附加回路にカウ
ンタを用いたので同様な動作を繰り返して行え
ば、転送データの量に比べバツフアメモリの容量
を少なくすることができる等の効果を有する。
装置と周辺装置との間にバツフアメモリを設け、
このバツフアメモリと周辺装置間とでデータのダ
イアログを自動的に行わせ、かつこのデータのダ
イアログの結果をカウンタを用いて計数し、一定
のデータ転送数になるとこれを周辺制御装置に報
告し、バツフアメモリと周辺装置間でのデータの
ダイアログを制御するようにした。したがつて、
バツフアメモリと周辺装置間でのデータのダイア
ログは、周辺制御装置の動作に関係なく行うこと
ができ、周辺制御装置の負荷を軽減することがで
き、装置のデータ処理効率も向上することができ
る。さらに、従来装置のように周辺装置の制御に
周辺制御装置内のマイクロ命令を必要とせず附加
回路により周辺装置と上位装置との間でデータの
転送が自動的に行われるため、周辺制御装置の負
荷は著しく軽減される。さらに、附加回路にカウ
ンタを用いたので同様な動作を繰り返して行え
ば、転送データの量に比べバツフアメモリの容量
を少なくすることができる等の効果を有する。
第1図は本発明の一実施例構成図。第2図およ
び第3図は第1図に×印で示した点の出力または
入力波形を示すタイムチヤート。第4図は上記例
比較回路一構成図。 1……中央処理装置、2……周辺制御装置、3
……FIFOバツフアメモリ、5……周辺装置、
6,12,14……フリツプフロツプ、8……ダ
イアログ制御回路、9……カウンタ、20……比
較回路、21,22……データ線、23……アン
ドゲート、24……制御信号線。
び第3図は第1図に×印で示した点の出力または
入力波形を示すタイムチヤート。第4図は上記例
比較回路一構成図。 1……中央処理装置、2……周辺制御装置、3
……FIFOバツフアメモリ、5……周辺装置、
6,12,14……フリツプフロツプ、8……ダ
イアログ制御回路、9……カウンタ、20……比
較回路、21,22……データ線、23……アン
ドゲート、24……制御信号線。
Claims (1)
- 【特許請求の範囲】 1 周辺装置の制御を行う周辺制御装置と、 この周辺制御装置と周辺装置間の転送データを
一時保持するバツフアメモリと を備えた多重周辺制御を行うデータ処理装置の
バツフア制御装置において、 上記周辺制御装置からの指示により上記バツフ
アメモリと上記周辺装置との間のデータダイアロ
グを開始する制御回路と、 この制御回路からの出力によりダイアログ毎に
加算または減算され上記周辺制御装置により内容
を設定することができ計数出力が上記周辺制御装
置に導かれたカウンタと を備え、 上記カウンタがあらかじめ決められた第一の値
に達するまでにあらかじめ決められた第二の値に
達する毎に上記周辺制御装置に報告する手段と、 上記第一の値に達したときに上記周辺制御装置
に報告する手段と を備えたことを特徴とするバツフア制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13903979A JPS5663629A (en) | 1979-10-27 | 1979-10-27 | Buffer control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13903979A JPS5663629A (en) | 1979-10-27 | 1979-10-27 | Buffer control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5663629A JPS5663629A (en) | 1981-05-30 |
JPS6235148B2 true JPS6235148B2 (ja) | 1987-07-30 |
Family
ID=15236021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13903979A Granted JPS5663629A (en) | 1979-10-27 | 1979-10-27 | Buffer control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5663629A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0320728U (ja) * | 1989-07-12 | 1991-02-28 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59176816A (ja) * | 1983-03-26 | 1984-10-06 | Fujitsu Ltd | デ−タ転送方式 |
JPS61265651A (ja) * | 1985-05-21 | 1986-11-25 | Fujitsu Ltd | 入出力制御装置 |
-
1979
- 1979-10-27 JP JP13903979A patent/JPS5663629A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0320728U (ja) * | 1989-07-12 | 1991-02-28 |
Also Published As
Publication number | Publication date |
---|---|
JPS5663629A (en) | 1981-05-30 |
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