JPS583248A - バイポ−ラ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、バイポーラ型半導体装置の製造方法に関し、
特にバイポーラＩ！ＩＣ，ＬＩＩＩなどの素子間分離技
術ｔ＆嵐した製造方法に係る。

従来、半導体装置特にバイポーラＩ　Ｃｏ１１造工程で
の素子間分離方法としては、ＰＮＮ接合分離１択択酸化
法一般的に用いられている。この方法を、バイポーラ縦
形ＮＰＮ）ランジスタを例にして以下に説明する。

まず、第１　（ａ）図に示す如＜ｐＨシリコｙｊ板ｌ°
に高濃度のａｌｌの埋込み領域２を選択的に形成し、次
いで、１１１１の半導体層１ｔエピタキシヤル成長させ
、選択酸化のための約ｔｏｏｏＸ＠変のシリコン酸化膜
を形成し、その上に厚さ約１ｏｏｏ１の耐酸化性のＶリ
コン窒化膜を堆積する０つづいて、シリコン酸化膜４と
シリコン窒化膜ＪＹｃ写真蝕刻法に１リパターエングし
てＶリコン酸化膜パターンｄｍ、４ｂ、シリコン窒化膜
パターン１ｍ、ｌｂｔ形成する。ひきつづき１このシリ
コン酸化ＩＡＡターン４ｍ、４ｂ。

Ｖリコン窒化膜パターンｉｓ、ｌｂｔマスクとして、ａ
ｌｌの半導体層Ｊｔ＃５ｏｏｏλ糧度レリプンエツテし
、さらに同パターンｄｍ、４ｂ。

ｌ＊、ｌｂｔマスクとして、ボロンのイオン・インプラ
ンテイシ冒ン法にて、ＰＩｌの領域ε１゜ｔｂｔ形成し
た（第１図（ｃ）図示）０次いで、スチームあるいはウ
ェットの雰囲気で熱酸化上行ない、選択的に約１ａ＠ｊ
ｌｏｉ／９コン酸化膜Ｆａ〜１＠を成長させた（第１図
（ｄ）図示）０つづいて、Ｖリコン窒化膜パターンｊａ
、ｊｂｔ。

例えば、熱リン酸にて除去しＶリコン電化膜パターンＪ
ａ直下の領域に、ボロンＯイオン・インプランティＶ冒
ンを行ない、ペース領域＃管形成し、さらに１擢ツタと
なる＊＊１）領域ｔとコレクタの電極引き出しのためＯ
ｍ　ｍｌ領域１゜等をヒ素のイオン自インブランティＶ
冒ンで形成し、あらかじめ形成されているｖ１コン酸化
膜パターン１ｍにコンタクトＯａｔ開口した後、スミツ
クー電極１１．ペース電極１２お１びコレクタ電極１３
を形成して縦形１１　トランジスタ管造った（第１図（
・）図示）０この場会、ＮＰＮ）ランジスタの素子分離
は、約１＃０厚みのフィールド酸化膜Ｆａ、ｒ＠とＰＩ
ｌ領域１ｍ、１ｂ＠とｔ併用する事に１って実現してい
るが５ｎＷｉの半導体層＃Ｏ厚みが約１〜２Ｊ程度であ
れば、選択酸化法ＫＬるフィールド酸化を直１１１！Ｐ
ＩＩＯ基ｆｌｌＦｃ談触させ、素子分離することが出来
る。又、フィールド酸化膜で直接素子分離する場会でも
、素子間のり−タ電流防止のために％　ｐＷ１ａ＠ｘと
フィールド酸化膜との間に、チャンネル・ストップ用の
ＰＩ！の不純物のイオン・インプラテイシランを行なっ
ておくことが好ましい。

しかしながら、上述した従来の選択酸化法を用いてバイ
ポーラ１Ｃ１−製造する方法にあっては次に示す１うな
種々の欠点があった。

第２図はａｌｌ、）ｊ、パターｙ＃ａ、ｊｂｔ−ｆＪり
Ｋしてフィールド酸化膜Ｆａ、Ｆｋ＋を形成した時Ｏ断
面構造を詳しく袖いたものである。危だし、第２図では
、半導体層３のνシランエッチングは、行なっていない
。一般に選択酸化法ではフィールド酸化膜ｙｂが８１８
１’ｉ、パターン５ａの下の領域に喰い込んで成長する
ことが知られている（同第２図のＦ領域）０これはフィ
ールド酸化中に酸化剤が８１．Ｎ４パターン１１下の薄
い８１０１膜４１を通して拡散していくために酸化膜が
形成される部分Ｄ１いわゆるバードビークとフィールド
酸化膜ｒｂの厚い部分が横方向にも回り込んだ部分Σと
からなるｏＦの長さはたとえばＢｌｍｂ、パターン５１
の厚さが１０００１、その下の１！１１０１１Ｘ４　ｍ
が１０００１の東件で１−ｍの膜厚のフィールド酸化膜
Ｆｂｌ−成長させた場合約ＩＪｍｌ’（達する０このた
め、フィールド領域の巾Ｃは８１．Ｎ、パターン５ａと
５ｂ間の距離Ａｔ２声ｍとすると、Ｆがｌ　ｇｌ　であ
るから４−帛以下に小さくできずＬ８！０集積化にとっ
て大きな妨げとなる。このようなことから、最近、８１
、Ｎ、バターｙｊａ、Ｊｂｔ−厚くし、コノ下のＳＩＯ
，膜を薄くしてバードビーク（図中００部分）を抑制す
る方法やフィールド酸化ＮＦ　ｈＯ成長属厚を薄くしフ
ィールド酸化膜の喰い込みＦｔ抑制する方法が試みられ
ている。しかし、前者ではフィールド端部におけるスト
レスが大きくなり、欠陥が生じ易くなり、後者ではフィ
ールド反転電圧低下およびフィールド部での配線容量の
増大などの問題があり、選択酸化法にする高集積化には
限界がある。

上述したバーズビーク郷が生じると、次ＯＸうな問題点
が起きる。これを第３（ａ）図、第３（ｂ）図に示す従
来の選択酸化法にぶるバイポーラ・トランジスタの製造
工１にエリ説明する０第３（ａ）図の様ｐｃ１ｍｌｌｉ
のプレタグ領域となる半導体層１１０表面に、従来の選
択酸化法にて、シリコン酸化膜１１ｍ、Ｉｌｂを形成し
、この酸化膜をマスクとして、ボロンのイオン・インプ
ランテイレ盲ン法にて、！ＩＩＩのペース領域ＩＩｊｔ
形成し曳Ｏ次いで、第３（ｂ）図の様に、ａｌｌのエミ
ツクー領域を拡散法ある髪１は、イオン−インブランテ
ィｙ　ｗ　ｙ法にて１形成したＯここにシリコン酸化８
２４は電極取１ノ出しのための絶縁膜であゐ０この様な
従来の選択酸イヒ法による製造方法の問題点は、主に、
形成されたシリコン酸化膜１１ｍ、Ｉｌｂ等の、ｂ）わ
ゆるバード・ピークの形状とバード・ピーク近傍の半導
体領域ストレスとそれにする欠−の発生に工っているｏ
ｉずペース領域ＩＪの形状におｔ）ては、ポロンＯイオ
ンーインブランティｖｗンによるベース接金の半導体主
表面力１らＯ深さｔ（、ハ）”・ピーク直下Ｏペース接
金の深さｔＤとすると、ＣＫ比べて、ノ（−ド・ピーク
の酸化膜の厚みだけ、Ｄの値が小さくなるＯさらに、製
造行程中のエツテング処理にて、シリコン酸化膜の表面
がエツテングされるため、Ｄの値昏まさらに小さくなる
Ｏこのため、この）毫−ド・ピークの先端部にペース取
り出し用のＵ電極を形成すると、ａとＶリコンとの反応
にて、Ａｔがペース領域を貫通し、素子の不良の１因と
なる。又、半導体主表面の直下のトランジスタのベース
幅ｔＡ、バード・ピーク直下のベース幅ｔＢとすると、
先述の様にノ（−ド・ピーク部のペースの深さが浅い事
と、製造中のエツテング処理に工ってバード・ピークの
先端ｐ里後退し、バード・ピーク先端からのエミッター
の深さが、他の部分に比べて深くなる事と、選択酸化法
にＬるストレスと欠陥の発生にふってエミッタの異常拡
散が生じ、エイツタ−の接金の深さがエリ深くなり、正
常なペース幅ＡＫ比べて、バード・ピーク直下のベース
幅Ｂが小さくな１）、ＮＰＮ　）ランジスタのコレクタ
エミッタ耐圧の不良を発生させ好ましくない。この様に
１選択酸化法をバイポーラＩＣに適用した場合、種々の
素子不良の原因となりやすい。

本発明は上記問題点を解消するためになされたもので、
新規な素子分離方式の確立により高集積化と高性能化を
達成し次バイポーラ厘半導体装置の製造方法を提供しょ
うとするものである０ 以下、本発明の詳細な説明する０ まず、半導体層上に溝部形成予定部が除去され九マスク
材、例えばレジストパターンを形成しに後、該マスク材
から露出する基板部分を所望深さ選択エツチングして溝
部ｔａける０この場合、エツチング手段として反応性イ
オンエツチング又はり１クテイプイオンエツデングを用
いれば、側面が略論直な溝部を設けることが可能となる
０但し、その他のエツチング手段で逆テーパ状０１１面
を有すゐ溝部を設けてもＬいＯ溝部の数は、基板中に１
つ或いは２つ以上設けても１く、溝部ｏｓｓｔ変えても
よい０つづいて、マスタ材の除去後、溝部を含む半導体
層上に絶縁材料を少なくとも１つの溝部の開口部の短い
幅の半分以上の厚さとなる工うに堆積して少なくとも１
つの溝部の開口部まで絶縁材料で埋める。かかる絶縁材
料としては、例えば８１０．　、８１．Ｎ、或いはムｔ
ｔｏａ＃を挙げることができ、場合に工ってはリン硫化
ガラス、ボロン硅化ガラス等の低溶融性絶縁材料を用い
てもよい。この絶縁材料の堆積手段としてはＣＶＤ法、
スパッタ法などのＰＶＤ法等を挙げることができる０ま
た、この堆積時において、絶縁材料ｆｔ１１１部の開口
部の短い巾の半分エリ小さい厚さで堆積すると、溝部内
に埋め込まれた絶縁材料に開口部と連通する凹状穴が形
成され、エツチングに際し、凹状穴を介して溝部内の絶
縁材料がエツチングされるとい）不都合さを生じる。

なお、絶縁材料の堆積に先立って溝部を有する半導体層
全体、もしくは溝部の少なくとも一部ｔｌｌ化又は窒化
処理して溝部が烏かれないＳ度の酸化膜又は窒化膜を成
長させても１い０この１うな方Ｖ＆を併用することにＬ
って、得られたフィールド領域は一部の半導体層ＫＩＩ
ＩＬＬ板密性ＯＩ！れた酸化膜又は窒化膜と堆積により
形成された絶縁材料とから構成され、絶縁材料のみから
なるもＯＫ比べて素子分離性能を著しく向上でＩｋ、！
１ｏ更に絶縁材料の堆積後、その絶縁膜の全体もしくは
一部の表層に低溶融化物質、例えばボロン、リン、砒素
等管ドーピングし、熱熟理して餓絶縁膜０ドーピング層
を溶融するか、或いは前記絶縁膜０食体もしくは一部Ｏ
上に低溶融性絶縁材料、例えばボｃｙｙ＠化ガラス（Ｂ
ＩＧ）、リン硫化ガラス（ＰＩＧ）、或いは砒素硫化ガ
ラス（ム＄ＩＧ）等會堆積し、この低溶融性絶縁膜を溶
融すゐか、いずれかの処理を施しても１い０このような
手段を採用することにＬつて、絶縁材料の堆積条件に１
って溝部に対応する部分が目状となった場合、その凹状
部を壌めて平坦化でき、その＃果全面エッデングに際し
て一部Ｋ１１ｌ存した絶縁材料がその開口部のレベルぷ
り下になるという不都合さを防止できる勢の効果を有す
る。

次いで、半導体層上に堆積した絶縁膜ｔマスク材を用い
ずに溝部以外の半導体層部が露出する壕でエツチング液
去して溝部内に絶縁材料を残置させたフィールド領域管
形成する。この工程におけるエツチング手段としては、
例えばエツチング液或いはプラズマエツデャン）を用い
次全面エツーング法さらにはリアクティブイオンヱツテ
ング法などが採用し得る。その後、フィールド領域で分
離された素子形成領域にバイポーラトランジスタ等の能
動素子を形成してバイポーラ型半導体装置ｔＳＳ造する
。

しかして、本発明によれば半導体層に溝部を設け、該溝
部【含む半導体層全面に絶縁材料を少なくとも一つの溝
部Ｏ■開口部！Ｉい巾Ｏ半分以上の厚さとなるＬうに堆
積した後、絶縁膜！溝部以外の半導体層部分が露出する
壕でエツチングすることによって、マスク合せ金裕直を
とることなく溝部に対してセルファライＶで絶縁材料を
残量でき、これｋよりフィールド領域を形成できるため
、以下に示す１うな種ｋＯ効果を有するバイポーラ型半
導体装置を提供できる。

（１）　　フィールド領域の面積は半導体層に予め設け
た溝部の面積で決するため、溝部の面積を縮小化するこ
とに１って容易に所期目的の微細なフィールド領域を形
成でき、高集積度のバイポーラ蓋半導体装置を得ること
ができる。

（２）　　フィールド領域の深さは面積に関係なく半導
体層に設けた溝部の櫟さで決まるため、その深さｔ任意
に選択することが可能であると共に、素子間の電流リー
ク等をフィールド領域で確実に阻止でｉ高性能Ｏパイボ
ーク型半導体装置を得ることができる。

（３）　　Ｉ１１部管設け、チャンネルストッパ用の不
純物を溝部に選択的にドーピングし几後においては、従
来の選択酸化法のような高温、長時間の熱酸化工Ｓｔと
らないため、該不純物領域が横方向に再拡散して素子形
成領域の埋込層あるいはトランズスタＯ活性領域まで例
達しないので実効的な素子形成領域Ｏ縮小化を防止でき
る。この場合、不純物のドーピングをイオン注入ＫＬり
行なえばその不純物イオン注入層管溝部の底部に形成す
ることができ、そのイオン注入層が再拡散しても素子形
成領域の表層（トランジスタの活性部）Ｋｔで嶌びるこ
とかないため、実効的な素子形成領域の縮小を防止でき
ると共に、）ランジスタ活性部の不純物領域への阻害化
も防止できる。

（４）溝部の全てに絶縁材料を残置させてフィールド領
域を形成した場合、基板は平坦化されるため、その後の
電極電線０形成に際して段切れｔ生じるのｔ防止でき石
。

次に、本願第２の発明の詳細な説明する。

前記した本願第１の発明と同様な工Ｓｔ経て半導体層上
に絶縁材料を少なくともその半導体層に設けられた１つ
の溝部の開口部Ｏ短い幅の申分以上の厚さとなるように
堆積する。次いで、少なくとも絶縁材料ＰＣより開口部
ｔで置め込壕れた溝部上の一部を含む絶縁膜の領域もし
くは溝部以外のフィールド領域となるべき絶縁膜の領域
のうちの少なくともいずれか會マヌタ材、゛例えばレジ
メ）パターン等で覆う。つづいて、マスク材及び溝部以
外の半導体層部分が露出するまでエツチングし、溝部内
ｋＩ！縁材料を残置させてフイ」ルド領域を、溝部以外
の半導体層よにもフィールド領域を形成する◇この場合
、溝部以外の半導体層上に形成されたフィールド領域は
誼溝部のフィールド領域と一体化されたものをも會む０
その後、フィールド領域で分離された素子形成領域にバ
イポーラトランジスタ等の能動素子を形成してバイポー
ラ瓢半導体装置を製造する。　　　。

しかして、本願第２の発明に工れば、前述した種々の効
果含有する他に１牛導体層内に埋込まれたフィールド領
域と、溝部以外の半導体層上に該フィールド領域と一体
的もしくは分離された異種形態のフィールド領域とを備
え次バイポーラ型半導体装置を得ることができる。

次に本発明をａｐｌ　　バイポーラトランジスタＯ製Ｗ
ｉＫ適用した例について図面を参照して説実施例１ ０〕　まず、第４図（ａ）に示す如＜ｐｍの半導体基板
１０１に選択的にｎｌｌの不純物の高ｌｌＩ度壇込み層
１０２ｆ形成し、その上Ｋｎｌｌのエピタキシャル半導
体層１０３を約２．５ｐｍ成長させた後で、半導体層１
０３０表面に写真蝕刻法にエリレジストパターン１ｏ４
ｍ、１０４に＋１０ｄｅｆ残量させた。つづいて、この
パターンユングされたレジス）　１０４ｍ、１０４ｂ。

１０ｄｃをマスクにして半導体層１０１ｆ、異方性のり
アクティブ・イオンエツチングに工’）ｓＰ７１１の基
板１０１に達するまでシリコンエツチングすることＫｚ
って、幅が約１μ深さが約３μの溝部１０１ｍ、１０１
ｂＹｔ形成し、ｎＷの半導体層１０１ｆ島状に分離させ
る（第４図（ｂ）図示）０この時、ボロンのイオン・イ
ンプクンティＶｗンにて、素子間のデャンネル力ットの
ためｐＨの領域１ｏｔｉ＊。

ｘｏｉｂｔ形成しておくことが好ましい〇１０４ｂ、１
ｅ４＊ｔ＠去Ｌｌ後、ＣＶＤ−８１０゜１ｎ１ｅｒｔｓ
素子分離Ｏ溝部１ｍ１ｍ、１ｅ５ｂＯ幅の半分（約Ｉｏ
ｏｏ１＞　ｘりも充分に厚く堆積させる０この時、ＣＶ
Ｄ−１１０，は溝部の内面に徐々に堆積され、溝部１ｔ
ｌｌ＊、１＃ｌｉｂが充分に曹込１ｔ、ＣＶＤ−８１０
，膜Ｊ　ｏ　ｔ。

表面が、は埋平坦となっている。なおこＯ堆積時におい
て、選択酸化法のごとく、高温。

長時間Ｏ熱酸化鵡理を必要としないので、ｐｍの領域１
ｍｇｍ、１０６にの再拡散はほとんど起きない◎つづい
て、ＣＶＤ−１１０，膜１０１を弗化アンモンで溝部Ｊ
＃Ｊａ、Ｊｌｊｂ以外のシリコン半導体層１０１０部分
が露出するまで全面エツチングした０この時、第４図（
ｄ）に示す如く半導体層１ｅｘｏ上ＯＣＶＤ　　Ｂｌｏ
ｗ膜１ｏｖ部分Ｏ膜厚分膜部除去され、溝部１ｍ１ｈ、
１８５％内０みＣＹＤ−１１１０，が残置しこれによっ
て半導体層１０ａ内Ｋｌｌめ込壕れたフィールド領域Ｊ
＃Ｆａ、ｆ＃Ｆｂが形成される。

圓　次いで、フィールド領域Ｊ＃Ｆａ、Ｊ＃Ｆｂで分離
された半導体領域にレジスト・ブロック法によるポロン
のイオン・インプランティＶ冒ンにてｐＨのペース領域
ｘｅｚｔ形成し、半導体層の全面に約ａｏｏｏｉの絶縁
膜１ｅｔｔを形成し、さらに写真蝕刻法にて、この絶縁
膜１８９にエイツタ、コレクタの拡散の窓上開口し、ヒ
素のイオン・インプランテイシ曹ンを行ない、１建ツタ
となる！ＩＩＩ領域１１０゜コレクタ取出部となるＮｌ
ｌ領域１１１を形成する。次ＫＰＩＩのベース領域１＃
１に対する開口を形成し、半導体表面にＵ等の電極材を
堆積させ、この電極材を写真蝕刻法にてパターンユング
することによってペース電極１１２、工ｉツタ電極１１
Ｊ、コレクタ電極１１４ｔ−形成してａｐｍ　バイポー
ラトランジスタ製造する（第４図（、）図示）０ 上述し九実施例１の製造方法にＬつて、トランジスタの
素子分離の溝の＠を約１声と極めて微細な面積にでき、
ＩＣ中に占める素子分離領域ｔｍ小し、高集積度化を達
成できたｏ又、第４図（・）に示すごとく素子分離領域
と素子形成領域の間に段差がなく平坦であるため、電極
配線の断切ｒＬｔ防止できる０ 実施例２ ■　まず、実施例１と同様にＰＩｌの半導体基板ｚ−１
に選択的ＫｎｌｌＯ不純物の高ｓｕｍ込み層１０２を形
成し、その上にａｌｌのエピタキシャル半導体層２０３
ｔ＃２．５−成長させたｏ次いで、半導体層ｇａｓ上に
、例えばＣＶＤ−８１０，ｌ堆−し、この膜を写真蝕刻
法にてパターンエングしこのパターンエングされｆｉｃ
ＶＤ−Ｂｌｏｗ膜パターｙｊ＊４ｍ−２０４纏ｔマスク
として半導体層１ｅｓｔ、４％λ性ノツノリアクティブ
オンエツチングすることにエリ、幅が約１声深さが約２
声の溝部２０５゜２０５管形威しｆｅ、ｏこの時、これ
らの溝部ｇａｓ、ｔａｒｔは８０字状に連結されている
０次いで、埋込み層ｔａＸの直上にある溝部２ｏｚに対
して、写真蝕刻法によりレジストパターン１０６を残置
させ、このレジストバｆ　−７１ｍ　ｇ　トＣＶＤ−１
１１０鵞膜パターｙ１１１４ｍ〜２０４４等管マスクと
して、ポロンのイオン争インブランティＶ冒ンを用いて
、選択的１ｃｐＨｏ領域ｚｅｒａ、ｚｏｒｂｔＮ戚した
（第６図（ａ）図示）。

■　次いで、半導体層２０１表面のレジストパターン２
０６を除去し、つぎに熱＃ａ、ｍすることに１って、Ｐ
ｉｌｌの領域２０６ｍ、１０６ｈを再拡散させることに
よって、素子形成予定部であるｎ１ｉＯ半導体層１−Ｊ
を島状ＫＰＮ接合分離させた０さらに、半導体層ｇｏｓ
中に形成された溝部ｇａｓ・・・の幅の半分（豹！！０
ＯＯＸ）ｚ４Ｊ４充分に厚く、ＣＶＤ−１１ｉ０．膜２
＃１を堆積させる。この時、第５図（ｂ）　ｏ如くＣＶ
Ｄ−１１１０，膜ｘｏａｏ表面が、ｆｉｆｆ平Ｊｉトな
る０前述のＣＶＤ−１０１膜５ｅａｔ、半導体層ｚｅｓ
ｏ’１１面が露出する壕で、弗化アンモン等でエツチン
グし、半導体層Ｊ＃１の溝部ＫＣＶＤ−８１０１２ｅａ
ｍ、２０Ｒｈ、２０Ｍｍ　ｆ残置させる。次いで、レジ
ス［・プロッタ法にするポロンのイオン・インブランテ
ィン１ンにて％ＰＩｌＯベース領域ｊ１１を形成した後
、半導体層ｇａｓの倉内に約ａｏｏｏｌの絶縁膜１１−
管形成し、さらに写真蝕刻法にて選択的に１ヱ電ツタお
よびプレタタ予定領域部Ｏ約５ｏｏｏ１の絶縁膜を除去
し、ｋ素のイオン・インプランティＶ冒ン等に工って、
エイツタとなゐｎＩｌの領域２１１．コレクタ取出部と
なる＊ｆＭの領域１１１を形成する。次にｐｔｔｔｔｏ
ベース領域１１１ｍに対する開口管形成し、表面Ｋｕ等
の電極材を堆積させて、この電極材を写真蝕刻法に【パ
ターンエングすることによってペース電＠ｌ　ｊ　ｊ％
エミッタ電極１１４、フレタタミ極ｘｉｓ會形成してｓ
ｐａ　　パイポーラシランジスタｔａ造した（館５図（
＠）図示）０ 上述した実施例１０擬造方法に１って、Ｆランジメタの
素子分離の縮少を行ない、しかも平坦・性の良い集積回
路を可能とせしめ露ｏ本実施例の特徴としては、素子分
離が溝に埋込まれたＣＶＤ　　ＢＳＣｈ　とＰＨ１０合
に１って実現され、さらにベース領域２０９とコレクタ
電極取り出し領域２１２とを、溝部に埋込まれ九〇ＶＤ
−１０！に工って自己整合的に形成でき、さらにペース
コレクタ間の接合容量管小さくしている事が上けられる
。

実施例３ まず、第６図（ａ）に示す如くｎ型シリコン亭導体層２
０２にリアクティプイオンヱッテングを用いた写真蝕刻
法により開口部の幅が６１　。

８宜　５５１５８ｍと断続的に変化する溝部１６１１設
けた。なお、溝部３０４における開口部幅の大小は８１
（Ｓｔ　＜Ｈｍの関係となる０次いで、８１０．　ｔｌ
−ｃＶＤ法にエリ開口部の幅８嘗の１／２エリ若干厚く
なるように堆積して溝部３０４０開口部幅が８１＋Ｓ１
Ｏ部分ＫＣＶＤ−８１０゜膜を十分埋め込み開口部”輻
がＳ、の部分に妹内周ｍＫ堆積Ｌ７を後半導体層ｚｏｚ
上ＯＣＶＤ−１１１０ｇ膜の厚さ分だけ弗化アンモンで
エツテングしたところ、第６図（ｈ）０如く開口部幅が
Ｓｉ　、Ｓ鵞部分ＫｃＶＤ　　ｇｌｏｗ膜ｓｅｘが残置
され、同幅ＢａＫ）部分が除去され開口した素子分離領
域の彫状が得らｒした。

実施例４ まず、ｐｒｏ半導体基１１４１１上の素子形成予室部Ｋ
ｍｌｌｌＯＩＩ込み層ａａｚｔ形威し形成の上にｍＭＯ
エピタキシャル半導体層４１１を成長させ、所望の部分
に！いに連結する夫々同幅０１１１１の溝部４＃４＊、
４１ｄｂ、４ｆｌｄ＊　ｆ設ける（第７図（、）図示）
０次いで、第１図（ｂ）　０ごとく前述Ｏ溝部ａｅａａ
〜４＃４・の幅の半分よりも充分厚いＣＶＤ−１１０ｍ
膜４−５を堆積させたＯひきつづき写真蝕刻法にてレジ
スト°パターンｍｅｇａ、ａｅＨ，ｔａｇ・を所望の部
分に残置させた（第７図（＠）図示）０さらに１このレ
ジストパターン４０σａ〜４ｍｇ＠ｆマスタとして弗化
アンモン等で（ＶＤ−１１０ｍ膜４＃ｒｉをエツテング
して、素子分離領域となｈ　ＣＶＤ　−１１０１４０５
ｍ。

４０５に、４ｍ５ｍ、配線用Ｏフィールド領域Ｊ＃Ｊ４
．Ｊ＃＃・、４０８１が形成された。この様に、フィー
ルド領域は溝部の幅の半分よりも充分に厚く、任意の場
所に形成でき、配線領域として使用可能である・ 実施例５ ω　まず、ｐｇの半導体５ａｉｅｓの上０素子形成予定
部Ｋ　ｎ　ｔｒｉの極込み層Ｈａｌｔ形成しその上Ｋｎ
ｌｌｉのエピタキシャル半導体層を成長させ所望の部分
に互いに連結する、夫々同幅の値数の溝部ｉｅａ＊ａｉ
ｅｉｂ、ｓｅａ＠を設けてエピタキシャル半導体層１ｍ
１ｈ〜５ｏ１１に分離し、さらに写真蝕刻法にてレジス
ト・パター：１５０１ｍ、１ｅｌｈｆ形成した（第８図
（＆）図示）０つづいて％　ｖｙスト・パターン１＃ｌ
＊、１ｍ１ｈｆマスクとして、フィールド領域形成予走
部の半導体層ｓｏｓ＠ｔｓ所望する蒙さにレリコンエッ
デングした後、レジスト・パターンを除去した（第８１
１１（ｈ）図示）０叩　次いで、溝部１ａｄｓ〜１０４
・Ｏ輻の半分よりも厚＜、ＣＶＤ−１１１０，膜ｘ　＃
　ｇｔｊ１１ｍｌｌｔた（第８図（０）図示）０つづい
て第８図（ｄ）　Ｋ示す如くフィールド形成予定部の上
に写真蝕刻法にて、レジストパターンｔｉｎｙｔ残置さ
せた０ひきつづき、前述のレジス）　／（ターン１０１
をマスクとして、弗化アン毫ン等で、ｎｍの半導体層１
０２ｍ、１０２ｂ、５０３纏の表面が露出するまでエツ
チングし、素子分離領域５１１、素子分離されたフィー
ルド領域５ａｓｈｔ形成した（第８図（・）図示）０こ
の様に、フィールド領域は溝部の＠Ｏ亭分よりも大きい
厚さで形成でき、しかも、半導体層１ｔ）Ｉａ、１ｌｌ
ｌｋ、１０１４の表面とフィールド領域５ａｓｈの表面
とを同じレベルにすることが出来るので、平坦性が曳く
、配線０段切れも防止できる。

なお、本発明に係るバイポーラ型半導体装置ＯＩ！１″
ｍ方法において、半導体層としてＰ！！！！半導体基板
に設けたＰＩＮエビタキＶヤル層、ｐＨ半導体基板Ｋ　
ｎ　ＩＩエピタキシャル層ｔ−２回積層したちの１或い
は同基板にＰａｌエピ！キシャル層と＊ｍエビタキレヤ
ル層を夫々積層したものを用いてもよい。

本発明に係ゐバイポーラ履半導体装電の製造においては
、上記実施例の如＜ＰＩＩ半導体基板上Ｃ）　ｎ　ＩＩ
半導体層に１ｕｌｋ　　バイポーラトランジスタを形成
する以外に１例えばＰｌ！半導体基板に三重拡散法によ
りｍｐｎ　　）ランジス！！形成する場合にも適用でき
る。

以上詳述した如く、本発明によればマスク会わせ余裕度
ｔとることなく、任意かつ黴細なフィールド領域を主に
半導体層に設けらｆ′した溝部に対してセルファライン
で形成でき、もって高集積度、高信頼性及び高性能のバ
イポーラ製半導体装置ｔＩｌ造し得る方法を提供できゐ
ものである０

【図面の簡単な説明】

第１図（−〜（−）は従来の選択酸化法！採用した縦形
＊ｐ＊　　）クンジスタの製造工ａｔ示す断面図、第２
図は従来の選択酸化法の問題点を説明するための断面図
、第３図（荀、（ｂ）は従来の選択酸化法のバイポーラ
トランジスタに適用した場合０問題点を説明するためＯ
断面図、第４図（＆）〜（・）は本発明の実施例ＩＫお
ける１ｌｐｎ　バイポーラトランジスタＯ１ｌ造工程會
示す断面図、第Ｓ図（、）〜（、）は本発明の実施例２
における１１バイポーラ）ランジスタの製造工Ｓｔ示す
断面図、第ａｌｌ（ａ）　、　（ｂ）は本発明の実施例
３におけるｍｐｎ　バイポーラトランジスタのフィール
ド領域形成工１！管示す平面図、第７図（ａ）〜０）は
本発明の実施例４におけゐ１ｐｆｌ　　バイポーラトラ
ンジスタのフィールド値域形成工程１示す断面図、第８
図（、）〜（−）は実施例５におけるｍｐｎ　　バイポ
ーラトランジスタのフィールド領域形成工程を示す断面
図である。 １０１９２０１．４０１．５１１１・・・Ｐｌｆ半導体
基板、ｉｏｚ、ｚｏｚ、ｉｏｚ、１ａｚ−・ｎ＋型の思
込み層、ｚｏｘ、ｚｅｘ、ｘｏｓ。 ａ　ｏ　ｓ　、５ａｓｈ　〜ｓａｇａ−ｎ’ｔｌｌエピ
タキシャル半導体層、Ｊｌｊｆａ、１０６ｂ、ＩｒＯ２
，１０４，４０４ｈ〜４０４ｅ　、５０４＊〜ＭＯ４ｅ
　・・・溝部、１＃１゜１０８．４０８　、ｊ０６・・
・ＣＶＤ　　ＩｉＯ＊膜、７４ＦＦＩｌ、Ｉｅｌｒｋ　
、２１１１ｍ”−１ｔ）Ｒｅ　、２０１，４０１ａ〜４
０１ｅ、１０６ｈ、１０６ｃ　　−フィールド領域、１
０１１．２０９・・・ＰＷ１領域（ベース）、１１０゜
２１１・・・ｎ＋型領領域エミッタ領域）、１１１゜２
１２・・・ｎ＋塵領領域コレクタ取出部）、１１：Ｉ、
１１３，１１４，２１３，１１４゜２１５・・・電極。 出願人代理人　弁理士　　鈴　江　武　彦（ａ） 第６ｖ！Ｊ （ａ）　　　　　　　　（ｂ） （ｄ） 第７図

Claims (1)

1. 【特許請求の範囲】 （１）第１導電臘の半導体基板上に第２導電型の半導体
   層を形成する工程と、前記第１導電型の半導体基板と第
   ２導電瓢の□半導体層との間あるいは前記第２導電ＩＩ
   Ｏ半導体層中に第２導電製の潅込み領域を形成する工程
   と、前記第２導電蓋の半導体層の所望の部分に垂直もし
   くは、垂直に近い側面を有する溝部を少なくとも１つ以
   上設ける工程と、溝部を含む半導体層上に絶縁材料を少
   なくとも１つの溝部の開口部の短い巾の半分以上の厚さ
   となるＬうに堆積する１鵬と、この絶縁膜を半導体層が
   露出する壕でエツチングして少なくとも１つの溝部内に
   絶縁材料ｔ！ｌ存させフィールド領域を形成す石工程と
   を具備したことを特徴とするバイポーラ履半導体＊ｔの
   製造方法０（２）第２導電ｌｌＯ半導体層に溝部を設け
   た後、絶縁材料を堆積する前に１半導体層金面もしくは
   少くとも溝部の一部を酸化又は値化処理して溝部が烏か
   れない＠度の酸化膜又は蜜化膜を成長せしめることを特
   徴とする特許請求の範囲第１項記載のバイポーラ量半導
   体装置の製造方法。 （３）第２導電型の半導体層に溝部を設けた後、絶縁材
   料を堆積する前に、溝部内に第１導電厘の半導体基板と
   同導電ｗｉ、ｏ不純吻を選択的にドーピングし、このド
   ーピングによって形成さｒＬ九領領域、前記の溝部の絶
   縁材料と第１導電麗の半導体基板とに接触させることを
   特徴とする特許請求の範囲第１項又は第２項記載のバイ
   ポーラ曹半導体装置ＯＩｌ造方法。 （４）絶縁材料を堆積後、誼絶縁膜の全体もしくは一部
   の表層に低溶融化物質をドーピングし、熱処理を施して
   該絶縁膜のドーピング層を溶融化し、しかる後に絶縁膜
   のエツチングを行なうことを特徴とする特許請求の範囲
   第１項乃至第３項いずれか記載のバイポーラ原半導体装
   置の製造方法。 （５）絶縁材料ｔ１積後、誼絶縁膜全体もしくは一部の
   上に低溶融性絶縁膜管堆積し、この低溶融性絶縁膜を溶
   融化し、しかる後にこれら絶縁膜のエツチング１行なう
   ことを特徴とする特許請求の範囲第１項乃至第３項いず
   れか記載のバイポーラ型半導体装置の製造方法。 （６）第２導電型の半導体層の所望部分に働直もしくは
   働直に近い側面を有する溝部を少なくとも１つ以上設け
   る工１と、溝部管含む半導体層上に絶縁材料を少なくと
   も１つの溝部の開口部Ｏ短い巾の半分以上の厚さとなる
   工うに堆積する工程と、少なくとも絶縁材料により開口
   部壕で壌め込ｔｒｔａ溝部上の一部を含む絶縁膜Ｏ領域
   もしくは溝部以外のフィールド領域となるべき絶縁膜Ｏ
   領域の少なくともいずれか管マスク材で覆った後、絶縁
   膜を、マスク材及び溝部以外Ｏ半導体層が露出するまで
   エツテングし、溝部内に絶縁材料を残置させてフィール
   ド領域ｔ１溝部以外にもフィールド領域管、形成する工
   程とを具備したことを特徴とするバイポーラ型半導体装
   置の製造方法。 （７）第２導電屋の半導体層に溝部を投砂た後、絶縁材
   料を堆積する前に、半導体層食面もしくは少なくとも溝
   部の一部を酸化又は書化処理して溝部が塞がれない１度
   の酸化膜又は窒化膜を成長せしめることを特徴とする特
   許請求の範囲第６項記載のバイポーラｍ亭導体装置の製
   造方法０