JPS5829538B2 - 浮動小数点演算装置 - Google Patents

Description

【発明の詳細な説明】 （関連特許） １、−１９７４年６月１８日発行のＡ−Ａ・パーロフス
キ（Ｐｅｒｌｏｗｓｋｉ ）等の米国・特許第３，８１
８，２０３号「マトリックス・シフタ」。

ハネウェル社に譲度。

２．１９７６年１１月２３日発行のＦ・■・カツサリノ
（Ｃａ５ｓａｒ １ｎｏ）Ｊ ｒ−等の米国特許第３．
９９３，９８１号「データ処理システムにおけるデータ
転送を処理する装置」。

本文中に示す譲受人と同じ譲受人に譲渡。

本発明は、２逆打号形態で表示される数字に対する浮動
小数点演算を行うための装置に関し、特に多重記憶域を
含むマイクロプロセサ・チップを用いて浮動小数点演算
を行うための装置に関する。

従来技術は、最初オペランドの約数の総数の百分比を生
成し、これ等を記憶し、予め記憶された倍数の選択され
た組合せから残りの倍数を生成する乗算演算を行う多く
の方法を開示している。

米国特許第３，２９３，４１９号はこのタイプの構成を
示すものである。

米国特許第３，６４１，３３１号は、予め定めた数の倍
数を生成記憶し、選択された予め記憶された倍数につい
て１つの演算を行う事により残りの倍数を生成する装置
を提供する。

この特許の装置は更に容易に構成でき乗算演算を行うの
に必要な時間を短縮できるが、大規模集積回路ＬＳＩ又
は中規模集積回路ＭＳＩにおける構成には容易に役立つ
ものではなかった。

然し、ある半導体メーカは高速演算装置の製造コストを
非常に減少させた標準的なマイクロプロセサ・チップを
開発した。

例えば、アドバンスト・マイクロ・ディパイシーズ社は
、ＡＭ２９０１型と呼ばれるチップ上に４ビツトのバイ
ポーラ・マイクロプロセサ・スライスを開発した。

これ等のチップは、並列に接続される時、一時に１ビツ
ト乗算を行う事を可能にする。

このような装置は、１９７４年５月モノリシックメモリ
ーズ社により刊行された１４ビツト拡張可能バイポーラ
・マイクロコントローラ５７０１／６７０１ｊと題され
た文献に説明されている。

このような装置は並列で処理できる乗数ビットの数で制
約される事から、前述の構成よりも低い速度で演算を行
う必要がある。

一時に処理できる乗数ビットの数を増力口するため、こ
のようなチップを改変してピン数を増す必要がありその
結果チップのコストの増大を招いた。

従って、本発明の主な目的は、オラペンドの選択的倍数
を生成して記憶するための装置を含む改良された装置を
提供して、最少限度の期間内の演算により必要とされる
如きオペランドの全ての必要な倍数を生成する事にある
。

本発明の別の目的は、標準的なマイクロプロセサ・チッ
プで構成でき、乗算を行う開被乗数の全倍数を生成する
装置の提供にある。

本発明の更に別の目的は、高速で浮動小数点乗算を行う
ための低コストの装置の提供にある。

前述の目的は、垂直力向のスライスの如くランダム（ｔ
ａｎｄｅｍ）に接続された多数のマルチビットＬＳＩマ
イクロプロセサ・チップを含む本発明の望ましい実施態
様において達成される。

各チップは、演算論理装置ＡＬＵおよびランダム・アク
セスメモＩＪ−ＲＡＭを含んでいる。

これ等ＡＬＵは、チップのメモリーに記憶される浮動小
数点の数の仮数部分の予め定められた数の約数を生成す
るため使用される。

生成され記憶された約数は、乗算の演算中に約数を選択
するため使用される乗数の桁位置のあらゆる可能な数値
に対応する。

更に、望ましい実施態様においては、チップに含まれた
選択回路は、チップのメモリーからの約数の読出しのた
め３つの連続する乗数桁の夫々の最下位のビット位置を
選択する。

このような桁に基き、チップのメモリーは、被乗数の零
倍、１倍、１０倍、１１倍、１００倍、１０１倍、１１
０倍、および１１１倍を記憶するよう構成されている。

選択された約数は、最終積を生じるためＡＬＵによりチ
ップのメモリーに前に記憶された部分積と力目算される
。

その後、乗数と部分積のビットは次の約数の選択のため
１ビツト位置たけシフトされる。

多数の連続する乗数の桁の予め定められたビットを選択
することにより、部分積を表示するビットは１ビツト位
置シフトされることのみが必要であり、これにより乗算
が行われる速度を増力口させる。

更に、望ましい実施態様の構成はコストを低減し、この
ようなシフト動作はこのような各マイクロプロセサ・チ
ップを包含される１ビツト・シフト機能を利用するもの
である。

同様に、乗数ビットが次の約数の選択のための１ビツト
位置のシフトのみを必要とする乗数の場合に利点が生じ
る。

乗数桁の最下位ビットの乗算が最初に生じるため、部分
積および乗数ビットは両刃とも同じ方向にシフトできる
。

こ刺は又、乗算を簡単化し乗算速度を増大する。

本発明の構成および操作力法に関するその特質と考えら
れる漸新な特徴については、前記以外の目的および長所
と共に、添付図面に関して以下の記述を読めば更に理解
されよう。

然し、図面は例示の目的のため提示されるものであり本
発明を限定するものではない事を理解すべきである。

第１図は、本発明の装置を用いるシステムを示している
。

同図によれば、該システムは主メモリー３０と、中央プ
ロセサ２０と、科学的命令プロセサ４０ＳＩＰと、多数
の周辺装置５２の操作を制御するコントローラ５０の如
き各種の周辺コントローラとを連絡する主バス１０を含
む事が判る。

バス１０に結合された装置０いずれも主メモリー３０又
はバスに接続された他のどんな装置をもアドレス指定で
きる。

同図で示される如く、バス１０は多数の制御回線、アド
レス回線、および命令およびデータ０伝送のためのデー
タ回線を含んでいる。

第１図のシステム０作用に関するこれ以上の詳細につい
ては米国特許第３，９９３，９８１号を参照されたい。

第２図は、本発明の装置に関する科学計算用命令プロセ
サＳＩＰの主要部をブ冶ツク図で示している。

ＳＩＰセクションおよびバス制御セクション４０第２図
においては、５ＩＰ４０’が多数０セクシヨンを含む事
が判る。

こＱ）セクションは、バス制御セクション４０−２、レ
ジスタ・セクション４〇−４、制御記憶セクション４０
−６、シフト論理回路セクション４０−７、およびマイ
クロプロセサ・セクション４０−８である。

セクション４０−２は、それぞれブロック４０−２０と
４０−２２のバス要求論理回路およびバス応答論理回路
を含んでいる。

これ等回路は、セクション４０−６の制御下でＳｌ、Ｐ
２Ｏ（７）バス１０との通信を可能にする。

レジスタ・セクション４０−４ セクション４０−４は、図示の如く接続された複数個の
レジスタ４０−４０乃至４０−４８を含んでいる。

これ等４つのレジスタ４０−４０゜４０−４２．４０−
４４．４０−４８は、セクション４０−６のブロック４
０−６６の論理回路をテストする入力君号を与える。

機能レジスタ４〇−４０は、操作の入力又は出力バス・
サイクルの間バス１０のアドレス回線に与えられた機能
コードを記憶する６ビツトのレジスタである。

その後、５ＩＰ４０は、マイクロプログラムの制御下で
、レジスタ４０−４０の内容がテスト論理回路４〇−６
６により試験される事を試験し、指定の指令を実行する
。

選定されたマイクロプログラム・ルアチンは情報がどれ
かを決定し、バス１０と、５ＩＰ４０の各種のレジスタ
・バスおよびセクションとの間の前記情報の伝送を制御
する。

アドレス・レジスタ４０−４２は、５ＩＰ４０がＣＰＵ
２０からの出力指令を受取る時バス１０のアドレス回線
を経て受取られる主メモリーのオペランド・アドレスを
記憶するため通常使用される２２ビツトのレジスタであ
る。

前に述べたように、アドレス・レジスタ４０−４２は乗
算の演算中カウンタとして使用される。

即ち、あるビット位置はマイクロプログラムの制御下で
特定のカウントに対して増分されて試験される。

次のレジスタ４０−４４ （タスク・レジスタ）は、５
ＩＰ４０がＣＰ’Ｕ２０から出力指令を受入る時、バス
１０のデータ回線から受取る科学計算情報の第１のワー
ドを記憶するために使用される。

マイクロプログラムの制御下で、５ＩＰ４０は次のアド
レス生成回路ブロック４０−６４に含まれる諸回路を経
て第１の命令ワードを復号し、この命令を処理するため
に必要なマイクロプログラム・ルーチンの開始アドレス
を生じる。

又、このレジスタのあるビットは、どの科学計算アキュ
ムレータ・レジスタが使用されるべきかを指定するため
使用される。

例えば、ビット位置２と３は、現行命令に対するＡオペ
ランドのソース／演算結果の内光として使用される科学
計算アキュムレータを指定する。

タスク、レジスタ・ビット位置１４と１５は、現行命令
に対するＢオペランド（有効アドレス）とて使用される
科学計算用アキュームレーク・レジスタを指定する。

モード・レジスタ４０−４８は、ＣＰＵ２０から受取る
情報を記憶する８ビツトレジスタである。

この情報は、最初バス１０のデータ回線から受取られ、
バス・データ・レジスタ１ ４０−４６にロードされる
。

その後、レジスタ４０−４６の内容はセクション４０−
８と４０−７を介して伝送され、レジスタ４０−４８に
ロードされる。

この情報は、オペランドの長さ又は演算の丸め／切・捨
て計算モードに感応するこれ等マイクロ命令シーケンス
の実行の制御に使用される。

これは本発明の理解に関与しないため、このレジスタに
つむ）ではこれ以上論述しない。

ＢＤｌおよびＢＤ２と表示されるバス・データ・レジス
タ４０−４６および４０−４７は、バス１０のデータ回
線から受取られる情報の記憶に使用され、る１６ビツト
のレジスタである。

レジスタ４０−４６は、通常１つのワード操作（例えば
、ＣＰＵ２０からの命令ワード）から生じるデータを受
取り、レジスタ４０−４７は通常２倍ワード操作（例、
ＣＰＵ２０からの２倍整数の第２ワード）から生じるデ
ータを受取る。

制御セクション４０−６およびマイクロ命令フォーマッ
ト 制御セクション４０−６は、各々６４ビツトを含む１０
２４の読出し専用記憶ＲＯ８場所から構成される１１記
憶装置４０−６０と、演算サイクルの間制御記１意装置
４０−６０から読出されるマイクロ命令ワードを記憶す
るためのＲＯ８局部レジスタ４０−６２と、５ＩＰ４０
の各部位に制御信号を復号配分するためのサブ指令発生
回路４〇−６３と、ＲＯ８の次のアドレス発生回路４〇
−６４と、ブロック４０−６６のテスト論理回路を含ん
でいる。

既に述べた如く、回路４０−６４は通常テスト論理回路
４０−６６からのマイクロ命令ワードおよび出力信号の
次のアドレス・フィールドの関数としての次の場所のア
ドレスを生成する。

即ち、テスト論理回路４０−６６は、マイクロ命令ワー
ドの別のフィールドの符号化に基づく６４の可能なテス
ト条件の１つを選択する。

次のアドレス・フィールドに関して生成される出力信号
を用いて次のアドレスを形成する。

更に、前述の如く、回路４０−６４も又、タスクレジス
タ４０−４４に記憶される命令ワードを復号する事によ
り命令を処理するためマイ、クロプログラムの開始場所
に対して次のアドレスを生成する。

本発明の目的のためには、テスト論理回路４０−６６お
よびアドレス生成回路４０−６４は構成上は公知のもと
考えられる。

例えば、これ等の回路は、本文に示す譲受人に譲渡され
る米国特許第３，９０９，８００号に記載される回路の
形態をとり得る。

前述の各フィールドは、第７図のマイクロ命令ワードの
フォーマットに示される。

同図においては、各マイクロ命令ワードはＤＡ乃至Ｏ込
表示される１９の別個のフィールドを含んでいる。

これ等のフィールドは下記の如く使用される。

即ち、１、直接アドレ、スＤＡフィールドはマイクロ命
令ワードのビット０乃至ビット３を含んでいる。

このフィールドは、科学計算用記憶に含まれる１６のア
キュムレータの１つを選択するのに使用される直接アド
レスを提供する。

２、 Ａ選択Ａｓフィールドはマイクロ命令ワードの
ビット４および５を含み、Ａアドレス・マルチプレクサ
回路４０−８４０に対する４つの入力の内のどれかを選
択するため使用される。

３、 ８選択ＢＳフィールドは、マイクロ命令ワードの
ビット６および７を含み、Ｂアドレス・マルチプレクサ
回路４０−８４２に対する４つの入力の内のどれかを選
択するのに使用される。

４、指数ソースＥＳフィールドは、マイクロ命令ワード
のビット９乃至１１を含み、浮動小数点ワード（即ち、
ワードの指数部分）のビット５６乃至６３に対する力ロ
算器入力マルチプレクサを制御する。

従って、ＥＳフィールドは、各指数桁と関連する加算装
置の入力ＡおよびＢに対するオペランド・ソースを決定
スる。

５、仮数ソースＭＳフィールドは、マイクロ命令ワード
のビット１３乃至１５を含み、浮動小数点ワード（即ち
、ワードの仮数部分）のビット０乃至５５に対する加算
器入力マルチプレクサを制御する。

従って、ＭＳフィールドは、各仮数桁と関連する加算装
置の入力ＡおよびＢに対するオペランド・ソースを決定
する。

６、舛部バス機能ＢＰフィールドは、マイクロ命令ワー
ドのビット１６乃至１９を含み、外部バス（インターフ
ェース）と関連する各種のプロセサ操作の制御に使用さ
れる。

７、 シフト制御ＳＣフィールドは、マイクロ命令ワー
ドのビット２１乃至２３を含み、多重桁シフタ回路によ
り行われる操作のタイプの制御１：こ使用される。

８、指数機能ＥＦフィールドは、マイクロ命令ワードの
ビット２５乃至２７を含む。

これ等の３つのビットは、各指数桁（即ち、浮動小数点
ワードのビット５６乃至６３）と関連する演算論理装置
内の全操作に対する制御を行う。

９、 （Ｆｉ、数機能ＭＰフィールドは、マイクロ命
令ワードのビット２９乃至３１を含む。

これ等３つのビットは、各仮数桁（即ち、浮動小数点ワ
ードのビット０乃至５５）と関連する演算論理装置内の
全操作に対す制御を行う。

１０、テスト条件ＴＣフィールドは、マイクロ命令ワー
ドのビット３２乃至３５を含んでいる。

このフィールドは、次の制御記憶アドレスを生成する際
に使用される特定のテスト機能を選択するため分岐マス
クＢＭと関連して使用される。

１１、 分岐マスク８Ｍフィールドは、マイクロ命令ワ
ードのビット３６乃至３９を含む。

前述の如く、このフィールドは、次のアドレス生成の際
使用される特定のテスト機能を選択するためＴＣフィー
ルドと関連して使用される０ １２、指数開先ＥＤフィールドは、マイクロ命令ワード
のビット４１乃至４３を含む。

このフィールドは、浮動小数点ワード（即ち、ビット５
６乃至６３）の指数部分と関連される３組のマルチプレ
クサを制御し、これによりマイクロプロセサＡＬＵ（指
数桁）内の全てのデータ移動およびシフト操作を制御す
る。

１３、仮数開先ＭＤフィールドは、マイクロ命令ワード
のビット４５乃至４７を含む。

このフィールドは、浮動小数点ワード（即ち、ビット０
乃至５５）の仮数部分と関連する３組のマルチプレクサ
を制御し、これによりマイクロプロセサＡＬＵ（仮数桁
）内の全てのデータ移動およびシフト操作を制御する。

１４、汎用ＧＰフィールドは、マイクロ命令ワードのビ
ット４８乃至５３を含む。

ＧＰフィールドは、ビット４８の状態に従って定数又は
ＳＩＰサブ指令のいずれかを生成するために使用される
（即ち、ビット４８真：サブ指令の生成、ビット４８偽
：定数の生成）。

１５、次のアドレスＮＡフィールドは、マイクロ命令ワ
ードのビット５４乃至６３を含み、次の順次のアドレス
を含む。

１６．マトリックス制御ＭＣフィールドは、マイクロ命
令ワードのビット８および１２を含む。

これ等ビットは、マトリックス・シック回路に対する変
位（シフト・カウント）ソースを決定する。

１７ 分割ＳＰフィールドはマイクロ命令ワードのビッ
ト２０を含む、その用途は本発明とは関連しない。

１８繰入れＣＩフィールドはマイクロ命令ワードのビッ
ト２４および２８を含む。

これ等のビットは、それぞれ浮動小数点ワードの指数部
分および仮数部分に対して桁送り入力を供給する。

１９クロツク制御ＣＫフイールドは、マイクロ命令ワー
ドのビット４０および４４を含み、制御記憶サイクル時
間を確保する。

マイクロプロセサ・セクション４０−８ このセクションは、ブロック４０−８４のマイクロプロ
セシング装置４０−８０とＡおよびＢアドレス・マルチ
プレクサ回路と、ブロック４〇−８２の多数の桁送り生
成回路を含んでいる。

このセクション４０−８０は、第３図において４０８０
０乃至４０−８３２で表示される１７の大規模集積化Ｌ
ＳＩされたマイクロプロセサ・チップから構成される。

望ましい実施態様においては、チップはアドバンスト・
マイクロ・ディパイシーズ社の製造によるタイプ２９０
１チツプに相当する。

第４図においてブロック図で示されるこのような各チッ
プは４ビツトを処理する。

１６個のこのようなチップは第３図に示される如く連結
されて６４ビツトのマイクロプロセシング装置を構成す
る。

既に説明したように、ビット０〜５５に対応する最初の
１５チツプは浮動小数点数の仮数値を記憶し処理するが
、次の２チツプは浮動小数点数の指数値を記憶し処理す
る。

全１７個のチップは、前述の如く約数の生成および記憶
に使用される。

第２図から判るように、マイクロプロセサセクション４
０−８０は、多数のＲＡＭシフトおよびマルチプレクサ
・セクションと、ＱシフトおよびＱレジスタ・セクショ
ンと、科学計算用記憶セクションと、セレクタ・セクシ
ョンと、演算論理ＡＬＵセクションと、出力マルチプレ
クサ・セクションとに水平力向に分割されている。

第５図は、更に詳細に各チップのセクションを示す。

更に、′１（ＡＭシフ＋・セクションとマルチプレクサ
・セクションは、シフト操作と通常のデータ転送の両方
に使用される２つの６４ビツト・マルチプレクサ回路を
含んでいる。

即ち、これ等回路は、記憶セクションにロードされる前
にデータの左方又は右方への直接転送即ちシフトを行う
。

第３図に示される如く、仮数値を記憶する各チップ間の
シフト接続は本発明による予め定められた方法で構成さ
れている。

即ち、各チップのＱ３シフト出力は各３番目のチップの
入力ＱＯに接続する（例えば、チップ１のＱ３出力はチ
ップ４の００人力に接続する）。

このため、操作の１シフト・サイクル内で８ビツト位置
（２桁の１６進数）の右寄せが可能になる。

指数値を記憶する各チップ間のシフト接続は同様な方法
で構成されている。

Ｑシフト・セクションおよびＱレジスタ・セクションは
、６４ビツトの１つのマルチプレクサ回路および乗数の
各ビットを記憶するための６４ビツトの１つのＱレジス
タを含んでいる。

６４ビツトのマルチプレクサは、Ｑレジスタにロードさ
れる前に乗数ビットの左方又は右方への直接転送即ちシ
フトを可能にする。

別学計算用記憶セクションは、１６の記憶場所の内２つ
の別個の場所を同時にアクセスしてＡおよびＢの両オペ
ランドを与スる１６の６４ビツト記憶場所を含んでいる
。

本文に説明したように、これ等の記憶場所はブロック４
０−８４のＡおよびＢアドレス・マルチプレクサ回路に
よりアドレス指定される。

記憶場所１，２．３は科学計算用アキュムレータＳＡ１
・ＳＡ２．ＳＡ３として作用するが、残りの場所は一時
記憶域に使用される。

各記憶場所の割当ては第６図に示す如くである。

本文に述べた如く、アキュムレータＳＡ１は被乗数でロ
ードされるが、アキュムレータＳＡ２は従来周知の方法
で命令により乗数でロードされる。

簡単に云えば、ＣＰＵ１０によりバス１０のデータ回線
に与えられる４ワードのオペランドの最初の２ワード（
３２ビツト）のデータ・ビットは、バス・データ・レジ
ス４０−４６と４０−４７にロードされる。

入力バスに与えられたこれ等レジスタの最初の２ワード
のデータ内容は、シフトする事なくセクション４０−７
のシフクー論理回路４０−７０を経て転送され、出力バ
スに与えられる。

この最初の２ワードはこＳから演算論理装置を通過して
科学計算用記憶セクションのアキュムレータの記憶場所
の１つに記憶される。

ＣＰＵ１０から受取ら和た４ワードのオペランドの次の
２ワードは、シフター論理回路４０−７０に転送され、
シフター・セクション４０−７において３２ビツト位置
だけシフトされる。

この２番目の２ワードはその後演算論理セクションを通
過させられ、同じアキュムレータの記憶場所に記憶され
る。

モード・レジス４０−４８は、記憶されたオペランドの
長さく即ち、特定のアキュムレータの記憶場所は４ワー
ドのオペランドを記憶する事）をＳ ＩＰ４０に表示す
るため予め定められた状態にセットされたあるビット位
置を有する。

第６図において、アドレス０□６を割当てられた記憶場
所は、最初一時的アキュムレータとして作用して約数生
成の間乗数の５６ビツトの仮数値と８ビツトの指数値を
記憶する。

指数値は通常「６４より太」で表示され、＋６３１６乃
至−６４□。

の範囲を有する。

５ＩＰ４０がオペランドについて２進演算を行うが、こ
のような演算は１６進演算と見做される。

「６４より太」なる形態と２進形態で表わされた指数値
間の対応は下表により示される。

即ち、 但し、０は１ニマイナス、０−プラスなる符号ビットを
表わす。

「６４余り」の形態の使用は指数符号を不要にする。

然し、乗数と被乗数の指数は加算されて１２８より大の
積指数を与えるため、乗数の指数値から６４□。

値を減算する事が必要となる。再び第６図においては、
アドレス１□６と３１６ヲ割当てられた記憶場所は薊述
の如く科学計算用アキュムレータＳＡ１ 、ＳＡ２ 、
ＳＡ３として作用する。

アドレス０．６，４□６，５１６，６．６および７．６
を割当てられた記憶場所は作業アキュムレータとして作
用するが、これは本発明と関連しない。

然し、アドレス８，６乃至Ｆ１６を割当てられた場所は
第６図に示された被乗数の仮数の約数を記憶する。

特に、アドレス８１６を割当てられた場所は仮数の電信
ＸＯの約数即ち５６の２進数零を記憶する。

アドレス９□６で表わされる場所は、■×被乗数（仮数
）と等しい値を有する約数を記憶する。

然し、既に述べたように、この約数は５６ビツトの被乗
値から生成され、６４ビツトのレジスタ内に記憶される
（指数８ビット位置は使用されない）。

このため精度が向上し、別のシフト操作は不要となる。

即ち、５６ビツトの被乗数が６４ビツトのレジスタの記
憶場所に記憶される時、他の２つの桁位置は作用的にこ
のような被乗数値を１００だけ減少させる。

従って、１×約数は、第６図に示す如＜０．０１Ｘ被乗
数の値と対応する。

このように、アドレス９□６で表わされる記憶場所は、
２つの１６進数（８ビツト）だけ右方にシフトされた被
乗数の仮数を記憶する。

アドレスＡ１６で表わされる記憶場所は、１０×被乗数
の仮数と等しい数値を有する約数を記憶する。

然し、この約数は、表示された６４ビツトの記憶場所に
記憶された時、この約数は第６図に示される如＜０．１
０Ｘ被乗数の値を有する。

換言すれば、アドレスＡ１６で表わされる記憶場所は、
１つの１６進数（４ビツト）だけ右方にシフトされた被
乗数の仮数を記憶する。

アドレスＢ１６により表わされる場所は、１１×被乗数
の仮数と等しい数値を有する約数を記憶する。

表示された６４ビツトの場所に記憶されると、この約数
は第６図に示される如＜０．１１Ｘ被乗数の値を有する
。

このように、この記憶場所は、アドレス９１６およびＡ
１６により表わされる記憶場所の約数内容の和に相等す
る値を有する約数を記憶する。

アドレスＣ□６により表わされる記憶場所は、１００Ｘ
被乗数の仮数と等しい値を有する約数を記憶する。

表示された６４ビツトの記憶場所に記憶されると、この
約数は第６図に示される如く、１、ＯＯＸ被乗数の値を
有する。

このように、この記憶場所は、被乗数の仮数に対応する
約数を記憶する。

アドレスＤ□６により表わされる次の記憶場所は、１０
１×被乗数と等しい値を有する約数を記憶する。

この約数は、表示された６４ビツトの記憶場所に記憶さ
れる時、第６図（と示す如く１．ＯＩＸ被乗数の値を有
する。

このように、この記憶場所は、アドレス９１６およびＣ
１６で表わされる記憶場所の約数内容の和に相等する値
を有する約数を記憶する。

第６図から判るように、アドレスＥ１６により表わされ
る次の記憶場所は、１１０×被乗数の仮数に等しい値を
有する約数を記憶する。

この約数は、表示された６４ビツトの記憶場所に記憶さ
れる時、第６図に示される如＜１．１０ｘ被乗数の値を
有する。

このように、この記憶場所は、アドレスＣＩ６およびＡ
１６で表わされる記憶場所の約数内容の和に相等する値
を有する約数を記憶する。

アドレスＦ１６により表わされる最後の記憶場所は、１
１１×被乗数の仮数に等しい値を有する約数を記憶する
。

この約数は、表示された６４ビツトの記憶場所に記憶さ
れる時、第６図に示される如＜、１．１１×被乗数の値
を有する。

このように、この記憶場所は、アドレス９１６およびＥ
１６により表示される記憶場所の約数内容の和に相当す
る値を有する約数を記憶する。

アドレス８□６乃至ｐｔａの最上位のビット位置は、上
位の８つの場所のアドレス指定を可能にするため２進数
１に強制され、本発明に関連しない公知の方法でセット
される。

然し、下位のアドレス・ビットは乗数から取出され、前
述の如く第２図のアドレス・セクション４０−９のＡお
よびＢアドレス乗数回路に与えられる。

セレクタ・セクションは２つの６４ビツトのラッチ、即
ち１６対の２対１デーク入力マルチプレクサおよび１６
対の３対１データ入力マルチプレクサを含んでいる。

既に述べた如く、このデータ入力マルチプレクサは、出
力バスから入力ターミナルＤＯ乃至Ｄ３．２つのラッチ
又はＱレジスタを介シてＡＬＵセクションにデータ信号
を与えさせる。

この２つのラッチは、科学計算用記憶セクションから読
出されたデータ信号を保持して、科学計算時間が読出し
およびアウト・デート操作の間並行演算に利用可能であ
る事を確保する。

ＡＬＵセクションは、桁送り操作、オーバフロ、演算後
の符号および全て零の検出、１の補数および２の補数演
算を含む全ての通常の算術論理演算を行う。

前述の如く、制御記憶装置４０６０からの入カビット信
号Ｉ３乃至■５は、可能性のある３つの２進演算と５つ
の論理演算の内のどれが実行されるべきかを決定するよ
う符号化されている。

第３図から判るように、ブロック４〇−８２の桁送り発
生チップ回路４Ｏ−８２ｄ乃至４０−８２ｇと関連する
各チップ・セクション桁送り発生Ｇおよび桁送り伝播タ
ーミナルからの信号が先取り回路を構成し、この回路は
桁送り人力ＣＮに与えられた信号が別のチップ・セクシ
ョンに伝播されるべき時を決定する。

本発明の目的からは、ブロック４０−８２の桁送り先取
りチップ回路は構成上公知と考える事ができ、例えばタ
イプ５Ｎ７４８１８２の如き標準的集積回路から構成さ
れる。

出力マルチプレクサ・セクションは６４ビツトのマルチ
プレクサを含んでいる。

このマルチプレクサは、科学計算用記憶セクションから
ラッチの１つを介するか、ＡＬＵからのいずれかから直
接にデータを受取る。

このマルチプレクサは、５ＩＰ４０の各セクションに配
分するための入力バスに出力は号を与える。

最後のセクション４０−８４は、第３図から判るように
、Ａアドレス・マルチプレクサ回路４０−８４０とＢア
ドレス・マルチプレクサ回路４０−８４２を含んでいる
。

これ等の回路は、第３図に示される如く、各チップ・セ
クションの入力ターミナルＡＯ〜Ａ４およびＢＯ〜Ｂ４
に与えられる４ビツトのＡ選択アドレスおよび４ビツト
のＢ選択アドレスを与える。

Ａ選択アドレスは、ＡＬＵにより使用されるか出力とし
て配分されるため選択された場所の６４ビツト内容をＡ
オペランド入力として読出して与える。

Ａアドレス・マルチプレクサ回路４０−８４０に与えら
れた４セツトの入力信号は、制御記憶装置４０−６０の
ビット０〜３、乗数信号 ＭＬＴＳＳＯＩＯ乃至ＭＬＴＳＳ２１０、タスク・レジ
スタ４０−４４からのビット信号２と３、およびタスク
・レジスタ４０−４４からのビット信号１４と１５を含
んでいる。

制御ビット４と５は、４セツトの入力のどれが入力ＡＯ
〜Ａ３に与えられるＡ選択アドレス信号の生成に用いら
れるべきかを表示するよう符号化されている。

制御記憶ビット０〜３は、１６の別学計算用記憶場所の
どれか１つを直接アドレス指定するよう符号化されてい
る。

信号ＭＬＴＳＳＯｌｏ乃至ＭＬＴＳＳ２１０は、Ｑレジ
スタのビット位置４７．５１および５５から第３図のチ
ップ・セクション１２，１３．１４のシフト・アウト・
ターミナル迄与えられるは号に対応している。

これ等のビット位置は、本発明の教示内容に従ってアド
レス８乃至Ｆを有する科学計算用記憶場所から適当な約
数を選択するのに使用される３つの連続する乗数桁の３
つの最上位ビットを記憶する。

信号ＭＬＴＳＳＯ１０は、３つの約数選択ピッＢｉ ｏ
ｏの位置）の最上位ビットと対応する。

信号ＭＬＴＳＳ１１０は３つの約数選択ビット（１０の
位置）の次の上位ビットに対応し、信号ＭＬＴＳＳ２１
０は３つの約数選択ビット（１の位置）の最下位のビッ
トに対応する。

タスク・レジスタ・ビット２と３は、Ａオペランド又は
演算結果のデータの記憶に用いられるアドレス１乃至３
を有する３つの科学計算用アキュムレータの記憶場所の
１つをアドレス指定するのに使用される。

タスク・レジスタ・ビット１４および１５は、Ｂオペラ
ンド・ソース・データの記憶に使用される３つの科学計
算用アキュムレータの記憶場所の別の１つのアドレス指
定に使用される。

Ｂ選択アドレスは、記憶場所の６４ビツト内容を、ＡＬ
Ｕによる使用のため又は出力としての配分のため読、出
しＢオペランドとして与えさせるために選択する。

Ｂアドレス・マルチプレクサ回路４０−８４２に与えら
れた４組の入力信号は、制御記憶ビット６と７、制御記
憶ビット６０乃至６３、タスク・レジスタ・ビット信号
２と３、およびタスク・レジスタ・ビット信号１４と１
５を含んでいる。

最後の２組の入力は、Ａアドレス・マルチプレクサ回路
４０−８４０に関する前述の演算と同じ演算を行う。

制御記憶ビット６と７は、入力ＢＯ〜Ｂ３に与えられる
Ｂ選択アドレス信号の生成時にどの組の入力が使用され
るべきかを表示するよう符号化されている。

制御記憶ビット６０〜６３は、１６の科学計算用記憶場
所のどれか１つをアドレス指定するよう符号化されてい
る。

シフト論理回路セクション４−７ このセクションは、浮動小数点数の前部の指数又は仮数
部分のシフト（例えば、正規化）のため、又は科学計算
命令の実行の間使用される。

第３図から判るように、このセクションは、４つの１６
×１６多重桁シフター・マトリックス・チップ４Ｏ−７
０ａ乃至４Ｏ−７０ｄおよびブロック４０−７２の論理
回路を含んでいる。

本発明の目的のためには、このシフター回路網は構成上
公知と考えられる。

例えば、これ等回路網は、米国特許第３，８１８，２０
３号に開示されるマトリックス・シフターの形態をとっ
てもよい。

シフター・マトリックス・チップ４Ｏ−７０ａのデータ
入力回線■０乃至１１５は、シフトされるべき数のデー
タ・ビット（指数又は仮数部分）を受取るための入力バ
スに接続する。

実行される特定のタイプの演算（例えば、シフト、右回
り算術演算）は、マトリックス・シフクー・チップ４Ｏ
−７０ａ乃至４Ｏ−７０ｄの機能入力ターミナル８０−
８１およびＲＯ−Ｒ１に与えられる制御記憶ビット２１
乃至２３の符号化により規定される。

第３図から判るように、各マトリックス・シフター・チ
ップは、データ入力回線■０乃至１１５から１組のデー
タ出力回）腺ＯＯ乃至０１５（即ち。

入力バスから出力バス）へのビットの変位を制御する１
組の変位入力ターミナルＤＯ〜Ｄ３を含んでいる。

例えば、制御記憶ビット２１乃至２３は１１０の値（右
寄せ演算）を有するよう符号化され、変位値は値０００
１（１桁シフト）を有するよう符号化されている。

このような条件下では、ＴＯ人カターミナル（即ち、ビ
ット０）に与えられるビットは１ビット位置だけ変位さ
れて出力ターミナル０１に与えられる。

然し、出力ターミナル０１は出力バス・ビット４に対応
し、ビット０は変位コード値０００１（第５図参照）に
より必要とされる４ピッチ即ち１つの１６進桁だけ変位
される。

ブロック４０−７２の回路は符号化された変位値を生成
する。

このような回路は、他のソース（例えば、正規化演算の
ための零検出回路、いくつの桁シフトが行われるべきか
を指定する等化演算のための指数差検出回路）から信号
を選択するため構成上公知のマルチプレクサ・チップを
含むが、簡潔のため定数発生回路４０−７２０のみを示
した。

この回路４０−７２は、説明を判り易くするためシフタ
ー回路に直接接続される如く示された読出し専用メモＩ
Ｊ−ＲＯＭ４０−７２０機能／定数発生回路を含んでい
る。

制御記憶装置４０−６０からの信号は、ＲＯＭ回路４０
−７２０の入力回路に与えられる。

構成上公知の回路４０−７２０は、いくつの桁シフト（
仮数桁）がシフター４０−．７０により行われねばなら
ないかを指示するシフト・カウントを示す定数を生成す
る。

このように、ＲＯＭ回路４０−７２０は、カウントをシ
フトするためその入力回路に与えられた信号を変換する
ものと考えられる。

回路４０−７２０から読出されたシフト・カウントは、
シフト・マトリックス４Ｏ−７０ａ乃至４Ｏ−７０ｄの
ＤＯ〜Ｄ３に与えられる。

マイクロプロセサ・チップ（第４図および第５図）第２
図および第３図のマイクロプロセサ・セクションの構成
に使用されるチップについて、更に詳細に第４図および
第５図に関して以下に論述する。

最初に第４図において、各チップは使用可能電圧（接続
ＯＥ）およびクロック入力（接続ＣＰ）を受取る接続部
を含む３８ピンの結線を有する事が判る。

ＤＣ−Ｄ３で示されるこのピン接続部は、出力バスから
データ信号を受取るよう接続されている。

ピン接続部ＰとＧは、桁送り先取り回路の各段の１つに
出力信号を与える。

キャリー・インＣＮピン接続部は前述の如き先取り回路
から入力信号を受取る。

この他のキャリー・アウト・ピン接続部（Ｃｎ＋４）は
使用されない。

シフト・アウト／シフト・インＣＮピン接続部 ＣＮピン接続部ら入力信号を受取る。

シフｌ−Ｑアウト／シフトＱインＱＯピン接続は前のチ
ップのシフト・アウト／シフト・インＱ３ピン接続から
入力信号を受取る。

オーバフローＯＶＦピン接続、機能信号零（Ｆ＝０）接
続、および最上位ビット・アウｔ−ＦＯピン接続は本発
明に関係のない別の表示を与える。

ピン接続ＹＯ−Ｙ３はシフタ・マトリックスチップに出
力信号を与えるよう接続され、ピン接続ｌ０−Ｉ８は、
それぞれ仮数桁又は指数桁に対する第７図の制御記憶装
置のマイクロ命令フィールドＭＳ、ＭＦ、およびＭＤ又
はＥＳ、ＥＦｌおよびＥＤから生成された制御信号を受
取るよう接続されている。

前に述べた如きピン接続ＡＯ−Ａ３、およびＢＯ〜Ｂ３
は、ブロック４０−８４の諸回路からのＡ選択およびＢ
選択アドレス信号を受取るように接続されている。

次に第５図においては、チップ２で示される各チップは
、１６ワ一ド×４ビツトＲＡＭ４Ｏ−９１８および高速
ＡＬＵ４０−９０２を含んでいる。

ピン接続ＡＯ〜Ａ３に与えられる４ビツト・アドレス制
御下で、１６ワードの記憶場所のどれか１つの内容が１
組のＡポート・ターミナルに読出される。

同様に、ピン接続ＢＯ〜Ｂ３に与えられる４ビツト・ア
ドレスの制御下では、同じ１６ワードの記憶場所のどれ
か１つの内容が１組のＢポート・ターミナルに読出され
る。

ブロック４０−９２６のＡＬＵ向先後先復号回路りＲＡ
ＭＥＮ入力に与えられる信号により可能状態にされる時
、３人力マルチプレクサ回路４〇−９２０を経て与えら
れる新らしいデータ信号は、Ｂ選択アドレス信号により
指定されるワードの場所に書込まれる。

第５図から判るように、３人力マルチプレクサ回路４０
−９２０の入力は、表示された記憶場所に書込まれる前
にブロック４０−９２６の諸回路の制御下でＡＬＵ４０
−９０２の出力ターミナルＦＯ〜Ｆ４からの入力は号を
１ビツト位置だけ右寄せさせるか、１ビツト位置だけ左
寄せさせるか、あるいはいずれの方向にもシフトさせな
いように接続されている。

Ａポート出力ターミナルおよびＢポート出力ターミナル
は、それぞれＡラッチの組とＢラッチの組に接続する。

これ等のラッチは、クロック入力ＣＰに与えられた信号
が２進数零（即ち下位）である時間間隔においてこれに
転送された信号を記憶する。

このため、新らしいデータがＲＡＭ４Ｏ−９１８に書込
まれる時間間隔においてどんな競合条件の可能性も除外
される。

前述の如く、ブロック４０−９０６の諸回路により復号
されたピン接続■３〜■５に与えられた信号により条件
付けされたＡＬＵは、ＲオペランドおよびＳオペランド
入力ターミナルに与えられた２つの４ビット入力信号に
対して３つの２進算術演算又は５つの論理演算のいずれ
か１つを実施する事ができる。

Ｒオペランド入力ターミナルは、第５図に示す如く１つ
の２人力マルチプレクサ回路４０−９０８を経てピン接
続ＤＯ〜Ｄ３又はＡラッチ４〇−９１６から直接信号を
受取る。

Ｓオペランド入力ターミナルは、１つの３人力マルチプ
レクサ回路４０−９１０を経てＡラツチ４０−９１６、
Ｂラッチ４０−９１４、又はＱレジスタ４０−９２２の
いずれかから信号を受取る。

マルチプレクサ４０−９０８および４０−９１０は、ブ
ロック４０−９１２のオペランド復号回路により復号さ
れるピン接続■０〜■２に与えられた信号の制御下にあ
る。

ピン接続ＤＯ〜Ｄ３は、チップの作業レジスタにデータ
信号をロードしかつＲＡＭの記憶場所の内容を変更する
ために使用される。

Ｑレジスタ４０−９２２は、前述の如く乗算演算中乗数
の記憶のために使用される４ビツト・レジスタである。

ターミナルＦＯ〜Ｆ３に存在するＡＬＵ＠号は、２人出
力マルチプレクサ回路の１人力、３人カマルチプレクサ
回路４０−９２０の１人力、およびＱレジスタ４０−９
２２と関連する３人カマルチプレクサ回路４０−９２４
の１人力に与えられる。

実際の内光（即ち、ピン接続ＹＯ〜￥３におけるデータ
出力、ＲＡＭ４Ｏ−９１８、又はＱレジスタ４０−９２
２に対する入力）は、ブロック４〇−９２６の諸回路に
より復号されるピン接続■６〜■８に与えられた信号に
より選択される。

第５図から判るように、マルチプレクサ回路４０−９０
４を用いてＲＡＭ４Ｏ−９１８のＡポートから読出され
た信号又はＡＬＵ４０−９０２の出力ターミナルＦＯ〜
Ｆ４からの信号を選択する。

この選択は、前述の如くピン接続■６〜■８に与えられ
た信号の制御下で進行する。

前述の如く、マルチプレクサ回路４０−９２０は、ＡＬ
Ｕ４０−９０２を含む３つのソースからの入力を与える
。

前述の状態により、ＡＬＵ出力をシフトせずに記憶する
か、１位置だけ右寄せ（即ち、×２）して記憶するか、
あるいは１位置だけ左寄せ（即ち、÷２）して記憶する
事を可能にする。

シフト回路がそれぞれバッファ・ドライバ回路４０−９
３４および４０−９３６に接続するピン接続ＲＦＯおよ
びＲＦ３を含むことが判るであろう。

左寄モードにおいては、ドライバ回路４０−９３４が使
用可能となり、ＲＦＯマルチプレクサ入力が使用可能と
なる。

右寄せモードにおいては、ドライバ回路４０−９３６が
使用可能であり、ＲＦ３マルチプレクサ入力が使用可能
となる。

シフトのないモードにおいては、両回路４０−９３４．
４０−９３６が使用可能にならず、前述のマルチプレク
サ入力は選択されない。

演算の選択はピン接続■６〜■８に与えられた信号の制
御下で進行する。

同様に、Ｑレジスタ４０−９２２は又、これもシフト回
路を含む３人力乗数回路４０−９２４に接続されている
。

このため、ＡＬＵ出力信号は、シフトされずに記憶され
るか、１位置だけ右寄せ（即ち、×２）して記憶される
か、１位置だけ左寄せ（即ち、÷２）して記憶される。

このシフト回路は、それぞれバッファ・ドライバー回路
４０−９３２と４０−９３０に接続するピン接続ＱＯお
よびＱ３を含んでいる。

左寄せモードにおいては、バッファ回路４０−９３２が
使用可能となり、ＱＯマルチプレクサ入力が使用可能と
なる。

右寄せモードにおいては、バッファ回路４０−９３０が
使用可能となり、Ｑ３マルチプレクサ入力が使用可能と
なる。

シフトが生じないモードにおいては、両バッファ回路４
０−９３２と４０−９３０は使用可能とならず、前述の
マルチプレクサ入力は選択されない。

再び、シフト演算はピン接続１６〜■８に与えられる信
号の制御下で選択される。

データ信号は、クロック入力ピン接続ＣＰに与えられる
信号の制御下でＱレジスタ４０−９２２にクロックされ
る。

第５図も又、チップ２の出力ピン接続ＹＯ〜￥３が入力
バスを介して多重位置シフター回路チップ４０ ７０ａ
乃至４Ｏ−７０ａの各々の入力ターミナルの各々に接続
する方法を示している。

更に、第５図は、出力バスからチップ２のデータ入力ピ
ン接続ＤＯ〜Ｄ３へのシフクー回路のピン接続を示す。

作用の説明 第１図乃至第７図、第８図乃至第１０図の数値例、およ
び第１１図のフローチャートに関して本発明の詳細な説
明する。

例示に先立ち、浮動小数点乗算を行う方法について簡単
に論述したい。

前述の如く、浮動小数点の２進法における全ての数は、
１より小さな仮数およびその大きさを示す数の部分であ
る指数を有する。

前述の如く、指数の範囲は本システムにおいては＋６３
□０乃至−６４１ｏである。

１より大きい数に対しては、２進小数点は最左端の１が
２進小数点の右側に来る迄左方に移動される（即ち、２
で割る）。

既に小数である数については、２進小数点は最初の１を
見出す迄右方に移動される（即ち、２で掛ける）。

このような場合に、全ての数は％より太きいか等しいか
１より小さな小数であり、「正規化」されたと表現され
る。

本システムにおいては、乗算を行うべき数はこの正規化
された形態にあるものとする。

正規化の方法（例えば、事前正規化又は事後正規化）に
ついては従来周知の方法とし、本発明の理解には関係が
ない。

正規化のこれ以上の論議については、プレンティス・ホ
ール社の１９６３年版の■・フロアズ（Ｆｌｏｒｅｓ）
著「コンピュータ演算の論理」なる文献の第１５章を参
照され度い。

ＣＰＵ２０は、乗算演算を指定するよう符号化される５
ＩＰ４０に対して科学計算用命令を転送するものと仮定
する。

タスク・レジスタ４０−４４にロードされる命令に応答
して、５ＩＰ４０は所要の正規化された被乗数および乗
数の取出しおよび記憶のための操作を実施する〇 本例においては、第８図に示された１６進数の被乗数値
が科学計算用記憶装置の６４ビツトのアキュムレータの
記憶場所ＳＡ１に最初に記憶され、第８図に示された１
６進数形態の乗数値は最初にアキュムレータの記憶場所
ＳＡ２に記憶される。

科学計算アキュムレータＳＡ１とＳＡ２のローディング
は前に要約した従来の方法で進行する。

本事例においては、第８図に示した被乗数と乗数に対す
る値は下記の如くである。

即ち、アドレス８−Ｆに対応する他の記憶場所は、前述
の如く被乗数から生成される約数の１６進数形態の数値
を記憶し、乗算演算の実行位相の間使用される○全ての
数は正規化された形態である。

第９図は、乗算演算の間科学計算記憶装置のアキュムレ
ータの一時記憶場所に記憶された部分積および最終積の
数値を示す。

第１０図は、乗算演算中にＱレジスタ・セクションに記
憶された乗数と約数の桁数を示す。

これは又指数値を記憶し、このような計算において使用
される。

本文に説明した如く、Ｑレジスタは約数の生成において
使用される。

次に、第１１図のフローチャートを参照され度い。

同図は、種々の演算サイクルにおいて実施される各演算
を示している。

種々の略記号およびその意味は下記の如くである。

即ち、３、 Ｘ二Ｅｘｐｏｎｅｎｔ （指数）４、Ｔ
＝ニアドレスを有する一時的しジスク５、ＢＩ＝入カバ
カ バスＢＯ−出力バス フ、（Ａ）＝０内のアドレス（即ちＡ）により指定され
る記憶場所の内容 符号および指数値の転送がフローチャート（第１１図）
に示されるが、これ等は本発明の望ましい実施態様の作
用の説明を簡単にするために説明されていない。

更に、種々の約数の生成の間、符号と指数値は２進数零
である事が判るであろう〇又、種々のＡＬＵ、Ｑレジス
タ・セクション等については説明を簡単にするため総括
的にＡＬＵ。

Ｑレジスタ等と呼ぶ。

次に第１１図のフローチャートにおいては、マイクロプ
ログラムの制御下の５ＩＰ４０のマイクロプロセサ・セ
クション４０−８は、ΦＳＭＡ−８Ａと表示した演算サ
イクルの間演算を行う事が判る。

即ち、一時的アキュムレータＳＡ１に記憶される被乗数
の５６ビツの仮数部分は、第２図のレジスタ４０−６２
に読出された第１のマイクロ命令ワードのＤＡフィール
ド（０００１）に応答して第３図のＡアドレス乗数回路
によりアドレス指定される。

これと同時に、アドレスＣ（即ち１１００）により表示
される記憶場所は、同じマイクロ命令ワードのＮＡフィ
ールドに応答してＢアドレス・マルチプレクサ回路４０
−４８２からアドレス指定される。

被乗数の仮数部分は、アドレス０００１を有する記憶場
所からＡラッチ（即ち、第５図のラッチ４Ｏ−９１６）
に読込まれる。

この仮数部分はこ）から２人カマルチプレクサ回路、Ａ
ＬＵセクションを経て３人カマルチプレクサの１入力端
に与えられる０その後、この仮数部分はアドレス１１０
０を有する記憶場所に書込まれる（第５図参照）。

この書込み操作の間、アドレス１１００を有する記憶場
所のビット位置５６〜６３は零に強制される。

この状態は、１．ＯＯＸ被乗数の仮数（即ち、１００Ｘ
５６ビツトの被乗数）の値を有する約数を、アドレスＣ
を有する６４ビツトの記憶場所（第８図参照）に入れる
。

第１１図に示す如く、卓ＳＭＣ−８Ａ−ＬＬＮで表示さ
れる次の演算サイクルの間、第８図の記憶場所ＳＡ２の
乗数の仮数部分は、アドレス０を有するアキュムレータ
の一時記憶場所に転送される。

更に、６４１ｏの数値は乗数の指数から減算され、その
結果はアキュムレータの一時記憶場所に記憶される。

前述の如く、指数からの６４１０の減算により積の指数
が６４を超える事が確実となる。

更に詳細に述べれば、この外のマイクロ命令ワードに応
答して、ＤＡフィールドは００１０のアドレスをＡアド
レス・マルチプレクサ回路４０８４０に与え、ＮＡフィ
ールドは００００のアドレスをＢアドレス・マルチプレ
クサ回路４０８４２に与える。

このため、乗数の仮数および指数値はアキュムレータＳ
Ａ１からＡラッチに読込まれる。

これ等の値はこ＼から２人カマルチプレクサ回路を経て
ＡＬＵセクションに転送される。

マイクロプログラムの制御下において、数値６４１ｏは
指数値から差引かれる。

乗数の仮数および変更された指数値はＡＬＵセクション
から３人カマルチプレクサ回路を経て科学計算用記憶装
置に転送され、アキュムレータの一時記憶場所に書込ま
れる。

即ち、乗数の仮数値はビット位置０〜５３に記憶され、
指数の減算結果はアキュムレータの一時記憶場所のビッ
ト位置５４〜６３に記憶される。

前述の減算を行う方法に関しては従来周知のものと考え
られる。

この演算は本発明の理解とは関連しないため、これ以上
本文では記述しない。

前述の諸演算に続くのは演算の＋ＳＭＬ−ＴＧサイクル
で、この場合アドレスＣを有する記憶場所の内容は２桁
位置（即ち、８ビツト）だけ右方に回転されて、アドレ
スｅを有する記憶場所に一時的に記憶される０、ＯＩＸ
被乗数（即ち、１×５６ビツトの被乗数）に等しい約数
を生成する。

この数値は、前述の如く残りの約数値の生成に使用され
る。

更に詳細には、これ以外のマイクロ命令ワードに応答し
て、ＤＡフィールドは１１００のアドレスをＡマルチプ
レクサ回路４０−８４０に与え、ＮＡフィールドは１１
１０のアドレスをＢアドレス・マルチプレクサ回路４０
−８４２に与える。

このため、アドレスＣの内容（即ち、１．ＯＯＸ被乗数
の仮数）が、２人カマルチプレクサ回路（例、４Ｏ−９
０８）、ＡＬＵ（例、４０−９０２ ）、出力マルチプ
レクサ（例、４０−９０４ ）を経てＡラッチに、第５
図のシフター回路４Ｏ−７０ａ乃至４Ｏ−７０ｄに読込
まれる。

マイクロ命令ワードのシフト制御フィールドｓｃの制御
下で、入力バスＢＩを経て与えられた仮数および指数信
号は、８ビツト位置（定数発生器により指定される）だ
け右寄せされ、出力バスＢＯに与えられる。

その後、シフトされた仮数および指数信号は２人カマル
チプレクサ回路（例、４Ｏ−９０８）、ＡＬＵ（例、４
０−９０２ ）、３人カマルチプレクサ（例、４Ｏ−９
２０）を経て転送され、アドレスｅに書込まれる。

前記の作用はチップ４０−８０２のビット位置０〜７に
おける２進数零をもたらし、被乗数の仮数は第３図のチ
ップ４０−８０６乃至４０−８１６のビット位置８〜３
１に記憶される。

この時、アドレスｅは、０．ＯＩＸ被乗数の仮数（即ち
、■×５６ビツトの仮数に対する被乗数）の値を記憶す
る。

第１１図から判るように、次に５ＩＰ４０のマイクロプ
ロセサ・セクション４０−８は＋ＳＭＬ−ＴＧ−１なる
演算サイクルを開始する。

このサイクルの間、アドレスＣの内容（１，ＯＯｘ被乗
数の仮数）を表わす信号が１桁だけ右回転されてアドレ
スｆに記憶される。

これにより、アドレスｆに０．１０Ｘ被乗数の仮数の値
が入る。

更に詳細に述べれば、これ以上のマイクロ命令ワードに
応答して、ＤＡフィールドは１１００のアドレスをＡマ
ルチプレクサ回路４０−８４０に与え、ＮＡフィールド
は１１１１のアドレスをＢアドレスのマルチプレクサ回
路４０−８４２に与える。

このため、アドレスＣの内容は第５図のシフター回路４
０−７０ ａ乃至４Ｏ−７０ａに読込まれる。

ＳＣフィールドの制御下では、仮数および指数信号が４
ビツト位置だけ右寄せされてアドレスｅに書込まれる。

この転送は、サイクル基ＳＭＬ−ＴＧにおいて記述され
た如くに進行する。

第１１図から判る如く、５ＩＰ４０は演算サイクル＋Ｓ
ＭＬ−ＴＧ−２に入るが、この場合マイクロプロセサ・
セクション４０−８はアドレスｅの内容を表わす信号を
Ｑレジスタ（例、４〇−９２２）の各部位に転送する。

更に詳細に述べれば、ＤＡフィールドは１１１０のアド
レスをＡアドレス・マルチプレクサ回路４０−８４０に
与える。

これにより、アドレスｅの内容はＡラッチに読出される
。

その後、マイクロプログラムの制御下（即ち、ピン接続
■０〜■８に与えられた信号）で、２人カマルチプレク
サ回路（例、４Ｏ−９０８）、ＡＬＵセクション（例、
４０−９０２ ）、３人力Ｑマルチプレクサ（例、４Ｏ
−９２４）を経てＱレジスタ・セクション（例、４Ｏ−
９２２）に転送される。

このため、数値０．ＯＩＸ被乗数の仮数がＱレジスタに
入る。

次のサイクルΦＳＭＬ−ＴＧ−３の間、５ＩＰ４０のマ
イクロプロセサ・セクション４０−８はマイクロプログ
ラムの制御下でＱレジスタの内容をアドレスｆの内容に
加算し、その結果をアドレスｂに記憶する。

これにより、約数の生成は完了し、その値は第８図に示
す如く、０．１１Ｘ被乗数の仮数である。

更に詳細に述べれば、これ以上のマイクロ命令ワードに
応答して、ＤＡフィールドは１１１１のアドレスをＡア
ドレスのマルチプレクサ回路４〇−８４０に与え、ＮＡ
フィールドは１０１１のアドレスをＢアドレスのマルチ
プレクサ回路に与える。

このため、アドレスｆの内容を表わす信号はＡラッチに
読込まれる。

その後、マイクロプログラムの制御下で、マイクロプロ
セサ・セクション４０−８はこのような信号を２人カマ
ルチプレクサを経て転送し、これ等信号をＡＬＵのＲオ
ペランド入力ターミナルに与える。

これと同時に、Ｑレジスタの内容を表わす信号は３人カ
マルチプレクサ回路を介してＡＬＵセクションのＳオペ
ランド入力ターミナルに与えられる。

マイクロプログラムの制御下では、ＡＬＵはこのオペラ
ンド信号を与え、その結果は３人カマルチプレクサ回路
を経て転送され、アドレスｂに書込まれる。

このため、数値０．１１Ｘ被乗数の仮数は、第８図に示
されるものと対応するアドレスｂに入る。

第１１図から判るように、５ＩＰ４０は演算サイクル＋
ＳＭＬ−ＴＧ−４に入り、このサイクルではマイクロプ
ロセサ・セクション４０−８はアドレスｅの内容を表わ
す信号をアドレス９に入れる。

これで、０．０１Ｘ被乗数の仮数（ｌＸ５６ビツトの仮
数）の値を有する約数の生成を完了する。

更に詳細に述べれば、これ以上のマイクロ命令ワードに
応答してＤＡフィールドは１１１０のアドレスをＡアド
レス・マルチプレクサ回路４０８４０に与えるが、ＮＡ
フィールドは１００１のアドレスをＢアドレス・マルチ
プレクサ回路４０−８４２に与える。

前述の経路を介してマイクロプロセサ・セクション４０
−８はアドレスｅの内容を表わす信号をアドレス９に転
送する。

これにより、０．０１Ｘ被乗数の仮数の値が第９図に示
されるものと対応するアドレス９に入る。

次に、５ＩＰ４０は演算サイクル幸ＳＭＬ−ＴＧ−５に
入り、このサイクルにおいては、マイクロプロセサ・セ
クション４０−８はアドレスｆの内容を表わす信号をア
ドレスａに転送する。

これで、０．１０ Ｘ被乗数の仮数（即ち、１０Ｘ５６
ビツトの仮数）の値を有する約数の生成が完了する。

更に詳細に述べれば、これ以上のマイクロ命令ワードに
応答して、ＤＡフィールド１１１１のアドレスをＡアド
レスのマルチプレクサ回路４０８４０に与え、このフィ
ールドは１０１０のアドレスをＢアドレスのマルチプレ
クサ回路４０−８４２に与える。

前述の経路を介してマイクロプロセサ・セクション４０
−８はアドレスｆの内容を表わす信号をアドレスａに転
送する。

これで、０．１０Ｘ被乗数の仮数の値が第８図に示され
るものに対応するアドレスａに入る。

前記サイクルの後にサイクル＋ＳＭＬ−ＴＧ−６が続く
。

このサイクルの間、マイクロプロセサ・セクション４０
−８はレジスタの内容をアドレスＣの内容に加算し、そ
の結果をアドレスｄに記憶する。

これで、１．０１Ｘ被乗数の仮数（即ち１０１×５６ビ
ツトの仮数）の値を有する約数の発生が完了する。

更に詳細に述べれば、これ以上のマイクロ命令ワードに
応答して、ＤＡフィールドは１１００のアドレスをＡア
ドレス・マルチプレクサ回路４０８４０に与え、ＮＡフ
ィールドは１１０１のアドレスをＢアドレスの被乗数回
路４０−８４２に与える。

前述の如く（例えば、サイクル＋ＳＭＬ−ＴＧ−３）、
マイクロプログラム制御下ではマイクロプロセサ・セク
ション４０−８のＡＬＵはＲオペランドの入力ターミナ
ルに与えられるアドレスＣの内容を表示する信号をＳオ
ペランド入力ターミナルに与えられるＱレジスタ内容を
表示する信号に加算する。

その後、演算結果はアドレスｄに書込まれる。

これで、値１．０１Ｘ被乗数の仮数が第８図に示される
値に対応するアドレスｄに入る。

第１１図においては、次にマイクロプロセサ・セクショ
ン４０−８はサイクル＋ＳＭＬ−ＴＧ７を実施する。

このサイクルの間、アドレスｄの内容はアドレスｆの内
容に加算され、その結果はアドレスｆに書込まれる０こ
れで、１．１１Ｘ被乗数の仮数（即ち、１１１Ｘ５６ビ
ツトの仮数）の値を有する約数の生成が完了する。

更に詳細には、次のマイクロ命令ワードに応答して、Ｄ
Ａフィールドは１１０１のアドレスをＡアドレスのマル
チプレクサ回路４０−８４０に与え、ＮＡフィールドは
１１１１のアドレスをＢアドレスのマルチプレクサ回路
４０−８４２に与える。

前述の如く、前記のマイクロ命令ワードはＡＬＵをして
Ｒオペランド入力ターミナルに与えられるアドレスＣの
内容を表わす信号をＳオペランド入力ターミナルに与え
られるアドレスｆの内容を表示する信号に加算させる。

その後、この結果はアドレスｆに書込まれる。

これで、値１．１１Ｘ被乗数の仮数は第８図に示される
値に対応するアドレスｆに入る。

次に、マイクロプロセサ・セクション４０−８は、これ
がアドレスｆの内容を表わす信号からＱレジスタの内容
を減算するサイクル＋ＳＭＬ−ＴＧ−８に入り、その結
果をアドレスｅに記憶する。

これで値１．１０Ｘ被乗数の仮数（即ち、１１０×５６
ビツトの仮数）を有する約数の生成を完了し、この作用
で乗算演算の約数生成相が完了する。

更に詳細に述べれば、次のマイクロ命令ワードに応答し
てＤＡフィールドは１１１１のアドレスをＡアドレスの
マルチプレクサ回路４０−４８０に与え、ＮＡフィール
ドは１１１０のアドレスをＢアドレスのマルチプレクサ
回路４０−４８２に与える。

マイクロプログラムの制御下でＡＬＵは、読出されてＲ
オペランド入力ターミナルに与えられたアドレスｆの内
容を表わす信号からＳオペランド入力ターミナルに与え
られたＱレジスタ内容を表わす信号を減算するよう条件
付けされている○その後、その結果はアドレスｅに書込
まれている。

これにより、値１．１０×被乗数の仮数が第８図に示さ
れた値に対応するアドレスｅに入る。

５ＩＰ４０は、サイクツ→ＳＭＬ−ＰＰ−ＭＰＬＩに入
る事により乗算演算の実行相を開始する。

このサイクルの間、マイクロプロセサ・セクション４０
−８は一時的アキュムレータの内容を表わす信号をＱレ
ジスタに転送する。

更に詳細に説明すれば、次のマイクロ命令ワードに応答
して、ＤＡフィールドは００００のアドレスをＡアドレ
ス・マルチプレクサ回路４〇−８４０に与える。

マイクロプログラムの制御下で、一時的アキュムレータ
の最初の内容に対応する信号は、ＡＬＵ、３人力Ｑマル
チプレクサ回路を経てＱレジスタに転送される。

これにより、乗数の仮数および計算された指数がＱレジ
スタに入る。

これ等の数値はサイクル＋ＳＭＬ−ＰＰ−ＭＰＬＩに対
して第１０図に示され、サイクル＋ＳＭＬ−８Ａ−ＬＬ
Ｎの間第９図に記憶されるものとして示された数値に対
応する。

次いで、５ＩＰ４０はサイクル＋ＳＭＬ−ＬＭＴＬに入
り、このサイクルにおいてはマイクロプロセサセクショ
ン４０−８は一時的アキュムレータの仮数ビット位置を
零にセットし、Ｑレジスタの乗数の仮数内容を１ビツト
位置だけ右寄せする○これで、部分積を記憶するために
用意された一時的アキュムレータの内容をクリアして、
Ｑレジスタの内容を１ビツトだけ右寄せする。

これにより、第１の乗数桁に対応するＱレジスタのビッ
ト位置４７．５１および５５の内容をＡアドレスのマル
チプレクサ回路４０−８４０に与える。

更に詳細に述べれば、次のマイクロ命令ワードに応答し
て、ＤＡフィールドは００００のアドレスをＢマルチプ
レクサ回路４０−８４２に与える。

マイクロプログラムの制御下で、マイクロプロセサ・セ
クション４０−８は一時的アキュムレークの内容を３人
力マルチプレクサ回路からＡＬＵのＳオペランド人力タ
ーミナルを経てＢラッチに転送する。

その後、マイクロプログラムの制御下で、その内容は零
にセットされ、３人力マルチプレクサ回路を経て転送さ
れ、一時アキュムレータに書戻される。

第９図は、零の仮数値と、サイクル幸ＳＭＬ−ＬＭＬＴ
−Ｌの完了後に生成された乗数の指数を含む一時的アキ
ュムレータ内容を示す。

更に、マイクロプログラム制御下では、Ｑレジスタに記
憶された乗数の仮数が、内容を１ビツトだけ右寄せする
３人力Ｑマルチプレクサ回路に与えられ、その結果を逆
にＱレジスタにロードする。

第３図において、Ｑレジスタ・ビット位置４７゜５１、
および５５の演算結果の内容はＡアドレス・マルチプレ
クサ回路４０−８４０の３入力ターミナルに与えられ、
第４の入力ターミナルはマイクロ命令ワードの２進数１
×ビツトＯに強制される。

Ｑレジスタのシフトされた内容と、Ａアドレスのマルチ
プレクサ回路４８−８４０に与えられた約数桁の値は第
１０図に示される如くである。

１０００の選択された乗数桁は、零×乗数を対応するア
ドレス１０００から読出させる。

更に、アドレス・レジスタ４０−４２のビット位置２０
−２２は２進数零に強制される。

前述の如く、このレジスタ４０−４２は、ある演算の完
了に続く出口を可能にする多数の演算サイクルのカウン
トに使用される。

第１１図から判るように、次に５ＩＰ４０はサイクル卓
ＳＭＬ−ＥＬ５Ｍに入る。

このサイクルにおいては、マイクロプロセサ・セクショ
ン８−４０は１ビツトだけ右寄せされた約数を一時的ア
キュムレータに転送する。

又、このセクションは、一時的アキュムレータの指数を
右方に１ビツト、Ｑレジスタを１ビツトシフトし、アド
レス・カウンタを１だけ増分する。

更に詳細には、このサイクルの間マイクロプログラムの
制御下では、Ａラッチに読出された選択約数は２人力マ
ルチプレクサ回路を経てＲオペランド入力ターミナルに
与えられ、一時的アキュムレータの零内容は更に別のマ
イクロ命令ワードのＤＡフィールドにより指定される如
きＳオペランド入力ターミナルに与えられる。

ＡＬＵは、約数値（零）を部分積の値（零）に加算する
ようマイクロ命令ワードにより条件付けされる。

その結果得た部分積は３人力マルチプレクサ回路に転送
される。

一時的アキュムレータに書込まれる前に、部分積の内容
は、３人力マルチプレクサ回路（例、４Ｏ−９２０）を
介して１ビツト位置だけ右寄せされる○ これと同時に、マイクロプログラムの制御下でマイクロ
プロセサ・セクション４０−８は次の約数の選択のため
１ビツトだけＱレジスタの内容を右寄せする。

再び、Ｑレジスタの内容のシフトは３人力Ｑマルチプレ
クサ回路を介して進行する。

このようにシフトされると、Ｑレジスタのビット位置４
７，５１，５５は値０００をＡアドレス・マルチプレク
サ回路の３人力ターミナルに与え、４番目のターミナル
は再び２進数１に強制される（第１０図参照）。

選択約数桁の値１０００は、再び零×被乗数の約数を対
応するアドレス１０００から読出させる。

更に、マイクロプログラムの制御下で、レジスタ４０−
４２の内容は１だけ増分される。

これにより、ピット位置２１と２０をそれぞれ２進数１
と２進数零の状態におく。

これに続く演算サイクルにおいて、一時的アキュムレー
タに記憶された指数値がシフト・アウトされる。

この指数の処理は本発明の理解と関係ないため、このシ
フト操作については本文ではこれ以上論述しない。

第１１図から判るように、５ＩＰ４０は次に演算サイク
ルΦＳＭＬ−Ｌ５Ｍに入る。

このサイクルの間、マイクロプロセサ・セクション８−
４０は選択された約数を一時的アキュムレータの部分積
の内容に加算し、１ビツト位置だけ右寄せされた一時的
アキュムレータにこの和をおく。

又、Ｑレジスタの内容は１ビツト位置だけ右寄せされ、
アドレス・カウンタは１だけ増分され、次のサイクル卓
ＳＭＬ−Ｌ ５ Ｍ−Ｌ Ｐの間シフター回路４Ｏ−７
０ａ乃至４Ｏ−７０ｄに与えられる適当なシフト・カウ
ントの選択のため、０２の値が第３図の定数生成チップ
４０−７２０に与えられる。

第１１図からは、アドレス・カウンタのピット位置ＡＤ
２１と２２が３のカウントを記憶した後サイクル＋ＳＭ
Ｌ−Ｌ５Ｍ−ＬＦに入る迄サイクル＋ＳＭＬ−Ｌ５Ｍが
繰返される事が判るであろう。

前述の事を更に詳細に考察すれば、第８図と第１０図か
ら、１０００の選択約数桁値が再び零×被乗数の約数を
対応するアドレス１０００からＡラッチに読込まず事が
判る０こ５から、約数信号はＡＬＵのＲオペランド入力
ターミナルに与えられる。

このサイクルの間他のマイクロ命令ワードのＤＡフィー
ルドの制御下で、一時的アキュムレータの部分積の内容
がＢラッチに読出され、ＡＬＵのＳオペランド人力ター
ミナルに与えられる。

ＡＬＵは約数値（零）を部分積の値（零）を加算し、そ
の結果は３人力マルチプレクサ回路に転送される。

一時的アキュムレータに書込まれる前に、この結果はマ
ルチプレクサ回路により１ビツト位置だけ右寄せされて
アドレス００００に書込まれるＯ マイクロプログラムの制御下では、Ｑレジスタの内容は
、次の約数の選択のため３人力Ｑマルチプレクサ回路を
介して１ビツトだけシフトされる。

このシフトに続いて、Ｑレジスタのビット位置４７．５
１，５５は第１０図に示される如くＡアドレス・マルチ
プレクサ回路４０−８４０に数ＯＯＯを与える○又、ア
ドレス・カウンタは１だけ増分される。

第１０図から判るように、サイクツ→ＳＭＬ−５Ｍは同
じ結果（零の約数値と零の部分積値）を繰返し生じる。

これ等の値は第１０図に示す如くである。

このサイクルの終りでは、アドレス・カウンタは、５Ｉ
Ｐ４０にサイクル＋ＳＭＬ−Ｌ５Ｍ−ＬＦを開始させる
３のカウントを記憶する。

第１１図から判るように、このサイクルの間、５ＩＰ４
０はマイクロプログラムの制御下で一時的アキュムレー
タの内容を２桁（８ビツト位置）だけ右寄せし、シフト
された内容を再び一時的アキュムレークで記憶する。

第９図から判るように、指数値がシフトアウトされ１２
の乗数ビットが処理されても一時的アキュムレークの部
分積の仮数値は依然として全て零である○ 更に詳細に述べれば、サイクル仝ＳＭＬ−Ｌ５Ｍ−ＬＦ
の間、ＲＯＭチップ発生器４０−７２０から読出された
８ビツトのシフトを指定する定数はシフター回路４０−
７０ ａ乃至４Ｏ−７０ｄの各各の入力ターミナルＤＯ
〜Ｄ３に与えられる。

別のマイクロ命令ワードの制御下では、ＡＬＵを介して
Ａラッチに読出され各シフクー回路４０７０ａ乃至４Ｏ
−７０ｄの入力ターミナル■０〜１１５に与えられた部
分積は２桁だけ右寄せされる。

各シフクー回路４Ｏ−７０ａ乃至４Ｏ−７０ｄの出力タ
ーミナルＯＯ〜０１５に生じる結果は、２入力マルチプ
レクサ回路、ＡＬＵ、３入力マルチプレクサ回路を介し
て転送され、一時的アキュムレータに書込まれる。

第１１図においては、５ＩＰ４０は演算サイクルΦＳＭ
Ｌ−Ｌ４Ｍを開始する事が判る。

説明を簡単にするため、このサイクルは、サイクルΦＳ
ＭＬ−Ｌ４Ｍも Ｍ−ＬＦ、ΦＳＭＬＭＬ−
Ｌ４ −Ｌ３Ｍ、 ＋ＳＭＬ−Ｌ３Ｍ−ＬＦ卓ＳＭＬ−Ｌ２Ｍ
、、！ ＳＭＬ−Ｌ２Ｍ−ＬＦ、＋ ＳＭＬ−ＬＩＭと
共に別個のサイクルとして第１１図に示される。

然し、これ等のサイクルは、サイクル＋ＳＭＬ−Ｌ５Ｍ
と＋ＳＭＬ−Ｌ５Ｍ−ＬＦに関して記述した各演算を単
に繰返すだけである。

従って、同じ順序付けは、各２サイクルが何回繰返され
るかのカウントを維持する事により可能となる事が判る
であろう。

本例においては、第９図および第１０図からサイクルΦ
卓 ＳＭＬ−Ｌ４Ｍ、 ＳＭＬ−Ｌ４Ｍ−ＬＦ。

） ） ＳＭＬ−Ｌ３Ｍ１および ＳＭＬ−Ｌ ３ Ｍ−Ｌ Ｆ
がサイクル＋ Ｍと＋ＳＭＬ−Ｌ５ＭＭＬ
−Ｌ５ −ＬＰの間生じる結果（即ち、一時的アキュムレータに
記憶される全て零の約数および零の部分積）と等しい結
果を生じる事が判るであろう。

従って、これ等のサイクルについてはこれ以上の論述は
不要である。

第１のサイクル＋ＳＭＬ−Ｌ２Ｍの間、Ｑレジスタのビ
ット位置４７，５１，５５は値ｏｉｏを第１０図に示す
如くＡアドレス・マルチプレクサ回路４０−８４０に与
える。

選択約数桁値１０１０は、０．１０Ｘ被乗数の約数を第
８図に示される値を有するアドレス１０１０から読出さ
せる。

選択された約数は２入力マルチプレクサ回路を介してＡ
ラッチに読込まれ、ＡＬＵの２オペランド入力ターミナ
ルに与えられる。

一時的アキュムレータの零の部分積の内容は３入力マル
チプレクサ回路を介してＢラッチに読込まれ、ＡＬＵの
Ｒオペランド入力ターミナルに与えられる。

別のマイクロ命令ワードの制御下では、ＡＬＵは選択さ
れた約数を零の部分積に加算し、この和を３入力マルチ
プレクサ回路を介して１ビツトだけ右寄せして、第９図
に示される結果値を一時的アキュムレータに記憶する。

再び、Ｑレジスフ内容は次の約数の選択のため１ビツト
だけ右寄せされ、アドレス・カウンタは１だけ増分され
て第１０図に示される値を生じる。

次のサイクルＳＳＭＬ−Ｌ２Ｍの間、Ｑレジスフピット
位置４７，５１．５５は第１０図に示す如く値１００を
Ａアドレス・マルチプレクサ回路に与える。

選択約数桁値１１００は、アドレス１１００に記される
１、００Ｘ被乗数の約数を、２入力マルチプレクサ回路
を介してＡラッチに読込ませて、ＡＬＵのＲオペランド
入力ターミナルに与える。

これと同時に、一時的アキュムレータの部分積内容は、
３入力マルチプレクサ回路を介してＢラッチに読込まれ
、ＡＬＵのＳオペランド入力ターミナルに与えられる。

マイクロプログラムの制御下では、アドレス１１００の
約数内容は部分積内容に加算され、その結果は３入力マ
ルチプレクサ回路を介して１ビツトだけ右寄せされ、−
時的アキュムレータに記憶される。

記憶された値は第９図に示す如くである○再び、Ｑレジ
スタの内容は次の約数の選択のためｌビットだけ右寄せ
され、アドレス・カウンタはｌだけ増分される○その結
果の値は第１０図に示す如くである。

次のサイクツ→ＳＭＬ−Ｌ２Ｍにおいて零×被乗数の約
数の値が選択約数桁１０００により選択される。

この結果部分積を１ビツト右寄せして第９図に示す如く
一時的アキュムレータに記憶させる。

再び、Ｑレジスタの内容は１ビツトだけ右寄せされ、ア
ドレス・カウンタはｌだけ増分される。

その結果値は第１０図に示す如くである。

最後のサイクル＋ＳＭＬ−Ｌ２Ｍの間、１．１０×被乗
数の約数が選択約数桁１１１０により選択される０前述
の方法で、この約数は一時的アキュムレータの部分積内
容に加算され、その和は１ビツトだけ右寄せされて一時
的アキュムレータに入れられる。

その結果は第９図に示す如くである。再び、Ｑレジスタ
の内容は１ビツトだけ右寄せされ、アドレス・カウンタ
は第１０図に示す如く３のカウントに１だけ増分される
。

このサイクルの間、０２の桁数が定数発生チップ４０−
７２０に与えられる。

第１１図から判るように、５ＩＰ４０は演算サイクル＋
ＳＭＬ−Ｌ２Ｍ−ＬＦを開始し、このサイクルにおいて
ＳＩＰは一時的アキュムレータの内容を右寄せし、ビッ
ト位置の数は定数発生チップ４０−７２０から読出され
た定数により指定される。

再び、この定数は８ビツトのシフトを指定する。

更にアドレス・カウンタは１だけ増分される。

更に詳細に述べれば、更に他のマイクロ命令ワードに応
答して、一時的アキュムレータの部分積の内容はＢラッ
チに読込まれ、３入力マルチプレクサ回路、ＡＬＵ、出
力マルチプレクサ回路を経て多重桁シフター回路４Ｏ−
７０ａ乃至４０−７０ａの入力ターミナル■０〜１１５
に読出される。

シフター回路４Ｏ−７０ａ乃至４Ｏ−７０ａの出力ター
ミナル００〜０１５に生じるシフトされた部分積は、２
入力マルチプレクサ回路： ＡＬＵおよび３入力マルチ
プレクサ回路を経て一時的アキュムレータに転送される
。

この部分積の結果は第９図に示される如くである。

又、マイクロプログラム制御下では、アドレス・カウン
タの内容は１だけ増分される。

同様に、５ＩＰ４０は次いで一連のサイクル＋ＳＭＬ−
ＬＩＭを実施し、このサイクルにおいては、マイクロプ
ログラム制御下でマイクロプロセサ・セクション４０−
８は第１０図に示される如く値１０１０．１００１．１
０１０１および１０１０により選択された約数を加算す
る。

特に、第１のサイクルΦＳＭＬ−ＬＩＭの間、選択約数
桁値１０１０は、アドレス１０１０に記憶された０、１
０Ｘ被乗数の約数を一時的アキュムレータに記憶された
部分積に加算させる。

この和は１ビツト右寄せされ、第９図に示される結果は
一時的アキュムレータに戻される。

Ｑレジスタの内容は１だけシフトされ、アドレスカウン
タは１だけ増分されて第１０図に示された値を生じる。

第２のサイクル卓ＳＭＬ−ＬＩＭの間、１００１の選択
約数桁値はｏ、ｏｉｘ被乗数の約数を一時的アキュムレ
ータに記憶された部分積に加算させる。

その結果得た部分積およびＱレジスタ内容は１だけ右寄
せされ、アドレス・カウンタは１だけ増分されて第９図
および第１０図に示される値を生じる。

最後即ち第３のサイクル＋ＳＭＬ−ＬＩＭの間、１０１
０の選択約数桁値は、再びｏ、ｏｉｘ被乗数の約数を一
時的アキュムレータに記憶される部分積に加算するため
読出させ、ｌビット右寄せされた後第９図に示す値を生
じる。

再び、Ｑレジスタ内容は１だけ右寄せされ、アドレス・
カウンタは１だけ増分されて第１０図に示される値を生
じる。

第１１図から判るように、５ＩＰ４０は次に演算サイク
ル＋ＳＭＬ−Ｌ Ｉ Ｍ−８４を開始し、このサイクル
においては別の桁値１０１０により選択される最後の約
数が一時的アキュムレータに記憶される部分積に加算さ
れ、その結果は１ビツトだけ右寄せされて一時的アキュ
ムレータに記憶される。

これで、乗数の仮数の全５６ビツトの処理を完了する。

６０ビツトが実際に処理される事が判るであろう。

然し、最後の４サイクルにおいて、３ビツト（最下位ビ
ット）の内の１つが２進数零をＱレジスタにシフトする
事から生じる２進数零である。

一時的アキュムレータは第９図に示される乗算演算の最
終結果を記憶する事が判る。

次のサイクルはサイクル車ＳＭＬ−ＰＬ−ＲＮＤで、そ
の間５ＩＰ４０がビット４〜７の数値をテストするため
仮数値に対応する信号を機能レジスタ４０−４０に転送
する。

これ等ビットが零と等しくないものと仮定すれば、５Ｉ
Ｐ４０はサイクル、＋ＳＭＬ−ＰＬ−ＲＮＤに入る。

このサイクルの間、マイクロプロセサ・セクション４０
−８は一時的アキュムレータの最終積の内容を続出し、
これを１桁（即ち、４ビツト位置）だけ左寄せし。

第８図に示す如くＳＡ１にその結果を記憶する○このよ
うに、この時ＳＡ１は値 ５０Ｂ２３Ｂ３１ＥＢＯＯＯＯＦＯを記憶する。

読出しおよびシフト操作は前記の方法でマイクロプログ
ラムの制御下で行われる。

前述のサイクルの後にはサイクル＋ＳＭＬ−ＡＤＸが続
き、このサイクルの間マイクロプロセサ・セクション４
０−８はＱレジスタの指数値をＳＡＩに記憶された被乗
数の指数値に加算してその結果をＳＡ１におく。

実際の指数値は７ビツトの長さで、ビット位置５６乃至
６２を占有する。

然し、２進数零はピット位置６３に挿入される。

この数値および結果は下記の如くである。

。前に示した３つの指数の加算は相等しい事が判るであ
ろう。

００１００１００のＱレジスタの指数値をＳＡ１の１１
００１１００の指数値に対して加算すれば１１１１００
００即ちＦＯの結果となり、これは第８図に示す如く一
時的アキュムレータにおいて最終積として記憶される。

これ等の指数の加算は、前の計算と共に、Ｑレジスタの
６４ビツト位置と一時的アキュムレータの記憶場所を用
いる従来周知の方法で行われるものと考えられる事が判
るであろう。

前述の指数演算は、約数演算と同様に同様な方法で実施
される。

次に、５ＩＰ４０はＣＰＵ２０に対して乗算演算を完了
した事を信号する時サイクルＳＹＯｔＪＲＭＯＶＥに入
る。

以上の作用の説明によって本発明による演算装置の動作
が明確になったが、ここで特に乗算演算の要点をまとめ
る。

動作はまず約数の生成とその科学記憶セクション４０−
９１８への記憶から開始され、次いでその予め記憶され
た約数を用いて実際の乗算演算が行われる０乗算演算の
核心において、主なステップはＱレジスタ内にある乗数
の仮数部の３つの最下位１６進桁の夫々の最下位ビット
の値（ビット位置４７，５１及び５５）をサンプリング
することを含む。

これらの３ビツトは３桁の１６進数と見なされ、乗数の
サブセットを代表する。

科学記憶セクション内に記憶されている以前に計算して
おいた約数が、その科学記憶セクション内の対応する約
数のアドレスとして（Ａアドレスマルチプレクサ回路４
０−４８０を介して）この３桁の１６進数を使用するこ
とにより取り出される。

取り出された約数は部分積に加算され、その結果はアキ
ュムレータへ帰され、右へ１ビツトシフトされる。

同時にＱレジスタの内容も次の約数を選択できるように
右へ１ビツトシフトされる。

適当な約数が再度選択され、以後これらの動作が更に３
回実行され、その終りにおいて、乗数の仮数部の３つの
最下位１６進桁の４つの３桁１６進数に対応する４つの
約数がアキュムレータ内の中間結果に適当に加算された
ことになる。

そこで次に乗数は右へ８ビツト位置（２つの１６進桁分
）シフトされ、乗数の仮数部の次の３つの１６進桁をサ
ンプルする準備をする。

この動作は部分積の展開のため乗数の全ビットが計算さ
れ終わるまで続く。

前述の事から、いかにして本発明の装置が迅速に乗算演
算を実施できるかが判る。

最下位の３つの連続する１６進数から夫々の最下位ビッ
トを使用する事により、本発明の構成がシフト操作の量
を最少限度にできる。

即ち、次の約数の選択のためには、乗数術の１ビツトの
シフトを必要とするのみである。

本発明は一時に３ビツトの処理に関して例示したが、一
時に更に大きなビット数の処理に使用できる事が判るで
あろう。

このビット数は利用可能なメモリーの記憶場所の量に依
存する。

例えば、４ビツトは一時に１６の約数のアドレスを必要
とするが、ｎビットは一時に２ｎ個の約数アドレスを必
要とする。

本発明の望ましい実施態様においてはチップのビット位
置の割当てに用いられる規則は、最上位のビット位置が
１−ＯＪ ＱＯ、ＦＯで表示され、最下位ビット位置Ｊ
３ｊ Ｑ３ 、Ｆ３で表示される事である。

マイクロプロセサのチップのメーカはそのチップの説明
に異なる規則を使用する可能性があり、その結表望まし
い実施態様において接続される時特定のピン接続の変更
をもたらす。

例えば、アドバンスト・マイクロ・デバイシーズ社は本
実施態様に関した述べた規則と反対の規則を用いている
。

従って、ピンＱＯ、Ｑ３、およびＦＯ，Ｆ３は望ましい
実施態様においてこのようなチップを用いる時は交換す
る。

当業者には、本発明の望ましい実施態様には多くの変更
が可能な事が判るであろう。

例えば、本発明のマイクロプロセサは、アドバンスト・
マイクロ・デバイシーズ社製のＡＭＩ）２９０１Ａおよ
びモノリシック・メモリーズ社製のＭＭＩ６７０１の如
き他のチップで構成できる０又、このようなチップは異
なる技術ＣＭＬ、■２Ｌ等を用いて構成できる事が判る
であろう。

本文の説明を不当に当業者の知識内の事柄で複雑にする
のを避けるため、ブロック図により説明し、これに各ブ
冶ツクおよびこれが示す回路の特定の識別のため詳細な
機能的説明を付した。

個々の読者は自らの知識および利用可能な標準的文献か
らフリップフロップ回路、シフトレジスフ等の構成要素
を自由に選択できる。

前記の文献例としては、Ｒ−に−リチャーズ（Ｒｉｃｈ
ａｒｄｓ）著「ディジタル・コンピュータにおける算術
ｊ （Ｖａｎ Ｎ。

５ｔａｒｎｄ出版社）、チュー（Ｃｈｕ）著「コンピュ
ータの設計基礎」（マクグロウヒル書籍社」、オよびミ
ルマン トウベ（Ｍｉ ｌ １ｍａｎ 、Ｔａｕｂｅ）
共著「パルス、ディジタルおよびスイッチング波形」（
マクグロウヒル書籍社）がある。

法規の定める処に従って最善と思われる本発明の形態を
例示し説明したが、頭書の特許請求の範囲に記載する如
く本発明の主旨から逸脱することなく記述しｆこシステ
ムに対しである変更が可能であり、本発明の１つの特徴
のみを他の特徴を用いる事なく使用することができる。

【図面の簡単な説明】 第１図は本発明の装置を実施するシステムのブロック図
、第２図は本発明の装置を含む第１図の科学計算用のプ
ロセサのブロック図、第３図は本発明の装置を示すブロ
ック図、第４図は本発明の望ましい実施態様の構成に使
用されるマイクロプロセサのチップを示すブロック図、
第５図は第４図のマイクロプロセサ・チップと第３図の
装置を更に詳細に示す図、第６図は第３図のマイクロプ
ロセサ・チップ用のレジスフの記憶の割当てを示す図、
第７図は第２図の制御記憶セクション内に含まれるマイ
クロ命令ワードのフォーマットを示す図、第８図乃至第
１０図は例示的な乗算の実行中第２図の装置により生成
され記憶される数値を示す図、第１１図は本発明の詳細
な説明において第８図乃至第１０図に関して使用される
フローチャートである。 １０・・・・・・主バスＭＢ１２０・・・・・・中央プ
ロセサＣＰＵ１３０・・・・・・主メモＩＪ−ＭＭ１４
．０・・・・・・科学計算用命令プロセサＳＩＰ、４０
−２・・・・・・バス制御セクション ４０−４・・・
・・・レジスフ・セクション、４０−６・・・・・・制
御セクション、４０−８・・・・・・マイクロプロセサ
・セクション、５０・・・・・・周辺装置コントローラ
、５２・・・・・・周辺装置。

Claims (1)

1. 【特許請求の範囲】 １ 乗数のビットに従って被乗数の約数を選択すること
   により前記被乗数を乗算するための装置において、 タンデムに作用するよう接続される多数の多重ビットプ
   ロセサのチップであって、夫々多数のターミナルと、 演算論理装置セクションと、該演算論理装置セクション
   に接続されており前記約数の選択に使用される前記乗数
   のビットの値に対しである予め定めた関係を有するよう
   選択された値を有する前記被乗数の多数の異なる予め定
   められた約数桁を記憶する記憶場所のグループと、部分
   積の値を記憶するための別の記憶場所とを含む複数個の
   多重ビツト記憶場所を夫々有する多重ビットのアドレス
   指定可能なランダム・アクセス・メモリーセクションと
   、前記演算論理装置セクションに接続され、前記の多数
   のターミナルの第１と第２のターミナルに最上位ビット
   位置と最下位ビット位置を接続された、前記乗数を記憶
   するための多重ビツト位置のシフト・レジスフセクショ
   ンとを含む前記チップと、 １演算サイ“クルの間に前記シフト・レジスタ・セクシ
   ョンの乗数桁の内容の多重桁シフトを可能にするため、
   前記チップの個々の前記第２のターミナルを交互に続く
   チップの第１のターミナルに接続する第１の導体装置と
   、 １グループの連続的な乗数桁を記憶する前記の多数のチ
   ップの予め定められたものの多数の前記第２のターミナ
   ルから選択信号を受取るよう接続される多数の入力ター
   ミナルと、前記の各アドレス指定可能なランダム・アク
   セス・メモリー・セクションに接続される出力ターミナ
   ルとを有する約数選択回路とを有し、前記選択信号が、
   前記演算サイクルの間に前記乗数のいくつかのビットの
   同時の処理から生成される出力部分積を生じるため、前
   記演算論理セクションにより前記メモリー・セクション
   の前記の別の記憶場所に記憶された前記部分積値に対し
   て加算するため１ビット位置だけ予め定めた方向へ前記
   シフトレジスタ・セクションの前記乗数桁の内容をシフ
   トさせると同時に、前記被乗数の次の約数の桁を読出す
   ため前記各メモリー・セクションを条件付ける事を特徴
   とする装置。 ２ 乗数のビットに従って被乗数の約数を選択すること
   により前記被乗数を乗算するための装置において、 タンデムに作用するよう接続される多数の多重ビット・
   プロセサのチップであって、夫々多数のターミナルと、 演算論理装置セクションと、 該演算論理装置セクションに接続されており前記約数の
   選択に使用される前記乗数のビットの値に対しである予
   め定めた関係を有するよう選択された値を有する前記被
   乗数の多数の異なる予め定められた約数桁を記憶する記
   憶場所０グループと、部分積の値を記憶するための別の
   記憶場所とを含む複数個の多重ビツト記憶場所を夫々有
   する多重ビットのアドレス指定可能なランダム・アクセ
   ス・メモリーセクションと、 前記演算論理装置セクションに接続され、前記の多数の
   ターミナルの第１と第２のターミナルに最上位ビット位
   置と最下位ビット位置を接続された前記乗数を記憶する
   ための多重ビツト位置のシフト、レジスタセクションと
   、 前記メモリーセクションと、前記演算論理装置セクショ
   ンと前記多数のターミナルの第３と第４のターミナルと
   に接続された多重ビット人力シフトセクションとを含む
   前記チップと、 １演算サイクルの間に前記シフト・レジスタ・セクショ
   ンの乗数桁の内容の多重桁シフトを可能にするため、前
   記チップの個々の前記第２のターミナルを交互に続くチ
   ップの第１のターミナルに接続する第１の導体装置と、 前記メモリーセクションに記憶される信号の１ビツト位
   置のシフトを可能にするため、前記チップの夫々の前記
   第３と第４のターミナルを直後及び直前のチップの前記
   第４と第３のターミナルに夫々接続する第２の導体装置
   と、 ■グループの連続的な乗数桁を記憶する前記の多数のチ
   ップの予め定められたものの多数の前記第２のターミナ
   ルから選択信号を受取るよう接続される多数の入力ター
   ミナルと、前記の各アドレス指定可能なランダム・アク
   セス・メモリー・セクションに接続される出力ターミナ
   ルとを有する約数選択回路とを有し、前記選択信号が、
   前記演算サイクルの間に前記乗数のいくつかのビットの
   同時の処理から生成される出力部分積を生じるため前記
   演算論理セクションにより前記メモリー・セクションの
   前記の別の記憶場所に記憶された前記部分積値に対して
   加算するため１ビツト位置だけ予め定めた力向へ前記シ
   フトレジスフ・セクションの前記乗数桁の内容をシフト
   させると同時に、前記被乗数の次の約数の桁を読出すた
   め前記各メモリー・セクションを条件付け５かつ前記多
   重ビット人力シフトセクションの各々が前記出力部分積
   の桁を、次の演算サイクルの間に前記別の記憶場所に記
   憶する前に、前記演算サイクル中に１ビツト位置シフト
   する事を特徴とする装置。