JPS58158739A - 浮動小数点加算方法及び装置 - Google Patents

浮動小数点加算方法及び装置

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JPS58158739A
JPS58158739A JP58028420A JP2842083A JPS58158739A JP S58158739 A JPS58158739 A JP S58158739A JP 58028420 A JP58028420 A JP 58028420A JP 2842083 A JP2842083 A JP 2842083A JP S58158739 A JPS58158739 A JP S58158739A
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shifter
shifting
floating point
digital
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エトワ−ド・ア−ル・ヴアツサ−
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    • G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、デジタル・コンピュータの演算装置に関し、
更に詳細には、シフト動作を達成するのに必要な時間を
減少させることくよって浮動小数点加算実行時間を顕著
に減少させ得る装置に関する。
（背景技術） デジタル・コンピュータにおいて行なわれる算術演算に
は、事務データ又は統計計算に一般に使用される固定小
数点演算、あるいは、科学又は工学計算に主に使用され
る浮動小数点演算がある。
デジタル・コンピュータの設計において、基点は含まれ
るが、それが記憶装置に物理的位置を占めるわけではな
い。固定小数点演算では、基点は最小位の数字位置のす
ぐ右側に位置するが、最初の数字位置の前の符号位置の
すぐ右側に位置する。
浮動小数点演算では、数字は、符号、仮数及び指数によ
って表わされ、仮数は固定小数点による表記法がとられ
、指数は正又は負の整数である。
２つの浮動小数点の数字の加算又は減算を行うには、ま
ず指数の・比較及び等化が必要である。動作スピードを
高めるために、仮数計算と同時に指数計算も行う別個の
演算装置がしばしば用いられる。正規化された浮動小数
点演算動作では、浮動小数点数は仮数の最上位数の位置
に零でない数字があれば正規化される。正規化は仮数を
左にシフトすることを必要とし、それによって上位の数
字位置に先行する余分の零を押し出し、指数がそれに従
って最上位の位置に零でない数字が現われるまで減少す
る。正規化演算においては、処理する前にすべての浮動
小数点数を予め正規化（前正規化）しなければならない
。従って、中間的計算ステップの後には、正規化された
形の完全性を確実なものにするために再正規化手順が必
要になる。
浮動小数点表記法は多くのテキストに示されているが、
−例をあげれば、Ｋａｉ　Ｈｗａｎｇ、Ｊｏｈｎ　Ｗｉ
ｌｅ’／。
及び５ｏｎｓ著「Ｃｏｍｐｕｔ　ｅｒ　Ａｒｉ　ｔｈｒ
ｎｅ　ｔ　ｉ　ｃ　：Ｐｒ１ｎｃｉｐｌ　−ｅｓ、Ａｒ
ｃｈｉｔｅｃｔｕｒｅ　ａｎｄ　ＤｅｓｉｇｎＪ　（１
９７９）がある。
浮動小数点加算はオペランドの位置合せ及び結果の正規
化のためのシフトが必要となる。実行されるシフトの数
又はシフト・カウントは仮数部及び利用される特定の丸
めのアルゴリズムによってのみ制限される。２進数シス
テムにおいて実行されるシフトの数の最大値は仮数ピッ
トの数に１を加えたものに等しいことが多い。一度に数
ビットのシフト・カウントに制限されるシフト器から成
るコンピュータは長いシフト動作を反復して行うのに多
くの時間を費すことになる。より大きなシフト範囲を有
するシフト器は、単一動作で位置合せ又は正規化シフト
を行うことができるが、小さなシフト器を通る単一パス
よシも相当大きな伝搬遅延を呈することになる。従来、
浮動小数点による加算は、位置合せ及び正規化を多重ビ
ット・シフト器によシ各動作に対し１つのパスで実行す
るか、あるいは短いシフト器に必要な多くのパスによシ
複数のシフトを行うかによって行なわれてきた。
（発明の概要） 本発明は、浮動小数点数の仮数部分に対する実行時間を
著しく低減した加算動作を行う演算装置を開示する。シ
フト器は、浮動小数点加算の間に位置合せ及び正規化を
行うことが求められ、デジタル・ワードはシフト器を一
度だけ通過すれは各機能が達成される。シフト器は、デ
ジタル・ワード内の数字（デジット）を１つの位置シフ
トする単−桁シフト器と、デジタル・ワード内の数字（
デジット）を複数の位置に亘ってシフトする多桁シフト
器と、から成る。多桁シフト器は左シフト及び右シフト
が可能で、単−桁シフト器は左シフトだけか、または右
シフトだけが求められ、両方は行なわない。多桁シフト
器はバレル・シフト器から成り、浮動小数点加算動作中
にデジタル・ワードが通過するのは１回だけである。多
桁シフト器と並列に演算論理装置が接続され、その演算
論理装置の入力及び出力に単−桁シフト器が接続される
。しかし、デジタル・ワードはシフト器を出入（アク七
ス）する目的のみで演算論理装置を通過する必要はない
。浮動小数点加算動作はマイクロプログラム制御のもと
で行なわれる。演算論理装置にシフト器が結合される構
成は浮動小数点加算動作の実行時間を減少させる手段を
提供する。
本発明は、更に、データ及び命令を含むデジタル・ワー
ドを記憶するメモリと、演算及び論理機能を達成する主
演算装置及び指数演算装置と、コンピュータ動作を行う
信号を発生する制御装置と、デジタル・ワードのコンピ
ュータへの、そしてコンピュータからの通路を制御する
入出力装置と、メモリの相互接続を行うコンピュータ・
ノぐスと、演算装置及び入力及び出力装置と、コンピュ
ータとの間でデジタル・ワードの転送のための入力−出
力バスと、から構成されるデジタル・コンピュータを開
示する。主演算装置は、更に、２つの型のシフト器を有
し、位置合せ及び正規化機能から成る浮動小数点加算を
実行し、そのときデジタル・ワードはシフト器を一度だ
け通過して前記各機能を達成する。シフト器は、左又は
右シフト機能を必要としその両方を必要としない単−桁
シフト器と、左及び右シフトが可能な多桁シフ（器と、
から成る。多桁シフト器は、更に、バレル・シフト器か
ら成り、浮動小数点加算動作中に１回だけデジタル・ワ
ードが通過する。演算論理装置が多桁シフト器と並列に
接続され、単−桁シフト器が演算論理装置の入力及び出
力に接続される。しかし、デジタル・ワードはシフト器
を単に出入するのに演算論理装置を通過する必要はない
。すべてのコンピュータ動作がマイクロプログラムの制
御のもとに行なわれる。シフト器が演算論理装置に結合
されるこの構成によって、浮動小数点加算動作の実行時
間が減少する。
本発明は、更に、シフト器で位置合せ及び正規化機能を
実行して、デジタル・ワードがシフト器を１度だけ通過
して前記各機能を達成し、単−桁シフト器を使用してデ
ジタル・ワードの数字を一つの位置シフトし、単−桁シ
フト器に結合される多桁シフト器を使用してデジタル・
ワードの数字を複数の位置シフトし、そのときデジタル
・ワードは浮動小数点加算動作中に１回だけ多桁シフト
器を通過し、次にシフト器に結合された演算論理装置を
使用して加算動作を行うステッチから成り、これによっ
て前記デジタル・ワードがシフト器に出入するためだけ
では演算論理装置を通過する必要をなくする。浮動小数
点加算動作実行方法を開示する。数字をシフトするステ
ップは、デジタル・ワード内で左及び右シフトを行うこ
とを含み、力ｎ算動作を行うステップは２つの仮数デジ
タル・ワードの加算から成る。複数の位置についてデジ
タル・ワードの数字をシフトするステップはバレノいシ
フト器によって行なわれる。前記方法は、史に、マイク
ロプラダラム制御によって制御信号を発生するステップ
を含み、制御信号は多桁シフト器を１つの経路に、演算
論理装置を別の経路に用いて、並列の経路を同時に動作
可能Ｉ；シ、また、制御信号は機械状態によって決定さ
れる１、往路の１つのみからの出力を記憶するため選択
する。
（実施例の説明） 本発明を以下実施例に従って詳細に説明する。
第１図を参照すると、浮動小数点数又はデジタル・ワー
ドの仮数部分について演算動作を行う主演算装置６４の
機能的ブロック図が示される。本装置は、第２図に示す
周知の浮動小数点の指数演算装置６６及び適当な制御信
号３５と共に使用して浮動小数点演算を行う。基数値ｒ
が２に等しい基数システムは２進数システムとして一般
に知られている。２進数システムにおける桁はビットと
呼ばれ、２進数又はビットよりも多い基数値ｒが大きい
システムでは基数ｒの桁をエントートしなければならな
い。デジタル・ワードは隣接位置と位置合せをした複数
の桁から成って数字表記法を形成する。レジスタ１０は
加算されるべき浮動小数点デジタル・ワード又は数の仮
数を記憶する。
右シフト器１２は、必要なとき、レジスタ１０から転送
された１又はそれ以上の桁から成るデジタル・ワードに
一桁の右シフトを与える。演算論理装置（ＡＬＵ）１４
は、その入力に与えられる仮数を表わす２つのデジタル
・ワード又は数の加算を行い、前記デジタル・ワードに
対し論理処理をするか、または変更しないデジタル・ワ
ードを単−桁左シフト器１６に単に転送する。左シフト
器１６に接続されるＡＬＵ１４を含む経路に並列に接続
すれるバレル・シフト器１８は、任意数の桁の左又は右
シフトを行う。Ａバス２０、Ｂバス２２及びＦパス２４
は、浮動小数点演算動作中のデジタル・ワードの転送を
容易にする。Ａバス２０は、ＡＬＵ１４の１つの入力に
浮動小数点オペランドを、又は、バレル・シフト器１８
にデジタル・ワードを与える。Ｂバス２２は、ＡＬＵ１
４の他の入力に浮動小数点オペランドを、バレル・シフ
ト器１８にデジタル・ワードを与えるか、又は、レジス
タＩＯＫデジタル・ワードを転送する。Ｆバス２４は、
浮動小数点演算中間値又は最終結果を、レジスタ１０又
は浮動小数点デジタル・コンピュータの他の部分に伝送
する。
主演算装置６４で実行される動作（仮ｌ：！！、計算を
含む）のシーケンスは、デコーダ３１に接続される／イ
クロプログラム制御装置３０によって決定され、該デコ
ーダ３１は特定の動作中に出されるある機械状態３３に
基いて要求される制御信号３５を与える。
ここで、第２図を参照すると、主演算装置６４がデジタ
ル・コンビ′豆−夕の一般的ブロック図の中に示され、
該演算装置は指数演算装置６６と組合わされて、固定小
数点及び浮動小数点演算動作を行う演算装置６２を形成
している。メモリ６８はデータと命令を記憶することが
できる。入出力装置７０は入出カバスフ４を介するデジ
タル・コンピュータへの、そしてそこからのデジタル・
ワードの通路を制御する。コンピュータ・バス６０は、
演算装置６２、メモリ６８そして入出力装置７０を相互
接続してデータ及び命令の転送を行う。
制御装置７２は、リード・オンリ・メモリを使用するマ
イクロプログラム制御技術を含み、制御卸信号３５を発
生してデジタル・コンピュータ内のすべての動作を行な
わせる。
浮動小数点加算動作は、一般に次のような機能ステップ
を必要とする。
（１）　　指数比較及び位置合せ （２）加算 （３）正規化 （４）丸め （５）再正規化 ステップ１の指数比較は、主演算装置で行うことができ
るが、スピードを改善するために第２図に示す個別の指
数演算装置６６で予め行う方が望ましい。たとえ位置合
せが１桁以上のシフトを必要とするときでも、正規化動
作は多くて１桁シフトを必要とする。並列シフト器アー
キテクチャ−は、第１図に示すように、ＡＬＵ１４を第
１の経路に、そして、バレル・シフト器１８によって達
成される多桁シフトを第２の経路に配置する。しかし、
単−桁シフトは右シフト器１２とＡＬＵ１４の経路に含
まれる左シフト器１６によって行なわれる。この方法は
、正規化又は位置合せの一方（両方ではない）のために
必要なときだけ、浮動小数点加算動作当り多くて１回バ
レル・シフト器１８を使用する。他のすべての必要なシ
フトは右シフト器１２及び左シフト器１６等の単−桁シ
フト器によって処理される。位置合せ又は正規化に対し
バレル・シフト−器１８を使用するかどうかの決定は、
これらの動作が１桁よシも多いシフトが必要かどうかに
よる。もし位置合せに１桁よりも多いシフトが必要なと
きは、バレル・シフト器１８は位置合せに使用される。
もし位置合せが零又は１桁シフトであるときは、単−桁
シフト器が位置合せに使用され、バレル・シフト器１８
は正規化のため（もし必要であれば）に用意される。
並列シフト器アーキテクチャ−は、結果として、シフト
動作に費される時間を最小にすることによって、また、
位置合せ等の機能ステップを達成するためバレル・シフ
ト類を通過する回数を１回に制御することによって、浮
動小数点加算を行うだめの実行時間を相当低減すること
ができる。
表■は、演算される実際の数によって異なる浮動小数点
加算を実行するための３つのシーケンスを要約している
。３つのシーケンスＡ、Ｂ、又はＣの１つは並列シフト
器アーキテクチャ−による浮動小数点加算の実行中に行
なわれる。行なわれるシーケンスは処理される実際の浮
動小数点数に依る。しかし、シーケンスＡ及びＣがシー
ケンスＢよりも相当に多く生じることは理解できる。
第５図は、第１図及び第８図に示す本発明の装置によっ
て実施される浮動小数点加算動作のマイクロフローチャ
ートである。判断ブロックに近接して描いた実行ブロッ
クは判断が行なわれると同時に実行される。アクション
は状態しだいであることは理解される。所望のブランチ
条件状態は、その状態を必要とする処理サイクル又はマ
イクロサイクルの開始まで得られない。従って、第１図
に示すＡＬＵ１４処理経路及びバレル・シフト器１８処
理経路は同時に実行される。サイクルの終りでは、１つ
の経路からの出力は記憶のために選択され、ブランチは
機械状態に基いて実行される。
マイクロプログラム制御装置３０の制御のもとてのＡＬ
Ｕ１４経路とバレル・シフト器１８経路の同時実行は、
マイクロプログラム化された制御装置のより遅い動作ス
ピードを埋め合せ又は補償する傾向にある。指数演算装
置６６における指数比較を示す破線ボックスが、第５図
のマイクロフローチャートに含葦れているのは、表１に
示されるマイクロサイクルを必要とする浮動小数点演算
の必須の部分であるからである。
浮動小数点加算命令の間に零又は単−桁の位置合せが必
要なときは、位置合せ及び加算が、ＡＬＵ１４の経路に
接続される単−桁右シフト器１２を使用して１マイクロ
サイクル内に行なわれる。もし第１正規化が右シフトを
必要とする場合には、再正規化は丸めの後必要とならな
い。従って、表１に示す第４マイクロサイクルの再正規
化はＡＬＵ１４の入力に接続される位置合せ右シフト器
１２とＡＬＵ１４の出力に接続される単−桁右シフト器
１６とによって達成することができる。表１に示す各シ
ーケンスの最後のマイクロサイクルは次の３つの正規化
の場合に与えられる。
１、正規化シフト−１桁右 右シフト器１２が結果を右に１桁シフトし、次に丸め桁
の位値を加算して結果を丸める。
２、正規化シフトなし 右シフト器１２が結果を右に１桁シフトし、次に右に１
桁移された丸め桁の位値を加えて結果を丸める。もし結
果が正規化されないときは、単−桁左シフトが左シフト
器１６によって行なわれ、仮数を最終形にする。
３、正規化シフト−１桁左 右シフト器１２はシフトしないで、右に１桁移された丸
め桁の位値を加えて結果を丸める。その結果が正規化さ
れない場合には、単−桁左シフトが左シフト器１６によ
って行なわれ仮数を最終形にする。
この３つのすべての場合に、第２図に示す指数演算装置
６６は、仮数がＡＬＵ１４及び左シフト器１６を通過す
る間に浮動小数点数の指数部を調整する。前記デジタル
・ワードの結果の記憶の前にその仮数を付けたデジタル
・ワードに指数が組み込まれる。
ここで第８図を参照すると、第１図の詳細論理ブロック
図が示される。この好適実施例において、マイクロプロ
グラム制御装置３０及びデコーダ８ＬＫよって示される
マイクロプログラム化された制御装置７２の下で、３２
ビツト（基数＝２）浮動小数点デジタル・コンピュータ
の仮数計算を行うのは高速主演算装置６４であるが、３
２ビツト以外のワード長、他の基数、及び他の制御装置
技術に対しても本発明は適用可能である。制御信号３５
のいくつかは機械状態信号３３の関数として発生される
。レジスタ・ファイル４２はワードあたシ８２ビットの
４８ワードから成シ、１ポーリード トがリードオンリで他のポートが　　　／ライトポート
の２つのボート・ファイルで、２９７０５Ａ型ＲＡＭ集
積回路で作られる。処理されるべき浮動小数点仮数デー
タはＡバス２０及びＢバス２２から与えられる。レジス
タ・ファイル４２の第１出力はＡバス２０に接続され、
第２出力はＢバス２２に接続される。データは、また、
入力データ・ライン２６から又はＣレジスタ３６の出力
からＢバス２２に与えられる。
レジスタ・ファイル４２に加えて、Ａレジスタ３２、Ｂ
レジスタ３４、及びＣレジスタ３６が高速中間オペラン
ド記憶のため３２ピツト・ワーキング・レジスタとして
設けられ、これらは６４Ｆ３７４集積回路で作られる。
Ａレジスタはバッファ５０を介してＡバス２０から、ま
たはＦバス２４からデータを受ける。Ｆバス２４は、バ
ッファ５２及び左シフト器１６を介して演算論理装置４
４及び１４から、バレル・シン、ト器１８から、又は乗
算又は除算のための論理装置等の外部源から、のデータ
を伝送する。Ａレジスタ３２の出力は右シフト器４０に
直接に接続される。Ｂレジスタ３４の入力は、Ｂバス２
２に接続され、その出力は右シフト器８８に直接接続さ
れる。Ｃレジスタ８６への入力はＦバス２４又はバッフ
ァ５ｏを介してＡバス２０から送られる。Ｃレジスタ８
６の出力はＢバス２２に直接接続される。Ｃレジスタ３
６はあるマイクロサイクルの間、一時的記憶を行い、ま
だ、Ｂレジスタ３４の代りに機能する。
Ｃレジスタ８６を設けること（よって、Ｂレジスタ３４
の入力にマルチプレクサを付加するイリも安くＦバス２
４からＢレジスタ３４に経路（バス）を提供することが
でき、また時間をつかわないですむ。
更に、第８図を参照すると、２つの演算論理装置１４及
び４４が、浮動小数点減算動作を増強することを主目的
として並列に使用されている。Ａバス２０及びＢバス２
２はＡＬＵ１４及びＡＬＵ４４の両方に２つのオペラン
ドを与える。ＡＬＵ１４の出力は第１図に示すと同様に
左シフト器１６に接続され、符号ビットは浮動小数点符
号論理回路４８に接続される。ＡＬＵ４４の出力はバッ
ファ５２に接続され、その出力はＦバス２４に接続され
る。これら２つのＡＬＵを並列に接続することによって
、一方が他方の結果の２つの補数を発生する。正の結果
のＡＬＵが選択され、それによって負の２つの補数の結
果を反転する必要もなく浮動小数点仮数の大きさに符号
をつける。
ＡＬＵＫＯ−ドされた各オぜランドに関連の符号は、Ａ
ＬＵＬ４からの符号出力と共に浮動小数点符号論理回路
４８に送られ、該回路４８はＡＬＵ動作からの結果に対
し最終の適合符号を決定する。
回路４８からの出力はバッファ５４を介してＦバス２４
に伝送される。丸め機能が行なわれている間、丸めデジ
ット（又は２進システムのビット）と呼ばれる適当な定
数がリテラルＰＲＯＭ４６からＢバス２２を介してＡＬ
Ｕ１４に与えられる。
ＡＬＵ１４及びＡＬＵ４４は、５　ｔＦｌ　８１及び５
４Ｆｌ　８２型集積回路を使用して実現され先取りけた
上げ（ルック・アヘッド・キャリー）付３２ビットＡＬ
Ｕを構成する。各ＡＬＵは表■に示す論理及び算術演算
を行なう（Ａ及びＢはＡＬＵへの入力である。バッファ
５０．５２及び５４は５４Ｆ２４４集積回路を使用して
実施することができる。Ａバス及びＢバスは５４Ｆ２５
８）ライステート（８状態）集積回路で、Ｆバスは５４
Ｆ２４４集積回路で実施することができる。
ここで、第４図を参照すると、多ビツトシフト器、即ち
バレル・シフト器１８が示され、第１図及び第３図に示
す２つのシフト器経路の１つを与え、多桁シフトを行う
。用語「バレル・シフト器」は、浮動小数点加算命令演
算において、バレル・シフト器の単一機能的通過で位置
合せ又は正規化を実行するために、任意長の右及び左シ
フトを実行し得る論理回路集合体をいう。バレル・シフ
ト器１８は、６４ピントの２進データのシフト又は回転
を実行することができ、次の４つのマルチプレクサ論理
段から成る。即ち、入力データ・マルチプレクサ１００
及び１０２、バイト回転マルチプレクサ１０４、ビット
回転マルチプレクサ１０８及び終了状態マルチプレクサ
１１４である。
入力データ・マルチプレクサ１ｏｏ及び１０２は、Ａバ
ス２０又はＢバス２２から２つの８２ビツト量を選択す
る。Ａバス２ｏは最下位８２ビツト入力を与え、Ｂバス
２２は最上位８２ビツトを与える。更に、データ・ワー
ドの歯下位８２ビットは入力データ・マルチプレクサ１
０２にオール・ゼロ１０１として与えられ、３２ビツト
量のシフトが必要なとき零挿入を行う。３２ビット回転
は、最上位８２ビツトが最下位３２ビツトと全く同様な
入力を選択することによって行なわれる。入力データ・
マルチプレクサの出方は′８：１バイト回転マルチプレ
クサ１０４に接続され、該マルチプレクサはシフト又は
回転動作の間、バイト境界の各ビット・データ・バイト
の位置決めをする。翻訳器１０６は要求されるようにシ
フト値を論理再形成する。８：１バイト回転マルチプレ
クサ１０４の出力は８：１ピット回転マルチプレクサ１
０８に接続され、該マルチプレクサ１０８は８個の位位
置の範囲でデータを回転し、データを最終位置に移動さ
せる。８：１ビット回転マルチプレクサ１０８の出力は
２：１終了状態マルチプレクサ１１４に接続され、該マ
ルチプレクサ１１４は要求されたようにデータ・ビット
の位置を変えて、もしシフト動作（回転と異なって）が
実行されていれば、零挿入に対し符号拡張を行う。終了
状態マルチプレクサ１１４からの出力はＣレジスタ５６
（第３図）及びＦバス２４に直接接続される。
入力データ・マルチプレクサ１００及び１０２と、終了
状態マルチプレクサ１１４は５４Ｆ２５７集積回路を使
用して実施することができる。バイト回転マルチプレク
サ１０４及びピット回転マルチプレクサ１０８は５４Ｆ
１５１集積回路を使用して実施することができる。
浮動小数点加算動作を第３図、第５図々び表■を参照し
て説明する。マイクロプログラム制御装置は浮動小数点
加算等のコンピュータ動作（演算）を実行するためのマ
イクロ命令を有する。マイクロ命令を実行するための時
間間隔はマイクロサイクルによって決められる。次の４
つのマイクロサイクルが浮動小数点加算を達成する。
マイクロサイクル１：オペランド仮数がＡバス２０及び
Ｂバス２２に入力データ２６又はレジスタ・ファイル４
２からのデータとして現われ、これらはＡレジスタ８２
及びＢレジスタ３４に伝送される。同時に、第２図に示
す指数演算装置６６が各仮数に関連の指数を比較しどの
仮数が位置合せを必要とするかを決定する。オペランド
の符号はこのとき浮動小数点符号論理回路４８によって
決定される。
マイクロサイクル２二指数演算装置６６が決定した位置
合せ機能シフトが１を超える場合には、位置合せを特徴
とする特定の仮数がＡレジスタ３２又はＢレジスタ３４
から右シフト器４０又は３８及びＡバス２０又はＢバス
２２を夫々通ってバレル・シフト器１８に送られる。位
置合せシフト・カウントの最下位ビットが選択されたレ
ジスタの内容に関して右ビット・シフト器を制御する。
位置合せシフト・カウントの残りのビットがバレル・シ
フト器１８を制御する。オペランド仮数は、位置合せさ
れたバレル・シフト器１８から出て、Ａレジネタ８２の
内容が位置合せのために選択された場合にはＡレジスタ
８２に、もしＢレジスタの内容が位置合せのために選択
された場合にはＣレジスタ３６に、記憶（ストア）され
る。位置合せシフト・カウントが零又はｌの場合には、
選択された仮数は、すでに位置合せされた関連の右シフ
ト器３８又は４０から出て、並列ＡＬＵ１４及び４４を
通過し、そこで加算が行なわれる。その結果は正の形で
Ａレジスタ８２に記憶（ストア）される。
マイクロサイクル３：もしバレル・シフト器１８がＡレ
ジスタ３２の内容を位置合せするのに使用された場合に
は、Ａし、ジスタ３２及びＢレジスタ３４の内容がＡＬ
Ｕ１４及び４４で加算され、その結果はＡレジスタ３２
に記憶される。もしバレル・シフト器１８がＢレジスタ
８４の内容を位置合せするのに使用された場合には、Ａ
レジスタ８２及びＣレジスタ３６の内容がＡＬＵ１４及
び４４で加算され、その結果がＡレジスタ３２に記憶さ
れる。もし加算がマイクロサイクル２で完了している場
合には、正規化がここで行なわれる。
もし正規化シフトが１ビツト又はそれ以下である場合に
は、正規化、丸め及び再正規化が、Ａレジスタ３２、右
シフト器４０、ＡＬＵ１４、及び左シフト器１６を使用
して表ｉに関連して前述したように行なわれる。丸め桁
又はビットがリテラルＰＲＯＭ４６からＢバス２２を通
ってＡＬＵ入力の正しい位置に導かれる。左シフト器１
６の出力はその結果の仮数でレジスタ・ファイル４２に
記憶されるか、又は浮動小数点符号論理回路４８によっ
て発生されたその結果の符号と共にＦバス２４を通って
別の場所に伝送される。もし正規化に１ビツトを超える
シフトが必要な場合には、バレル・シフト器１８が使用
されてＡレジスタ３２の内容をシフトしてその結果をＡ
レジスタ３２に戻して記憶する。
マイクロサイクル４：もしバレル・シフト器１８が多ピ
ット位置合せに使用されたときは、多くて１ピントのみ
の正規化が必要になる。正規化、丸め及び再正規化は、
加算が前のサイクルで完了していて多ビツト正規化が必
要ない場合に、行なわれる。もしバレル・シフト器１８
が多ビツト正規化に使用された場合には、丸め及び再正
規化がＡＬＵ１４、左シフト器１６及びリテラルＦＲＯ
Ｍ４６を使用して、Ａレジスタ３２の内容に対して実行
される。これは、結局、正規化、丸め及び再正規化の場
合、結果がマイクロサイクルが開始されるときに正規化
されるということになる。
以上、本発、明を実施例に従って説明したが、本発明の
範囲内で他の多くの修正及び変更が可能であることは当
業者には明らかである。例えば、多桁シフト器即ちバレ
ル・シフト器が前述したものとは別の論理設計で行なわ
れ、同じ機能を達成することが可能である。
表　　１ 浮動小数点加算シーケンス 表　　■ ＡＬＵ機能 第１図は本発明の実施例を示す機能ブロック図である。
第２図は本発明による浮動小数点アーキテクチャ−を利
用した主演算装置を含むデジタル・コンピュータのブロ
ック図である。
第３図は、第１図の論理実行を行うブロック図である。
第４図は、第１図及び第２図に示すバレル・シフト器１
８のブロック図である。
第５図は、本発明による浮動小数点加算動作のマイクロ
・フローチャートである。
特許出願人　　レイセオン・カンパニー（外４名） 入ｎテ二７２６ ＦＩＧ　　４　、、、、．２つ　　　　　　Ａ　＋Ｐ　
１　ｊ）。

Claims (8)

    【特許請求の範囲】
  1. （１）　　シフト手段によって位置合せ及び正規化機能
    を行い、そのシフト手段をデジタル・ワードが一度だけ
    通過して前記各機能が達成され、前記デジタル・ワード
    のデジットを単−桁シフト手段を使用して１つの位置だ
    けシフトし、前記デジタル・ワードのデジットを前記単
    一桁シフト手段に結合された多桁シフト手段を使用して
    複数の位置シフトし、前記デジタル・ワードは浮動小数
    点加算の間に多くて一度だけ前記多桁シフト手段を通過
    し、 前記シフト手段に結合された演算手段を使用して加算を
    行い、前記デジタル・ワードが前記シフト手段を出入す
    るためだけでは前記演算手段を通過する必要をなくする
    、 ステップから成る浮動小数点加算方法。
  2. （２）　　前記デジットをシフトするステップが前記デ
    ジタル・ワードに対し左及び右シフトすることを含む特
    許請求の範囲第（１）項記載の方法。
  3. （３）前記加算を行うステップが２つの仮数デジタル・
    ワードを加算することから成る特許請求の範囲第（１）
    項記載の方法。
  4. （４）前記デジットを複数の位置に亘ってシフトするス
    テップがバレル・シフト器によって行われる特許請求の
    範囲第（１）項記載の方法。
  5. （５）位置合せ及び正規化機能から成る浮動小数点加算
    演算を行うシフト装置であって、前記各機能を達成する
    のにデジタル・ワードが一度たけ通過するシフト装置と
    、 前記シフト装置に含まれ、前記加算演算の間前記デジタ
    ル・ワードのデジットを１つの位置シフトする単−桁シ
    フト装置と、 前記シフト装置に含まれ、前記単一桁シフト装置に結合
    されて、前記デジタル・ワードのデジットを複数の位置
    シフトする多桁シフト装置であって、前記浮動小数点加
    算演算の間前記デジタル・ワードが多くて一回通過する
    多桁シフト装置と、前記シフト装置に結合され、加算機
    能を行う装置を有して前記浮動小数点加算演算を行う演
    算装置と、 から構成され、前記デジタル・ワードが前記シフト装置
    に出入するためだけモは前記演算装置を通過する必要が
    ない、浮動小数点加算装置。
  6. （６）前記シフト装置が前記デジタル・ワードの左及び
    右シフトを行うところの特許請求の範囲第（５）項記載
    の装置。
  7. （７）前記演算装置が、前記浮動小数点加算演算の間に
    ２つの仮数デジタル・ワードについて加算動作を行うと
    ころの特許請求の範囲第（５）項記載の装置。
  8. （８）前記多桁シフト装置がバレル・シフト器から成る
    ところの特許請求の範囲第（５）項記載の装置。
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