JPS5838819B2 - デ−タ処理システム用制御ファイル装置 - Google Patents

Description

【発明の詳細な説明】 （関連出願） 下記の出願は本願に参考のため引用されている。

１、■・Ｓ−Ｎｅｇｉおよびλ・ＰｅｔｅｒＳの米国特
許第４．２４５，３２８号「２進化１０進訂正装置」。

２、 Ｖ’Ｓ−ＮｅｇｉおよびＡ−Ｐｅｔｅｒｓの米
国特許第４．２７２，８２８号「データ処理システム用
の演算論理装置」。

３、Ａ−Ｐｅｔｅｒｓおよび■・Ｓ−Ｎｅｇｉの米国特
許第４．２２４，６６８号「データ処理システム用の制
御ストアーアドレス生成ロジック」。

本発明はデータ処理システムに関し、特にデータ処理シ
ステムに関連する制御ファイル装置に関する。

謂ゆる主データ・プロセサおよび謂ゆる補助データ・プ
ロセサを有するデータ処理システムにおいては、命令お
よび（又は）データが主データ・プロセサから補助デー
タ・プロセサによって受取られ、このデータおよび（又
は）命令は補助データ・プロセサにおける適当な記憶場
所におかれねばならない。

この情報のローディングはこのような情報に対する探索
を一切必要とせずにユーザにとって使用可能にするため
予め定めた場所において行われることが望ましい。

又、情報のこのような記憶場所へのローディングと同時
に、このような補助プロセサ内の他の操作とは独立して
このようなシステムと関連する主記憶装置のアドレス指
定を可能にすることにより、補助プロセサにおけるデー
タ又は情報の操作および主記憶装置のアドレス指定を同
時に可能にすることも望ましい。

従って、本発明の主な目的は、改善された制御ファイル
・アーキテクチャを有するデータ処理システムの提供に
ある。

前記目的および他の目的は、第１と第２のデータ・プロ
セサおよび、第１のデータ・プロセサからのデータおよ
び情報の第２のデータ・プロセサによる受取りのため第
１と第２のデータ・プロセサを接続する装置を含むデー
タ処理システムを提供する本発明により達成される。

又このシステムには情報の記憶のための主記憶装置が設
けられている。

前記第２のデータ・プロセサは、その操作を制御するよ
う作用する複数の指令を記憶する制御ストアと、第１の
データ・プロセサから第２のプロセサにより受取られる
命令に含まれる機能コードを記憶するための装置とを含
んでいる。

この第２データ・プロセサは又、制御ストアからの指令
又は第１データ・プロセサから記憶装置により受取られ
る機能コードのいずれかを用いて制御ファイル内のある
記憶場所をアドレス指定するための装置と共に、第１デ
ータ・プロセサから受取ったデータを記憶するための複
数の記憶場所を含む１つの制御ファイルを含んでいる。

更に、アドレス指定装置によりアドレス指定される記憶
場所の内容で主記憶装置をアドレス指定するための装置
も設けられている。

この外、第２のデータ・プロセサにより使用するため主
記憶装置から情報を取出すため、アドレス指定装置に応
答する装置も設けられる。

又、取出し装置の操作と同時にアドレス指定装置により
アドレス指定される記憶場所の内容の値を変更する別の
装置が第２データ・プロセサに含まれる。

本発明の前記およびその他の目的は添付図面に関して説
明する実施例において達成される。

ＣＩＰｌ ３の目的は、第１図のシステム形態に示され
るＣＰＵ１１の拡張、即ち商業上のタイプの命令の強力
なセットを用いることになる命令設定能力にある。

これ等の命令タイプは、ＣＩＰを介してＣＰＵが１０進
データおよび英数字データを処理することを許容し、命
令タイプは１０進、英数字、データ変換および編集の如
く分類される。

ＣＰＵと主記憶装置１７とのＣｆＰ通信は共通システム
バス１９上に存在する。

ＣＩＰはＣＰＵに対するアタッチメントとして作用し、
ＣＰＵおよび（又は）メモリーから転送される命令およ
びオペランドを受取る。

ＣＩＰは、商業的命令がＣＰＵ１１によりバス１９上に
送られる時これを実行する。

ＣＰＵはこれ等の命令を主記憶装置から得、特に商業命
令について取出された各命令を検査する。

ＣＩＰによる各商業命令の受取りは通常、ＣＰＵがメモ
リーからの各命令を抽出してこれを復号する時ＣＰＵと
同期する。

しかし、ＣＩＰの命令実行はＣＰＵの操作とは同期しな
い。

ＣＩＰがシステムに組込まれていない時、商業命令を実
行しようと試みると、ＣＰＵを特定のトラップ条件に入
れることになる。

ＣＩＰはバス１９を介してＣＰＵおよび主記憶装置から
情報を受取り、この情報をある論理シーケンスで処理す
る。

このシーケンスは、遊休状態、ロード状態、使用中の状
態、およびトラップ状態の如き４つのＣＩＰ操作状態か
らなっている。

第２図に示す如く、ＣＩＰはブロック２００に入り、情
報を処理しない時は遊休状態に止まり（ブロック２０２
）、ＣＰＵから指令（即ち、ＣＩＰ命令又はＩ１０指令
）を受取るためには遊休状態になければならない。

指令の受取り（ブロック２０４）と同時に、もしこれが
適法であれば（ブロック２０５）、ＣＩＰはロード状態
に入って（ブロック２０６）、全ての関連する指令情報
が受取られる迄ロード状態を維持する。

この情報がうまく受取られると（ブロック２０８）、Ｃ
ＩＰは使用中の状態（ブロック２１０）に入り情報を処
理する。

使用中の状態にある間ＣＰＵがＣＩＰとこれ以上連絡し
ようとしても、この試みはＣＩＰが再び遊休状態に戻る
迄はＣＩＰにより肯定応答されない。

ＣＩＰの処理操作には、必要なオペランドの取出し中に
生じる主記憶装置との通信動作が含まれる。

違法のオペランド長さ又はシーケンス外の指令の検出の
如き特定の違法事象が生じる時（ブロック２１４）にだ
けＣＩＰがトラップ状態（ブロック２１２）に入る。

もしこの操作が完了したならば（ブロック２１６）、遊
休状態への戻りが生じる。

ＣＩＰに対する全ての関連する命令転送は、ＣＰＵおよ
びＣＩＰによって連係して実施される。

これはＣＰＵにより復号されて、この命令の実行のため
必要とされる関連情報の全てと共にＣＩＰに対し送出さ
れる。

この情報の転送が完了すると、ＣＰＵおよびＣＩＰはそ
の各々の命令を処理し続ける。

各ＣＩＰ命令は１６ビツト巾の命令ワードを含み、その
直後にデータ・ディスクリブタおよびラベルと呼ばれる
更に６つ迄の記述タイプのワード（これも又１６ビツト
巾）が続く。

この命令ワードは、処理のためＣＩＰに対して送られる
ＣＩＰのＯＰコードを含んでいる。

データ・ディスクリブタはオペランドのタイプとサイズ
およびメモリーにおける場所を記述し、ラベルは遠隔デ
ータ・′ディスクリブタのアドレスを与える。

データ・ディスクリブタとラベルは共にＣＰＵによって
処理され、オペランドのタイプおよび記憶アドレスの如
きこの動作により得られる関連情報が処理のためＣＩＰ
に送られる。

ＣＰＵは、各命令に含まれるＯＰコードの分析により先
行操作を行う。

ＣＰＵがＣＩＰ命令を検出する時（即ち、もしＣＩＰが
遊休状態にあれば）、ＣＰＵは命令ＯＰコードおよび関
連情報を以下の方法で送出する。

即ち、（ｉ）ＣＰＵはＣＩＰに対しＯＰコード（即ち、
商業命令の第１ワード）を送出する。

ＣＩＰはこのＯＰコードを受入れる時ロード状態に入る
。

（１１）ＣＰＵは第１データ・ディスクリブタを取出し
、アドレス・シラブルを質問して有効アドレスヲ生じる
。

（ｉｉｉ） ＣＰ Ｕは以下の情報を送出する。即ち、
最初のオペランド２４ビツトの有効バイト・アドレス、
もし使用可能ならば関連するＣＰＵデータ・レジスタの
内容、およびワード内のバイト（８ビツト）、又は半バ
イト（４ビツト）の桁位置を反映するよう更新された最
初のオペランドのデータ・ディスクリブタ、そして第２
と第３のオペランドと遭遇する時ＣＰＵはステップ（ｉ
）と（１叫こおける適用可能な手順を実施する。

この時、ＣＩＰは商業命令の実行に必要な全情報でロー
ドされて使用中の状態に入って命令を実行する。

必要に応じて、ＣＩＰは直接主記憶装置と連絡して使用
可能なオペランドを得る。

しかし、ＣＩＰは決して直接にはＣＰＵのレジスタはア
クセスすることがないことに注目すべきである。

ＣＩＰは、ＣＰＵにより送られた情報を使用するのみで
ある。

従って、ＣＰＵはＣＩＰによっては修正されることがな
く、ＣＰＵは下記の条件の１つが生じる造次の個々に連
続するＣＰＵ命令を処理し続ける。

即ち、（ｉ）ＣＩＰがトラップ・ベクトル（ＴＶ）を介
してＣＰＵに対し現時の商業命令の実行中に生じた違法
事象を通知する、あるいは（＋＋＞ｃｐＵによる内部又
は外部の割込み信号の検出。

割込み信号はＣＰＵにより検出されると、ＣＰＵは以下
の如く動作する。

ＣＰＵは、最後の商業命令がＣＩＰにより完了されたか
どうかを決定する。

ＣＰＵは最後の商業命令の完了を待機する。

最後の商業命令が完了すると、ＣＰＵはトラップ要件を
生じたかどうかを決定する。

もし生じた場合は、ＣＰＵは割込みの実施に先立ってこ
のトラップ要求を優先する。

その結果必要に応じて全ての関連するＣＰＵおよびＣＩ
Ｐの状況情報を記憶する共形的な文脈保管／復元操作を
生じる。

ＣＩＰトラップ要求の処理に要するＣＰＵ操作の完了に
より、即ちトラップ要求がなくＣＩＰ命令が処理のため
使用可能である時、ＣＰＵは下記操作を行う。

ＣＰＵはそのプログラム・カウンタを更新して開始を試
みた商業命令を指示する。

ＣＰＵは、その時の割込みがサービスされる迄商業命令
の処理の試みを遅らせる。

ＣＰＵは、外部装置によって生じる割込みを優先してサ
ービスする。

ＣＩＰが１つの命令を実行する時、商業命令により照合
されるものを含めて全てのＣＰＵのレジスタがＣＰＵ命
令を介してプログラムによって変更することができる。

しかし、ソフトウェアは、ＣＩＰがこの命令の処理を完
了する迄は商業命令に対するオペランドを変更してはな
らず、さもなければ、指定されない結果が生じることに
なる。

ＣＩＰ命令のレパートリに含まれた分岐命令は、ＣＰＵ
およびＣＩＰによって同期的に実行される。

ＣＩＰにより処理されるデータ・ワードを構成する３つ
のタイプのデータは英数字データ、２進データおよび１
０進データである。

各データ・タイプは２進情報の単位に分類される。

この単位の定義によれば、英数字および２進データ文字
の照合に使用される場合は８ビツト（１バイト）に等し
く、１０進データ文字の照合に使用される場合で、パッ
クされた１０進データに対しては４ビツト（半バイト）
に等しく、記号１０進データに対しては８ビツト（１バ
イト）に等しい。

又、単精度の２進数は２つの単位（２バイト）からなり
、２倍精度の２進数は４単位（４バイト）からなる。

第３図は本発明の商業命令プロセサ１３の主要ブロック
図で、プロセサの各レジスタ間の主なデータ転送経路の
全てを示している。

制御ストア１０は、各制御ストア即ちファームウェア・
ワード当り１つ宛の複数の記憶場所からなっている。

これ等のファームウェア・ワードは、プロセサのシーケ
ンス、データ転送経路、およびバス操作を直接又は間接
に制御する。

オペランド・レジスタ・ファイル兼演算論理装置（ＲＡ
ＬＵ）１２は、主として２つのレジスタ・ファイル、即
ち１つの演算論理装置（ＡＬＵ）および関連するマルチ
プレクサおよび制御レジスタを含む。

ＲＡＬＵｌ ２に含まれるのはオペランドレジスタ・フ
ァイル（ＲＦｌおよびＲＦ２）で、その各々はＡＬＵに
おける実行のためオペランドをバッファするのに使用さ
れる１６のビット場所を含む。

ＡＬＵ入力マルチプレクサおよびランチは下記のものか
らなる。

即ち、３つの２対１マルチプレクサ（ゾーン選択）、２
つの４対１マルチプレクサ（桁の選択）、および２つの
８ビツト・ラッチ（バイト・ラッチ）である。

これ等のマルチプレクサおよびラッチはデータをオペラ
ンド・レジスタ・ファイルから入ＬＵに対し送るために
使用される。

データは又、その時の積カウンタからＡＬＵの左側へ、
又オペランド・レジスタ・ファイル２から乗算レジスタ
へ転送することができる。

８ビツトのＡＬＵ（２つの４ビツトＡＬＵチツプと、１
つのキャリー先取りチップと、１つのキャリー・イン／
キャリー・アウト・フリップフロップからなる）は、左
（１）と右（２）の入力間で次の操作を行うことが可能
である。

即ち、２進加算、入力２から入力１の２進減算、入力１
から入力２の２進減算、論理ＯＲ１論理ＡＮＤ、排他的
ＯＲ。

ＦＦと等しいＡＬＵ出力のセット、およびＡＬＵ出力の
ＯＯへのクリアである。

ＲＡＬＵについては、第５図に関して詳細に論述する。

ＲＡＬＵの６増しくＸ５６）訂正ロジックは、ＡＬＵが
１０進モードにある時は常に付勢され、次の操作のため
キャリー出力を変更しながら加算器からの２進出力を正
しい１０進数に変換するために使用される。

ＸＳ６訂正操作は３２ビット×８ビットＦＲＯＭチップ
を用いることにより行われ、このチップが１０進数の訂
正された３つの上位ビットを符号化して訂正されたキャ
リーを生じる。

２以下の機能の桁も又他の制御のためＦＲＯＭチップの
出力側で使用可能である。

ＡＬＵ出力マルチプレクサは、加算器出力の上位の４ビ
ット又は正しい１０進ゾーン・ビットのいずれかを、Ａ
ＬＵが２進モードか１０進モードのいずれで演算中であ
るかに従って、内部バス１４に送るために使用される。

ＲＡＬＵ制御ロジックは次の３つのレジスタからなる。

即ち、ＲＦＩＡ−レジスタ・ファイル１アドレス・レジ
スタ、ＲＦ２Ａ−レジスタ・ファイル２アドレスレジス
タ、およびＡＬＭＲ−ＡＬＵモード制御レジスタである
。

これ等のレジスタは、いくつかのマイクロ命令と関連し
てＲＡＬＵ内の全ての操作を制御する。

前に述べたレジスタおよび制御回路以外にも、ＲＡＬＵ
レジスタとして分類される他の２つのレジスタがある。

これ等のレジスタは、以下において説明する現時積カウ
ンタ（ＣＰＲＣ）および乗算レジスタ（ＭＩＥＲ）であ
る。

制御ファイル１６は、レジスタ・ファイルＣ（ＲＦＣ）
ともよばれ、１６場所×２４ビツトのＲＡＭであって、
主としてＣＰＵ１１から発生される命令関連情報（例、
タスク・ワード、データ・ディスクリブタ、有効アドレ
ス等）の全てを記憶するのに使用される。

この制御ファイルは又、プロセサ（ＣＩＰ）のファーム
ウェアによって使用されるいくつかの作業場所を含んで
いる。

この制御ファイル１６は、内部バス１４又はバス・アド
レス・レジスタ（ＭＡＲ）１８からＯＲ論理マルチプレ
クサ２１を介してビットＯ〜７を受取る。

バス・アドレス・レジスタ（ＭＡＲ）１８およびアドレ
ス加算ロジック２０については以下に述べる。

ＭＡＲレジスタ１８は、主としてシステム・バス１９の
アドレス指定に使用される２４ビツトのアドレス・レジ
スタである。

これは、下位エンドの８ビツトの２人カマルチプレクサ
・レジスタと、上位エンドでの１６ビツトのインクリメ
ンタ／デクリメンタからなる。

下位の８ビツトに対する多重化入力は制御ファイル１６
又はアドレス加算器２０の出力のいずれかから得る。

アドレス加算器２０は８ビツトの２の補数加算装置で、
これは主としてバス・アドレス・レジスタ１８の内容の
増減分のために使用される。

アドレス加算器２０に対する入力は、バス・アドレス・
レジスタの下位の８ビツトのシフト・レジスタ（ＭＳＲ
）２２である。

シフト・レジスタ（ＭＳＲ）２２は８ビツトの汎用シフ
ト・レジスタで、これは内容バス１４からロードでき、
１ビツトだけ左右にシフト（塔充填によるオープン・エ
ンドシフト）することができる。

このシフト・レジスタは、バス・アドレス・レジスタ１
８の増減分のためアドレス・レジスタ２０に対する入力
として機能する。

更に、シフト・レジスタ２０のビットＯはＡＬＵキャリ
ーイン・フリップフロップにロードでき、これは通常は
変換命令の実行中有効である。

バス出力データ・レジスタ（ＯＵＲ）２４は１６ビツト
のデータ・レジスタで、データをバス１９のデータ回線
に転送するために使用される。

これは、上下バイト又は１６ビツトのワード全体で内部
バス１４からロードされる。

バス入力データ・レジスタ（ＩＮＲ）２６は１６ビツト
・データ・レジスタで、バス１９のデータ回線からデー
タを受取るのに使用される。

入力データ・レジスタの内容は内部バス１４に対しアン
ロードすることができる。

入力機能コード・レジスタ（ＢＦＣＲ）２Ｂ は、ＣＩ
Ｐがバス１９の入力又は出力の指令を受入れる時この機
能コードを記憶するため使用される。

その後、ファームウェアがこの機能コード・レジスタ２
８の内容を検査して指定された指令を実行する。

入力アドレス・バンク・レジスタ（ＩＮＡＤ）３０は８
ビツト・レジスタで、バス１９のアドレス回線上で受取
られる上位８つの記憶アドレスピントを記憶するため使
用される。

この上位８つのアドレス・ビットは記憶モジュール・ア
ドレスを含み、謂ゆるｌ０ＬＤ指令即ち出力実効アドレ
ス機能コードの結果としてＣＰＵ１１により送出される
。

記憶アドレスの下位の１６ビツトがバス１９のデータ回
線上で受取られ、ＩＮＲレジスタ２６に対しストローブ
されて所要の２４ビツト主記憶装置アドレスを形成する
。

ＣＩＰ標識レジスタ３２は、各ビットが個々にセット又
はリセットされ得る８ビツトの記憶レジスタである。

標識レジスタ・ビットの形態は第４図に示される。

ＴＲＰおよびＴＲＰ回線標識は内部処理のためだけＣＩ
Ｐｌ ３により使用され、ソフトウェア・ビジプルでは
ない。

ＴＲＰ回線（ＣＩＰ）ラップ回線）標識はＣＰＵ１１に
存在するＣＩＰトラップ条件を通知するため使用され、
外部トラップ信号を経てバス１９上に送られる。

セットされる時、ＴＲＰ（ＣＩＰトラップ）標識はＣＩ
ＰがＣＰＵから唯１つの入力指令を受入れることを許容
する。

分析レジスタ（ＡＲ）３４は１６ビツト・レジスタで、
主としてマイクロプログラム分岐（マスクされた分岐）
およびオーバーパンチバイト符号化／復号ロジックの制
御のために使用される。

このレジスタは、内部バス１４からの１６ビツトワ一ド
全体でロードされる。

マイクロプログラム可能スイッチ・レジスタ（ＭＰＳＲ
）３６は８ビツトレジスタで、各ビットがマイクロプロ
グラム制御下で個々にセット又はリセットされる。

ＭＰＳＲレジスタ３６内の各ビットはプラグとして使用
されてマイクロプログラミングを容易にする（即ち、フ
ァームウェアが各レジスタビットをテストして、その結
果に従って分岐動作を行うことができる）。

これ等のビットのあるものは又ＣＩＰ１３のあるハード
ウェア機能の制御にも使用される。

ＲＯＳデータ・レジスタ（ＲＤ）３８は５２ビツトの記
憶レジスタで、その時のファームウェアサイクルに対す
る制御ストア出力の記憶に使用される。

マイクロプログラム戻りアドレス・レジスタ（Ｒ８ＲＡ
）４０は１１ビツトのレジスタで、次のアドレス発生（
ＮＡＧ）ロジック４２の出力からロードされ、ファーム
ウェア・サブルーチンの実行時にマイクロプログラム戻
りアドレスの記憶に使用される。

レジスタ・ファイルＣのアドレス・マルチプレクサ／セ
レクタ（ＲＰＣＡ）３１は４ビツトの２対１セレクタで
、レジスタ・ファイルＣ（即ち制御ファイル）１６に含
まれる１６の場所の１つをアドレス指定することが可能
である。

このセレクタ３１は、機能コード・レジスタ２８と、カ
ウンタ（１）４６又はＲＯＳデータ・レジスタ３８の選
定されたビットのいずれかとの組合せを選定する。

ＣＩＰカウンタ４４は、それぞれカウンタ１ （ＣＴＲ
１）、カウンタ２（ＣＴＲ２）およびカウンタ３（ＣＴ
Ｒ３）として表示される３つの８ビツト可逆カウンタ４
６．４８．５０を含んでいる。

これ等のカウンタは内部バス１４を介してロード／アン
ロードされる。

各カウンタの内容はテストおよび分岐操作のために使用
可能である。

オーバーパンチバイト復号／符号化ロジック５２は２つ
の５１２場所×４ビットＦＲＯＭチップを含み分析レジ
スタ（ＡＲ）３４の内容の復号／符号化に使用される。

復号されるバイトはＡＲビット１乃至Ｉから得られ、符
号される数字はＡＲビット４乃至７から得られる。

復号／符号化操作はＡＲビット１乃至７を使用すること
により行われ、特定のＦＲＯＭの場所をアドレス指定す
る。

指定されたＦＲＯＭの場所の内容は、（１）復号された
数、その符号化およびその妥当性、又は（２）符号化さ
れたオーバーパンチバイトのいずれに合致するよう符号
化される。

ＭＰＳＲ３６−ビット４は復号又は符号化操作のどれが
行われるかを指定し、ＭＰＳＲビット１は符号（ｓｉｇ
ｎ）化される数の符号を表示する。

又、オーバーパンチバイト復号／符号化ロジックの出力
は内部バス１４の両半分で使用可能である。

ＣＩＰテスト・ロジック５４は、次のアドレス発生ロジ
ック４２に対する入力に対する３２通りの可能なファー
ムウェア・テスト条件の１つを選定する。

テストされる機能の真又は偽の条件は制御ストアの次の
アドレス・フィールドのビット５０を制御する（即ち、
テストされた機能の条件に従ってビット５０をセット又
はリセットする）。

ＣＩＰｌ ３に含まれる次のアドレス発生（ＮＡＧ）ロ
ジック４２は次の５つの方法の内の１つを使用して次の
ファームウェア・アドレスを発生する。

即ち、直接アドレス・テスト兼分岐、マスクされた分岐
、主分岐、又はサブルーチン戻りである。

直接アドレス：この方法は、無条件分岐が次の順次の制
御ストア場所に対して行われる時に使用される。

これは、制御ストア・ワードのビット４１乃至５１を使
用することにより行われて次のアドレスを発生する。

これ等ビットは、使用可能な制御ストア場所のどれかを
直接アドレス指定できる次のアドレス（ＮＡ）フィール
ドからなる。

テストおよび分岐：この方法は、２通りの条件付き分岐
（テスト条件は満たす）が１つのファームウェア・ペー
ジ（これは制御ストア内の１２８の場所セグメントであ
る）内で実施される時に使用される。

これは、制御ストア・ビット４Ｌ４２゜４３．４４，５
０を用いることにより行われ、テスト条件を選択する。

従って、テストされた機能の条件に従って、１つの分岐
が２つの場所の内の１つに対して行われる。

この方法の下に行われた分岐操作はモジューロ２である
（即ち、２つの可能な分岐アドレスが２つの離れた場所
である）。

モジューロ２のアドレスは下記の如く発生される。

即ち、（１）もしテスト条件が満たされれば、アドレス
のビット９が１にセットされる、あるいは（２）もしテ
スト条件が満たされねば、このアドレスのビット９は零
にセットされる。

マスクされた分岐：この方法は、通常分岐レジスタ（Ａ
Ｒ）３４の内容について分岐を行う時又は他の条件にお
いて使用され、同じファームウェア・ページ内の２，４
゜８、又は１６の場所に対する分岐を行う（１つのファ
ームウェア・ページは制御ストア内の１２８場所のセグ
メントである）。

主分岐：この方法は１つのファームウェア・ページ（１
２８ワード）内での分岐の際使用される。

ＣＰＵ／ＣＩＰインターフェース・ルーチンがこの方法
を用いて機能コード・レジスタ２８の内容について所要
の１６通りの分岐（ＩＮＢ主分岐）および他の制御機能
（ＥＯＰ主分岐）を実施する。

サブルーチン戻り：この方法は１つのファームウェア・
サブルーチンの実行後ファームウェアを次の奇数又は偶
数の制御ストアの場所に対して戻すために使用される。

この戻りアドレスは、戻りアドレス（Ｒ８ＲＡ）レジス
タ４０から得られ、指定されたサブルーチンの実行の前
にこのレジスタ４０に記憶されねばならない。

内部バス１４は１６ビツト巾であり、主としてレジスタ
・ファイル内の場所を含むＣＩＰレジスタ間のデータの
転送に使用される。

内部バスは、第２図に示す如くいくつかの出所からデー
タを受取る。

内部バス１４からの出力はＣＩＰ内の種々のレジスタに
与えられる。

パリティ検査ロジック５６は、バス１９と内部バス１４
間に接続され、入力データのパリティ検査に使用される
。

一方、パリティ発生ロジック５８はバス１９上での転送
のため適正なパリティ・ビットの発生に使用される。

バス要求ロジック６０およびバス応答ロジック６２は、
ＣＩＰＩ ９がバス１９に対するアクセスを得ることと
ＣＩＰに対するアクセスを得る要求に応答することを可
能にするために使用される。

ロジック６０および６２については米国特許第３．９９
３，９８１号に記載される。

第５図はＲＡＬＵ１２の主要ブロック図で、主なデータ
転送経路および制御回線の全てを示す。

この制御回路はその作用の理解を容易にするため点線で
示される。

便宜のため、ＲＡＬＵの説明は７つに分けられる。

即ち、オペランド・レジスタ・ファイル、ＡＬＵ入カフ
カマルチプレクサッチ、演算論理装置、ＸＳ６訂正ロジ
ツク、ＡＬＵ出力マルチプレクサ、ＲＡＬＵ制御ロジッ
ク、および種々のＲＡＬＵレジスタである。

オペランドレジスタ・ファイルＲＦ１７０およびＲＦ
２７２は各各ＣＩＰ操作のための一時記憶として使用さ
れる４つのＲＡＭチップからなる。

各レジスタ・ファイルに対するアドレスは２つの６ビツ
ト・アドレス・レジスタ（それぞれＲＦ Ｉ Ａ７４と
ＲＦ２Ａ７６）により与えられる。

各アドレス・レジスタのビット０乃至３は関連するレジ
スタ・ファイル内の場所のアドレスを提供し、下位のビ
ットはレジスタ・ファイルの出力側のバイトおよび桁選
択を行う。

これ等のアドレス・レジスタは共に１゜２、又は４（即
ち、桁、バイト又はワード）により増減分することがで
きる。

第５図に示す如く、各レジスタファイルからの出力は、
ゾーンと桁の情報間を選定する２つのマルチプレクサ（
即ち、各レジスタファイルに対する１対のマルチプレク
サ）の入力側に与えられる。

この選択は、関連するアドレス・レジスタのビット４お
よび５により行われる。

ビット４はピッ）Ｏ乃至３又は８乃至１１（レジスタ・
ファイルから）がそれぞれ２対ｌマルチプレクサ７８又
は８０の出力に対し与えられ、ビット５はそれぞれ４対
１マルチプレクサ８２．８４の出力側に送出される桁を
構成するレジスタファイル・ビットを選択する。

種々のレジスタおよびマルチプレクサが、点線で示され
た例えば制御回線７１．７３，７５゜７７を含む種々の
制御回線により制御されるように接続されている。

第３の２対／マルチプレクサ８６は、その時の積カウン
タ（ＣＰＲＣ）８８の内容又はＲＦＩからの桁のどちら
をＡラッチ９０に送るか選択するために用いられる。

このマルチプレクサはＡＬＭＲレジスタ９２により制御
される。

ＡＬＵ人カシカラッチラッチ９０およびＢラッチ１０６
は、ＡＬＵ入カフカマルチプレクサゾーンおよび桁の情
報を受取り、書込み操作の間レジスタ・ファイルに対し
てデータをラッチする。

このラッチ回路からの出力はＡＬＵの左右に対してそれ
ぞれゾーンおよび桁の情報を送る。

現時績カウンタ（ＣＰＲＣ）は、１０通乗除算法の実施
中に主として使用される４ビツトの１０進可逆カウンタ
である。

乗数レジスタ（ＭＩＥＲ）９４は４ビツトの２進可逆カ
ウンタで、主としてＩＯ進乗除法の間に使用される。

ＡＬＵモード制御レジスタ（ＡＬＭＲ）９２は、全ての
ＡＬＵ操作を制御するために使用される６ビツト制御レ
ジスタである。

レジスタ・ファイル１アドレス・レジスタ（ＲＦＩＡ）
７４は２つの機能、即ち（１）レジスタ・ファイル１７
０に対するアドレスを与える（２）レジスタ・ファイル
１と関連する３つのＡＬＵ入カフカマルチプレクサの２
つを制御する機能を行う６ビツトのアドレス・レジスタ
である。

レジスタ・ファイル２アドレス・レジスタ（ＲＦ２Ａ７
６は６ビツトのアドレス・レジスタで、２つの機能、即
ち（１）レジスタ・ファイル２７２に対するアドレスを
与える、（２）レジスタ・ファイル２と関連するＡＬＵ
入カフカマルチプレクサ御する機能を行う。

演算論理装置（ＡＬＵ）１００の全ての操作は１０進又
は２進のいずれかのモードで行われる。

１０進モードは１０進数の情報で操作を行う時に使用さ
れ、２進モードはバイト（英字）操作に対して使用され
る。

両操作モードは又、６増しくＸ５６）訂正ロジック１０
２およびキャリー・フリップフロップに対する入力を制
御する。

１０進モードにおいては、キャリー・フリップフロップ
はＡＬＵの下位の４ビツトからのキャリーでロードされ
、２進モードにおいては以降の算術演算のためＡＬＵの
８ビツトからのキャリーでロードされる。

このキャリー・フリップフロップは、キャリーが次の演
算のため伝播されねばならない時マイクロプログラム制
御下でロードされる。

更に、キャリー・フリップフロップはＭＳＲレジスタか
らロードすることができ、マイクロプログラム制御下で
セット又はリセットされる。

ＸＳ６訂正ロジツク１０２は１つの３２ビツト×８ビツ
トのＦＲＯＭチップおよび関連する制御ロジックを有し
、ＡＬＵからの桁出力からの上位の３ビツトを訂正する
。

もし、（１）ＡＬＵが１０進加算モードにあって１０進
キヤリーが生ずるか、ＡＬＵｌｏｏの桁出力が９より大
きければ、又（２）１０進減算モードにあって借り（ボ
ロー）が生ずれば（即ち、加算器の術部からのキャリー
が存在しない）、ＸＳ６訂正が行われる。

ＦＲＯＭチップは５つのアドレス回線を有する。

これ等回線の内の３つはＡＬＵの桁出力からの３つの上
位ビットからなるが、他の２つのアドレス回線は実施中
の演算タイプ（即ち加算訂正、減算訂正、又は非訂正）
を表示する。

ＦＲＯＭチップの符号化内容は、桁の３つの上位の訂正
ビット、訂正された１０進キヤリー、および２以下の桁
条件である。

ＡＬＵ出力マルチプレクサ１０４は、内部バスに対して
送るために加算器出力の上位４ビツトと、訂正された１
０進ゾーン・ビットの間で選択する。

ゾーン・ビットの形態（１０進モードに対する）は、
ＡＳＣＩＩデータとＢＢＣＤＩＣデータのどちらが使用
中であるかに依存する（即ち、もしＡＳＣＩＩデータを
使用中であればゾーン・ビットが３の値に強制され、も
しＥＢＣＤＩＣデータが使用中であればゾーン・ビット
はＦの値に強制される）。

ＲＡＬＵ制御は、レジスタＲＦＩＡ７４と、ＲＦ２Ａ７
６と、ＡＬＭＲ９２と、種々のＲＡＬＵ関連マイクロ命
令からなる。

更に、ＡＬＵキャリー・フリップフロップはマイクロプ
ログラム制御下におかれる。

キャリー・フリップフロップは各マイクロ命令によって
（必要に応じ）プリクリア又はプリセットでき、（１）
１０進演算のための４ビツトの１０進キヤリー、（２）
２進演算のための８ビツトの２進キヤリー、又は（３）
変換命令の実行中ＭＳＲレジスタ２２のビット０、から
ロードされ得る。

全てのＡＬＵ操作を制御するＡＬＭＲレジスタ９２は制
御ストアビット２乃至７からロードされる。

ビット０はＡＬＵが１０進モードと２進モードのいずれ
で操作するか、即ちＡＬＵからのキャリー・アウトがビ
ット４（１０進キヤリー）とビット０（２進キヤリー）
のどちらからであるかを規定する。

ビット０も又、１０進演算のためのＡＬＵ訂正（ＸＳ６
）とＡＬＵ出力マルチプレクサ１０４の両者を制御し、
マルチプレクサはＡＬＵの上位の４ビツトか強制ゾーン
・ビットのいずれかが内部バス１４に対しゲートされる
。

ビット１，２・および３はＡＬＵ内の諸操作の制御に使
用される。

ビット４は、ゾーン・ビットが３又はＦの値のどちらに
強制されるかを規定する（即ち、ＡＳＣＩＩデータにつ
いては、ゾーン・ビットが３の値に強制され、ＥＢＣＤ
ＩＣデータについてはゾーン・ビットはＦの値に強制さ
れる）。

ビット５は、レジスタ・ファイル１からの選択された数
字又はその時の積カウンタ８８の内容のいずれがＡＬＵ
の左側と関連するラッチ９０にゲートされるかを規定す
る。

レジスタＲＦＩＡは、レジスタファイル１および関連す
るＡＬＵ入カフカマルチプレクサするアドレスと制御を
与える。

レジスタＲＦＺＡジスタ・ファイル２と関連するＡＬＵ
人カフカマルチプレクサするアドレスと制御を与える。

制御ファイル１６は次の２つのセクション、即ち上部セ
クション（ビット０乃至７）および下部セクション（ビ
ット０乃至２３）に分割される。

制御ファイルの各セクションは下記の如くロードできる
。

即ち、内部バスからのＲＦＣ下部セクション（ビット０
乃至１５）、内部バスからのＲＦＣ上部（ビット０乃至
７）、内部バスからのＲＦＣ下部（ビット０乃至１５）
、およびバス・アドレス・レジスタ１８からのＲＦＣ上
部セクション（ビット０乃至７）である。

前記操作の構成に用いられる機能はこれ等操作と関連す
るアドレスを有し、このアドレスはロードされる。

ＲＰＣ１６の場所と対応する。

このアドレスは、機能コード・レジスタ２８又は制御ス
トア１０のいずれかから生じる。

このように、ＲＦＣアドレスは、ＣＰＵ１１により送ら
れる、即ち機能コードにより表示される如きデータ・タ
イプと直接関連させられる。

前述の如く、第３図は商業命令のプロセサの主要ブロッ
ク図を示す。

要素２Ｌ１６，３１゜２２．２０および１８は、一体に
アドレス制御装置と呼ばれ、本文ではＡＣＵとして参照
される。

ＣＩＰ命令は、直接ＣＰＵ１１とＣＩＰｌ ３により実
行される。

ＣＰＵは、基本的には主記憶装置１７から命令を抽出し
、これ等命令がＣＩ、Ｐ命令であるかを決定し、この命
令の実行のための全情報を発生し、ＣＩＰが命令を実行
できるようにこの情報をＣＩＰに対し転送する。

このように、基本的にはＣＰＵがこの命令を抽出し、ア
ドレスを処理し、命令関連情報の全てを実行される命令
のためＣＩＰに対し送出する。

一般に、ＣＩＰ命令は、ＯＰコードと、データを規定す
るデータ・ディスクリブタと、データがおかれる主記憶
装置におけるアドレスを含んでいる。

このような命令は、更に、第２のオペランドと関連する
別のデータ・ディスクリブタを含み、もし必要ならば、
第３のオペランドと関連する第３のデータ・ディスクリ
ブタを含む。

ＣＩＰ命令は最大３つ迄のオペランドを持つことができ
、各オペランドは、オペランドを指示し、第２にこのオ
ペランドにおけるデータのタイプを規定するデータ・デ
ィスクリブタを、第３にもしデータ・ディスクリブタに
より指定されるならばＣＰＵレジスタに配され得るオペ
ランドの長さを指示するメモリーにおける有効アドレス
を単位とする関連する３単位迄の情報を有し得る。

命令に対する情報の単位の数は５と１０の間で変化でき
、タスクワードと呼ばれる命令ＯＰワードを含む。

ＣＩＰは、この情報の記憶能力およびそれがどんなタイ
プの情報であるか、ＣＰＵから送られる情報がデータ・
ディスクリブタ又はアドレスのいずれであるかの記憶能
力、およびＣＩＰによるＣＩＰ命令の実行中のこの情報
の使用の能力を有することも要する。

ＣＰＵから受取るアドレスはＣＩＰによって使用されて
主記憶装置をアドレス指定し、命令に対するオペランド
を取出す。

この目的のため、ＣＩＰは主記憶装置におけるアドレス
の増分又は主記憶装置におけるこのアドレスの減分のい
ずれかの能力を有する必要がある。

情報のデータ・ディスクリブタ部分はＣＩＰによって使
用されてＣＩＰが操作中のデータのタイプを決定する。

もしデータディスクリブタに含まれなければ、この長さ
はＣＰＵレジスタの内容から受取られ、操作されるべき
フィールドの長さを示すためＣＩＰによって使用される
。

受取られたタスクワードは、実行される命令を表示する
。

ＣＰＵからの情報のローディングの間、もしＣＩＰがど
んな情報であったか、データ・ディスクリブタか、有効
アドレスか、あるいはレジスタの内容かの決定を欲する
ならば、情報のタイプのテストのためＣＩＰ時間を更に
必要とし、この情報を記憶装置内の予め定めた記憶場所
にロードする。

ＣＰＵによりＣＩＰに対して送られる情報のタイプに対
するこのテストがＣＩＰ命令の実行時間を不利にするこ
とになる。

従って、ＣＰＵからの情報がどんな情報であるかにかか
わらずＣＰＵから入るまま、ＣＩＰがこの情報を動的に
ロードし、又これを命令の実行プロセスを行う実行ファ
ームウェアにより後で使用されるＣＩＰ内の記憶素子に
おける予め定めた場所にロードする如きシステムが望ま
しい。

ＣＰＵからシステム・バス上に情報が送出される時情報
をローディングし、これをＣＩＰのファームウェアによ
り後で使用するために記憶し、又オペランドがその実行
のため主記憶装置から取出される時記憶アドレスを増減
分することができるこの機能的要件は、ＣＩＰのアドレ
ス制御装置（ＡＣＵ）によって達成される。

アドレス制御装置は、制御ファイル（ＲＦＣ）、バス・
アドレス・レジスタ（ＭＡＲ）、シフト・レジスタ（Ｍ
ＳＲ）、並びに記憶アドレス加算器２０からなる。

これも又、ＲＦＣＩ６に対する入力として内部バス１４
を介して、機能コード・レジスタ（ＢＦＣＲ）２８およ
び入力アドレス・バンク・レジスタ（ＩＮＡＤ）３０か
らの入力を使用する。

これ等装置の基本的説明については既に行った。

第６図はアドレス制御装置の更に詳細なブロック図であ
る。

制御ファイルＲＦＣ１６は、ＣＰＵから入る情報のため
の記憶素子として使用される。

このファイルは、内部バスＩＢＩ ４からその入力を得
、１６ビツトは直接ＲＦＣのビット８乃至２３に行き、
ＲＦＣのビット０・乃至７は、マルチプレクサ２１を介
して、内部バスのビット０乃至７Ｊはバス・アドレス・
レジスタＭＡＲ１Ｂのビット０乃至７のいずれかからロ
ードされる。

ＲＦＣと関連しているのはそのアドレスマルチプレクサ
ＲＰＣＡ３１で、これはその入力として制御ストア・ワ
ード（ＲＤ）から直接のデータ、又は機能コード・レジ
スタＢＦＣＲ２Ｂの機能を使用する。

機能コード・レジスタ（ＢＦＣＲ）２Ｂは６ビツト巾で
、１つの機能コードに対してアドレス・ビット１６乃至
２３をモニターするよう構成されている。

この機能コード・データは、応答ロジック６２がＣＩＰ
指令を確認する時、信号ＢＭＹＡＣＫを介してＢＦＣＲ
レジスタにストローブされる。

この機能コードは、ＣＩＰに対し転送されるデータタイ
プを表示し、又指令を表示する。

入力アドレス・レジスタ３０は８ビツトのレジスタで、
アドレス（ＢＳＡＤＯＯ乃至ＢＳＡＤＯ７）からの上位
８ビツトを記憶する。

このデータは、応答ロジックがＣＩＰ指令を確認する時
、信号ＢＭＹＡＣＫを経てＩＮＡＤレジスタ３０にスト
ローブされる。

ＩＮＡＤレジスタ３０の出力はＣＩＰ内で使用するため
内部バス上で使用可能である。

ＣＰＵは、有効アドレスがＣＩＰに対して送られる時、
２４ビツト・アドレスの上位８ビツトを送出する（デー
タ・バス上で下位１６ビツトを送出する）。

ＲＦＣＡアドレス・マルチプレクサ３１の出力側の４ビ
ツトは、制御ファイルＲＦＣＩ Ｓ内の１６の場所のア
ドレス指定に使用される。

この制御ファイルと関連するのは書込み制御ロジック６
７で、これは制御ファイルＲＦＣのローディングを制御
する２本の制御回線、即ち、上位８ビツトのビットＯ乃
至１のローディングを制御する一回線と、下位１６ビツ
ト即ちビット８乃至２３のローディングを制御する他回
線を有する。

ＲＦＣ制御ファイルの出力は、２４ビツト巾であるＲＦ
Ｃラッチ６９に行く。

これは、これ以後の使用のためＲＦＣから続出される情
報をラッチする。

バス・アドレス・レジスタ１８とも呼ばれる記憶アドレ
ス・レジスタ（ＭＡＲ）はその入力をＲＦＣラッチ６９
から受取る。

ＭＡＲレジスタ１８は図示の如く２つの部分、即ち、一
方はビット０乃至１５、他方はビット１６乃至２３に分
割される。

ビット０乃至１５はＲＦＣラッチのビット０乃至１５か
ら直接ロードされるが、ビット１６乃至２３はＲＦＣラ
ッチのビット１６乃至２３、又は記憶アドレスの加算器
（ＭＡＲ）２０の出力からロードされる。

ＭＡＲ加算器２０は、その入力として、ＭＡＲレジスタ
１８の下位ビット即ちビット１６乃至２３と、シフト・
レジスタ（ＭＳＲ）２２の８ビツトを有する。

シフト・レジスタ（ＭＳＲ）２２は、内部バス１４のビ
ット０乃至１からロードできる。

ＭＡＲ加算器２０のキャリー出力は、排他的ＮＯＲゲー
ト６５を経て加算演算が実施中であることを示す機能即
ち信号と接続される。

これは、ＭＡＲレジスタ１８の上位１６゛ビツトの増減
分動作を制御する出力信号を回線６３上に生じる。

第６図の異なる要素については以下に詳細に論述する。

第６図に示す如く、制御ファイルは２つのセクション即
ち上位セクション（ビット０乃至７）および下位セクシ
ョン（ビット８乃至２３）に分割される。

制御ファイルの各セクションは下記の如くロードするこ
とができる。

即ち、内部バスからのＲＦＣ下位セクション（ビット０
乃至１５）、内部バスからのＲＦＣ上位セク？ヨン（ビ
ット０乃至７）、および内部バスからのＲＦＣ下位セク
ション（ビット０乃至１５）、およびシステム・バス・
アドレス・レジスタからのＲＦＣ上位セクジョン（ビッ
ト０乃至７）である。

前記各操作の構成に使用される機能はこれ等操作と関連
しロードされるＲＦＣ場所と対応する１つのアドレスを
有する。

このアドレスは、機能コード・レジスタ２８又は制御ス
トアから生じる。

このように、ＲＦＣアドレスは、機能コードにより示さ
れる如＜ＣＰＵにより送られるデータのタイプと直接関
連する。

ＲＦＣアドレスは、機能コード・レジスタ２８から生じ
る時、カウンタ１４６を使用し、ＣＰＵから受取る情報
がデータ・ディスクリブタ１．２又は３と関連すること
を表示する。

このカウンタは、データ・ディスクリブタが１つのオペ
ランドに対して受取る最後の情報であるため、タスク・
ワード又はデータ・ディスクリブタがＣＰＵから受取ら
れる時は常に増分される。

対応する情報に対して受取った機能コードは下記の如く
である。

即ち、０７−タスク、０９−有効アドレス（ＥＡＩ 、
ＥＡ２およびＥＡ３）、ＯＢ−レジスタ（Ｒ４，Ｒ５お
よびＲ６）、ＯＦ−データ・ディスクリブタ（ＤＤｌ
、ＤＤ２ ）、およびＩＦ−最後のデータ・ディスクリ
ブタ（ＤＤ２ 、ＤＤ３）。

ローディングの際、６ビツトの機能コード・レジスタＢ
ＦＣＲ２ＢのＣＰＵビット３および４からの情報は、カ
ウンタの２ビツト（バンク−カウント）と共にＲＰＣ１
６のアドレス指定に使用される。

最初、このバンク・カウンタが零にクリアされる。

このように、タスクが受取られる時、アドレスは００１
ｉ（ａ）である。

この２つの零はバンク・カウントと対応し、２つの１は
ＢＦＣＲ２Ｂのビット３と４に対応する。

タスク・ワードが受取られた後、このバンク・カウント
は０１に増分され、ＦＡＩがＣＰＵによって送られると
ＲＦＣアドレスが０１００となる。

下位の２つの零は、ＦＡＩに対する０９の機能コードに
対するＢＦＣＲのビット３および４と対応する。

ＲＦＣの内部構成は第７図に示される。

第７図は、制御ファイルの内部構成を示す。

ＵＬＯ、ＵＬＩ、およびＵＬ２は１６ビツトのユーティ
リティ場所である。

ＷＬＯ，ＷＬＩおよびＷ Ｌ ２：は２４ビツトの作業
場所である。

ＢＵＬはＲＦＣの上位半分における８ビツトの作業場所
である。

前記場所の各々はＣＩＰファームウェアによる作業場所
として使用できる。

ＥＤＴＯ乃至ＢＤＴ７は編集命令の間使用され、編集テ
ーブル・エントリ１乃至８を含む。

これ等の場所も又他の命令のための８ビツト作業場所と
して使用できる。

ＣＭはＣＩＰモード・レジスタ（Ｍ３とも呼ばれる）で
ある。

ＴＡＳＫはＣＰＵから受取るタスク（命令）と対応する
。

ＤＤＩ、ＤＤ２およびＤＤ３は、ＣＰＵからのデータ・
ディスクリブタ１，２および３を反映する１６ビツトの
記憶場所である。

ＥＡｌ 、ＥＡ２、およびＥＡ３は、３つのオペランド
の有効アドレスを反映する２４ビツトの記憶場所である
。

Ｒ４，Ｒ５およびＲ６は、ＣＰＵの対応するレジスタの
内容を反映する１６ビツトの記憶場所である。

バス・アドレス・レジスタ１８は、バス読出しサイクル
の間バス１９上に送られるための２４ビツトのアドレス
を提供する。

バス・アドレス・レジスタ１８に対する詳細なロジック
は第８図に示される。

このロジックは、４つの４ビツトの２進可逆カウンタ５
０３乃至５０６と、２つのマルチプレクサ・レジスタ・
チップ５００および５０１からなり、これ等は第８図に
示す如く２４ビツトのアドレスを形成する。

ＭＡＲと関連するのは、記憶アドレス加算器２０と呼ば
れる８ビツトの２進加算器と、この加算器が２５５１゜
のカウント迄ＭＡＲを増分し、２５６１ｏのカウント迄
減分することを許容する。

４つの４ビツトの２進カウンタ５０３乃至５０６（ビッ
ト０乃至１５）は、（１）アドレスの２つの最上位バイ
トを形成し、（２）ロード信号ＢＭＲＢＲＦが真の時レ
ジスタ制御ファイル（ＲＦＣ）からアドレス・データを
受取り、（３）可能カウント（ＢＭＲＥＮＣ−）信号が
真であり、アドレス加算器２０からのキャリーがある（
ＢＭＲＥＮｌ−が真である）時、加算又は減算において
増分又は減分される。

これ等のカウンタは、加算（ＢＭＲＡＤＤ〜）信号が真
の時は１だけ増分され、減算（ＢＭＲ８ＵＢ−）信号が
真の時１だけ減分される。

この２つの４ビツト・マルチプレクサ５００および５０
１は、アドレスの最下位バイトを形成し、ロード信号Ｂ
ＭＲＬＤＬ−を介するクロック入力回線の負への変化の
間、ＲＦＣ（ＢＭＲＦＲＦ−が真）か加算器（ＢＭＲＦ
ＲＦ−が偽）のいずれかからデータを受取る。

８ビツトのアドレス加算器２０は又、転換命令の実行中
データの１バイトを基底アドレスに加算するために作用
する。

転換されるバイトはＭＳＲ２２にロードされる。

ＭＳＲレジスタ２２のシフト能力は、２進数から１０進
数への変換命令の実行のため使用できる。

ＡＣＵの制御は、ファームウェア（ＲＯ８）制御ワード
のビット２４乃至３１によって行われる。

このフィールドのコーディングは第９図に示される。

ＭＡＲ／ＭＳＲフィールド又はＲＦＣＷＲＴフィールド
（ＲＦＣＷＲＴ）は、ファームウェア・ワードのビット
２４乃至２７からなり、ＭＡＲレジスタ、ＭＳＲレジス
タ、およびアドレス加算ハードウェアの制御に使用され
る。

このフィールドにより与えられる特定の制御は、（１）
ＭＡＲ又はＭＳＲレジスタのローディング、（２）ＭＡ
ＲおよびＭＳＨの加算又は減算、（３）ＭＳＲレジスタ
のシフト、（４）制御ファイルＣ（ＲＦＣ）１６のロー
ディングである。

ＲＦＣＡＤフィールドはファームウェア・ワードのビッ
ト２８乃至３１からなり、１つの例外を除けば、全ての
読出しおよび書込み操作のため制御ファイル（ＲＦＣ）
を直接アドレス指定するために使用される。

書込み操作と関連するデータがシステム・バス１９から
生じる時、ＲＦＣアドレスはＣＰＵから受取る指令の機
能コード部分によって制御される。

ＭＡＲおよびＭＳＲレジスタに関するマイクロ命令は下
記の如くである。

即ち、（１）ＭＲＡＤＤ：ＭＡＲ（ビット１６乃至２３
）とＭＳＲ（ビット０乃至７）間の加算を行いその結果
をＭＡＲ（ビット１６乃至２３）に送る。

もしＭＡＲ（ビット１６乃至２３）とＭＳＲ（ビット０
乃至７）の和が２５５より大きければ、ＭＡＲ（ビット
０乃至１５）を増分する。

（２）ＭＲ８ＵＢ：ＭＡＲ（ビット１６乃至２３）とＭ
ＳＲ（ビット０乃至７）間の減算を行い、その結果はＭ
ＡＲ（ビット１６乃至２３）に送られ、もしＭＡＲ（ビ
ット１６乃至２３）とＭＳＲ（ビット０乃至７）の減算
の結果が零より小であれば、ＭＡＲ（ビット０乃至１５
）を１だけ減分する（ＭＡＲは２つの補数を含まねばな
らない）。

（３）ＭＲＦＲＦ：レジスタ・ファイルＣからのバス・
アドレス・レジスタのロード（ＭＡＲは制御ストア・ワ
ードのビット２８乃至３１により指定されるレジスタ・
ファイルＣの場所からロードされる）。

（４）ＭＳＲ８Ｒ：最上位ビットへの塔充填によるＭＳ
Ｒレジスタの１ビツト右シフト。

（５）ＭＳＲ８Ｌ：最下位ビットへの塔充填によるＭＳ
Ｒレジスタの１ビツト左シフト。

（６）ＭＳＲＬＤ：内部バスのビット０乃至７からのＭ
ＳＲ（ビット０乃至７）のロード。

レジスタ・ファイルＣに関するマイクロ命令は下記の如
くである。

即ち、（１）ＣＦＭＲ：ＭＡＲレジスタからのレジスタ
・ファイルＣのロード。

（２）ＣＵＦＢＸ：入力アドレス・レジスタからのレジ
スタ・ファイルＣ（上位８ビツト）のロード。

（３）ＣＬＦＢＸ：入力データ・レジスタからのレジス
タ・ファイルＣ（下位１６ビツト）のロード。

（４）ＣＬＦＢＩ ： 内部バスからのレジスタ・ファ
イルＣのロード（下位１６ビツト）。

（５）内部バスからのレジスタ・ファイルＣ（上位８ビ
ツト）のロード。

アドレスがＢＦＣＨの内容によって制御される間、ＣＵ
ＦＢＸおよびＣＬＦＢＸに対しデータが内部バスを介し
てロードされることに注目すべきである。

第１０図は、第８図に示す如きＭＡＲ１８と、シフト・
レジスタ２２と、バス加算器２０を制御するための制御
ロジックを示す。

第９図に示す如く、ビット２４，２５，２６および２７
を用いて要素１８，２０および２２を制御する異なる機
能を発生する。

これ等のビット２４．２５．２６および２７は第１０図
でブロック６０１に示される。

ビット２４と２５が零である時、ビット２６と２７はシ
フト・レジスタ２２を制御するため直接使用される。

第１０図において、ビット２４および２５がＯＦＦであ
る時即ち２進数零である時、ＡＮＤゲート６０３の出力
は真であり（２進数１これはビットＲＤ２４と２５が零
であることを表示する。

ビット２４と２５がＯＦＦであり、ビット２６と２７が
２つのＡＮＤゲート６２５および６２７を通過する時、
２つの機能ＢＭＳＣＴＯ＋およびＢＭＳＣＴ１＋が生成
される。

これ等２つの機能はシフト・レジスタ２２の制御のため
直接使用される。

ビット２６と２７がそれぞれＯＯの時、シフト・レジス
タにおいては、何の動作も行われない。

これが０１の時、右シフト指令が生じ、１０の時左シフ
トが生じ、これ等２ビツトが１１の時はＭＳＲ２２にお
けるロード機能を表示する。

これが内部バス１４からの場合、ビット０乃至７が直接
シフト・レジスタ２２にロードされる。

制御ストアのビット２４がＯＦＦでありビット２５がＯ
Ｎ、即ち０１であれば、これはバス・アドレス・レジス
タ１８および加算器２０の制御のために使用される。

ビット２４がＯＦＦであるこの場合、インバータ６２９
の出力がＯＮとなり、ビット２５がＯＮとなるとＮＡＮ
Ｄゲート６３１の出力をローに強制する。

このように、入力ＲＤ２４ＭＡ−およびＲＤ２５ＭＡ＋
がＯＮであれば、ＮＡＮＤゲ゛−１−６３１からの出力
をローの状態に強制する。

ＭＡＲ選択がローに即ちＯＦＦ状態になることを許容す
るこの信号ＥＮＭＡＲ８−は、デコーダ６３３が制御ス
トアのビット２６と２７を復号すること、および０，１
，２，３の重さを有する４つの出力を発生することを可
能にする。

この場合、ＲＤ２６およびＲＤ２７が共にＯＦＦ、即ち
共に零である時、デコーダ６３３の零出力はローとなる
。

この出力はこのロジックによっては使用されず、本文に
おいては説明する必要がない。

ビット２６がＯＦＦの時、即ち零の時、又ビット２７が
ＯＮ即ち１の時は、デコーダ６３３の選択により機能Ｂ
ＭＲＡＤＤ−がローになること、即ちビット２６と２７
の１の復号であることを可能にする。

この機能は、バス・アドレス加算器２０が加算モードに
あることを示す。

機能ＢＭＲＡＤＤ−インバータ６３５に送られてＢＭＲ
ＡＤＤ＋信号を生じる。

この信号は、排他的ＯＲゲート６３７を介して、加算器
２０のキャリー・アウトである信号ＢＡＤＲＣＲ十で排
他的ＮＯＨされ、増分／減分機能である機能ＢＭＲＥＮ
１−を発生する。

この信号ＢＭＲＥＮ１−は、ＭＡＲレジスタ１８の４つ
の増／減分カウンタ５０３，５０４，５０５゜５０６の
増減分動作を制御する。

排他的ＮＯＲゲート６３７の出力である信号ＢＭＲＥＮ
１−がＭＡＲ１８の４つのカウンタの下位カウンタ５０
６に接続されることが判る。

機能ＢＭＲＡＤＤ−は又ＯＲゲート６３９を経て、カウ
ンタ５０３乃至５０６がカウント・モードにあることを
可能にする信号である信号ＢＭＲＥＮＣ−を発生する。

デコーダ６３３の他の出力は、ビット２６が真即ち１で
あり、ビット２７がＯＦＦでありこれがデコーダ６３３
の出力２の信号ＢＭＲ８ＵＢ−ＯＮをローにさせる時発
生され、これによりバス・アドレス加算器２０が減算モ
ードにあることを表示する。

この信号も又ＯＲゲート６３９に送られて信号ＢＭＲＥ
ＮＣ−をローにさせ、カウンタにカウントさせる。

ゲート６３９が実際に反転ＯＲゲートであり、このため
実際にローになる入力信号のどれか１つが出力ＢＭＲＥ
ＮＣ−をローに強制するようなＡＮＤゲートであること
に注目すべきである。

このように、加算器２０が加算モードにあっても減算モ
ードにあっても、ＯＲゲート６３９の出力はローとなっ
てカウンタ５０３乃至５０６を加算器２０のキャリー・
アウトに従って、又加算モードが減算モードであるかに
よって増進又は減算させる。

従って、もし加算器２０が加算モード迄セットされると
、加算モードおよびキャリーが存在することのためゲ゛
−１６３７の出力をハイに強制し、これによりカウンタ
５０３乃至５０６を１だけ増進するよう強制する。

同様に、ローである排他的ＮＯＲゲート６３７の入力に
おける信号ＢＲＭＲＡＤＤ十により表示されることにな
る減算モードにおいては、実際には２進加算器２０から
の借り（ボロー）であるキャリーが存在しなければ、ゲ
ート６３７の出力をローに強制する。

このように、減算の場合においては、ローであるゲート
６３７の両方の入力は又ゲート６３７の出力をローにさ
せ、これによりカウンタ５０３乃至５０６を減算させて
減算モードとする。

従って、カウンタ５０３乃至５０６によりＭＡＲにおい
てカウントさせるため、両出力ＢＭＲＢＮＣ−およびＢ
ＭＲＥＮｌ−は共にＯＦＦの状態でなければならず、こ
のモードが加算であるか減算であるかの事実がカウンタ
の増進減算を生じさせる。

ゲート６３９の出力ＢＭＲＥＮＣ−も又ＯＲゲート６４
１に接続される。

ＢＭＲＥＮＣ−がローになると、ＯＲゲ゛−１６４１の
出力（ＢＭＲＬＥＮ−）も又ローに強制する。

信号ＢＭＲＬＢＮ−はマルチプレクサ・レジスタ５００
と５０１のロード入力として使用される。

デコーダ６３３の第４の出力ＢＭＲＦＲＦは、レジスタ
・ファイルＣからのＭＡＲロードを表示する。

これは両方のピッ１−ＲＤ２６とＲＤ２７がハイの時即
ち１の時付勢される。

この場合、デコーダ６３３の出力３はローとなり、レジ
スタ・ファイルＣに接続されるＲＦＣＣ６９の出力から
直接のカウンタ５０３乃至５０６のローディングを可能
にする。

更に、信号ＢＭＲＦＲＦ−が零の状態にある時、これも
又ＯＲゲート６４１の出力をローにさせ、これによりＣ
ＩＰのクロック信号でＮＯＲされた結果としてＮＯＲゲ
ート６４３を介してマルチプレクサのレジスタ５００と
５０１のクロック入力を可能にする。

ＮＯＲゲート６４３の両入力がローの時はその出力はハ
イとなり、これによりマルチプレクサ・レジスタ５００
および５０１に対するデータのローディングを強制する
。

これ等のマルチプレクサ・レジスタに対しロードされる
べきデータの選択は、デコーダ６３３の出力３である機
能ＢＭＲＦＲＦ−によって制御される。

このように、ＢＭＲＦＲＦ−が零の状態にある時は、マ
ルチプレクサ・レジスタ５００と５０１にロードされる
べく選択されるレジスタ・ファイルＣのラッチ６９の出
力を選択する。

レジスタ・ファイルからのバスアドレス・レジスタのロ
ーディングがないと云う事実により表示される信号ＢＭ
ＲＦＲＦ−が１の状態にある場合においては、これがマ
ルチプレクサ・レジスタ５００と５０１にロードされる
べき加算器２０の出力を選択する。

マルチプレクサ・レジスタ５００と５０１のローディン
グを可能にするクロックが最初ハイにならねばならず、
クロックがローの状態に切換る時、ＮＯＲゲ−）６４３
の出力がローになり、又このようなマルチプレクサレジ
スタに関して可能化機能を実際に与えるのはこのローへ
の変換である。

次に本発明による装置の全体的動作シーケンスを説明、
する。

算術演算や１０進データ（商業命令）の編集及びデータ
変換のような動作を実行することによってＣＩＰＩ ３
がＣＰＵを助けるべきことをＣＰＵ１１が決定した時、
ＣＰＵはこれらの動作のための１つの命令とオペランド
をＣＩＰへ送る。

こうして送られた命令はそれに関する３個までのオペラ
ンドを有する。

命令は１つのオペレーション・コードｒｏｐｃｏｄｅＪ
を含み、これは１つの「タスク」とみなされる。

各オペランドは、メモリ１７から得られるべきデータの
長さを決定する３つの項目、即ちデータ・デスクリプタ
（ＤＤｉ）、実効アドレス（ＥＡｉ）及びＣＰＵ内レジ
スタ（Ｒｉ ）への照会から戒る。

（ここでＤＤｉ 、ＥＡｉ 、ＲｉのＦｉｌは番号を示
す。

）従って、ＣＩＰがＣＰＵのために実行するべき各命令
のために１０単位までのデータが転送され得る。

これらの１０単位は、以下の順序で送受信される。

即ち、「タスクワード」、ＥＡｌとＲ４とＤＤＩを含む
第１オペランド、Ｂｉ２とＲ５とＤＤ２を含む第２オペ
ランド、そしてＢｉ２とＲ６とＤＤ３を含む第３オペラ
ンドである。

データの各単位が中央プロセッサによりシステムバス１
９上へ送られると同時に対応する機能コードがＣＩＰへ
転送されている情報単位のタイプを示すために転送され
る。

この機能コードは受信されてＢＦＣＲレジスタに記憶さ
れ、データとアドレスは受信されてレジスタ２６と３０
に記憶される。

これらのデータ単位は、ここで制御ファイル１６（ＲＦ
Ｃ）に書き込まれねばならない。

この時、データ単位が書き込まれるべき特定のＲＦＣロ
ケーションを指定するＲＦＣアドレスは、バンクカウン
ト（カウンタ１）のカウントによって補われる、ＢＦＣ
Ｒレジヌタ内に保持された対応する機能コードによって
制御される。

特にＢＦＣＲレジスタ内の機能コードの６ビツト（ビッ
ト０−５）のビット３と４は４ビツトＲＦＣアドレスの
下位２ビツトとして用いられ、カウントの２ビツトはＲ
ＦＣアドレスの上位２ビツトとして用いられる。

例えば、カウントが１０進の２（ビット内容は１０）を
表わし、機能コードが１０進の０９（ビット内容は００
１００１）であるとすると、カウントのビット１０はア
ドレスの上位２ビツトを形成し、機能コードのビット３
と４（００）はアドレスの下位２ビツトを形成し、これ
によって受信されたデータ単位はアドレスが１０００で
あるＲＦＣロケーションへ記憶される。

バンクカウントはタスクワードが受取られる前に零（０
０）にクリアされる。

タスクワードの受信後及び各データデスクリプタ（オペ
ランドの最終要素）の受信後、バンクカウントは１増加
される。

データ単位のタイプに対応する機能コードは以下の通り
である。

タスク・ワード ０７ （０００１１１）ＥＡｉ
０９ （００１００１）Ｒｉ
ＯＢ （００１０１１）ＤＤｉ ＯＦ
（００１１１１）従って、命令と３つの引き続く
オペランドがＣＩＰによって受取られると同時にＲＦＣ
内へ個個のデータ単位を記憶するためのアドレスが発生
され、これらのデータ単位をＲＦＣの対応する口ケーシ
ョンヘ以下の様に書き込むために用いられる。

こうして、種々のデータ単位は、各データ単位に対応す
る夫々の機能コードによって表わされたアドレスのＲＦ
Ｃロケーション内へ書き込まれる。

ＲＦＣに１度記憶されたこれらのデータ単位の読み出し
は、マイクロプログラムによって実行され、ロケーショ
ンのアドレスはマイクロ命令に予め記憶されたＲＦＣア
ドレス（ＲＦＣＡＤ）によって与えられる（第９図）。

以上に説明したような構成の制御ファイル装置によって
、本発明のシステムは、主データ・プロセサから補助（
従）データ・プロセサへの効率的な命令及びオペランド
の転送、補助データ・プロセサによる主記憶装置への独
立的アクセスが可能になり、従って商業的命令の実行の
能率を増大させ得たのである。

【図面の簡単な説明】 第１図は本発明を実施するシステムの全形態を示す略図
、第２図は本発明のプロセサの操作シーケンスを示す状
態図、第３図は本発明のプロセサを示すブロック図、第
４図は本発明のプロセサのレジスタの１つの内容を示す
図、第５図は本発明の演算装置を示す詳細なブロック図
、第６図は本発明のプロセサのアドレス制御装置の詳細
なブロック図、第７図は本発明のプロセサの制御ファイ
ルの内部構成を示す図、第８図は本発明のプロセサのア
ドレス・レジスタおよび加算回路を示す詳細図、第９図
は本発明のプロセサのファームウェアの一部を示す図、
第１０図は本発明のプロセサのアドレス・レジスタおよ
び加算回路に対する制御ロジックを示す図である。 １１・・・・・・中央処理装置（ＣＰＵ）、１３・・・
・・・商業命令プロセサ（ＣＩＰ）、１５・・・・・・
コントローラ、１７・・・・・・メモリー、１９・・・
・・・システム・バス、２２・・・・・・シフト・レジ
スタ（ＭＳＲ）、２４・・・・・・バス出力データ・レ
ジスタ（ＯＵＲ）、２６・・・・・・バス入力データ・
レジスタ（ＩＮＲ）、２８・・・・・・機能コード・レ
ジスタ（ＢＦＣＲ）、３０・・・・・・入力加算器バン
ク（Ｉ ＮＡＤ ）、３４・・・・・・分析レジスタ（
ＡＲ）、３６・・・・・・マイクロプログラム可能スイ
ッチング・レジスタ（ＭＰＳＲ）、３８・・・・・・Ｒ
ＯＳデータ・レジスタ、４０・・・・・・戻りアドレス
・レジスタ（Ｒ８ＲＡ）、４２・・・・・・次のアドレ
ス発生ロジック、４４・・・・・・カウンタ、５２・・
・・・・オーバーパンチ復号／符号化ロジック、５４・
・・・・・テストロシック、５６・・・・・・パリティ
検査ロジック、５８・・・・・・パリティ発生ロジック
、６０・・・・・・バス要求ロジック、６２・・・・・
・バス応答ロジック。

Claims (1)

【特許請求の範囲】
1. １．Ａ）第１のデータ・プロセサ１１と、Ｂ）第２のデ
   ータ・プロセサ１３と、 Ｃ）前記第２のデータ・プロセサにより前記第１のデー
   タ・プロセサからデータおよび命令を受取るため前記第
   １と第２のデータ・プロセサを接続する装置１９と、 Ｄ）情報を記憶する主記憶装置１７とを設け、Ｅ）前記
   第２データ・プロセサが、 １、複数の指令を記憶し前記第２データ・プロセサの作
   用を制御するよう作用する制御ストア装置１０と、 ２、前記第２のプロセサにより受取られる前記命令に含
   まれる機能コードを記憶する装置２８と、 ３、前記第１のデータ・プロセサから受取られる前記デ
   ータを記憶するための複数の記憶場所を有する制御ファ
   イル１６と、 ４、前記制御ストアからの前記指令又は前記記憶装置に
   より前記第１のデータ・プロセサから受取られる前記機
   能コードのいずれかで前記制御ファイルにおける記憶場
   所をアドレス指定する装置３１と、 ５、前記アドレス指定装置によりアドレス指定される記
   憶場所の内容で前記主記憶装置をアドレス指定する装置
   １８とを有することを特徴とするデータ処理システム。 ２ Ａ）第１のデータ・プロセサ１１と、Ｂ）第２の
   データ・プロセサ１３と、 Ｃ）前記第１のデータ・プロセサから前記第２のデータ
   ・プロセサへのデータ項目および命令の転送のため前記
   第１と第２のデータ・プロセサを接続する装置１９とを
   有し、前記第１のデータ・プロセサは転送中のデータ項
   目又は命令の種類を表わす機能コードを前記データ項目
   及び命令と共に送信し、更に、 Ｄ）前記第１と第２のデータ・プロセサに接続された、
   情報を記憶するための主記憶装置１７とから成るデータ
   処理システムにおいて、 Ｅ）前記第２データ・プロセサが、 １、複数の制御ワードを記憶し前記第２データ・プロセ
   サの作用を制御するよう作用する制御ストア装置１０と
   、 ２、前記第２のデータ・プロセサにより受取られる前記
   データ項目及び命令に関連する機能コードを記憶する装
   置２８と、 ３、前記第１のデータ・プロセサから受取られる前記デ
   ータ項目及び命令を記憶するための複数のアドレス可能
   な記憶場所から成る制御ファイル１６と、 ４、前記制御ストアからの制御ワードの１部又は前記記
   憶装置中に保持された機能コードのいずれかをアドレス
   用に利用して前記制御ファイルにおける記憶場所をアド
   レス指定する装置３１と、から成ることを特徴とするデ
   ータ処理システム。 ３ 特許請求の範囲第２項記載のシステムであって、前
   記第２データ・プロセサ内の前記アドレス指定装置が、
   機能コードをアドレス用に利用する時、機能コードが第
   ２データ・プロセサによって受取られるのに応答して増
   分されるカウンタ４６により与えられるカウントと前記
   機能コードを組み合わせることを特徴とするデータ処理
   システム。