JPS5828745B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5828745B2 JPS5828745B2 JP54104598A JP10459879A JPS5828745B2 JP S5828745 B2 JPS5828745 B2 JP S5828745B2 JP 54104598 A JP54104598 A JP 54104598A JP 10459879 A JP10459879 A JP 10459879A JP S5828745 B2 JPS5828745 B2 JP S5828745B2
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- Japan
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- semiconductor substrate
- conductivity type
- main surface
- drain region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は大容量半導体記憶装置を高密度に容易に構成し
得る半導体記憶装置の改良に関する。
得る半導体記憶装置の改良に関する。
半導体記憶装置として従来、第１図Ａ及びＢに示す如き
、例えばＮ型の半導体基板１内にその主面２側より配さ
れた円形状のＰ型のソース（又はドレイン）領域３と、
基板１内にその主面２側より領域３を取囲む如く配され
た円環状のＰ型のドレイン（又はソース）領域４と、基
板１の主面２上の領域３及び４間の領域上の領域に絶縁
層５を介して配された円環状のゲート電極６とを有する
ＭＩＳ電界効果トランジスタ構成のものが提案されてい
る。
、例えばＮ型の半導体基板１内にその主面２側より配さ
れた円形状のＰ型のソース（又はドレイン）領域３と、
基板１内にその主面２側より領域３を取囲む如く配され
た円環状のＰ型のドレイン（又はソース）領域４と、基
板１の主面２上の領域３及び４間の領域上の領域に絶縁
層５を介して配された円環状のゲート電極６とを有する
ＭＩＳ電界効果トランジスタ構成のものが提案されてい
る。
斯る半導体記憶装置は、その領域３及び４と基板１との
間にそれ等間のＰＮ接合に対して逆方向の電圧を印加し
て基板１内に第１図Ｂにて符号７で示す如き領域３及び
４より延びる空乏層の連接せる空乏層を形成せる状態で
基板１及び電極６間に電極６側を正とするパルス電圧を
印加せしめれば、基板１内にその主面２の電極３下の位
置より主面と直交する方向にとったＬ２上の距離Ｚに対
するエネルギＥ の分布が第２図の曲線８に示す如くに
得られて、基板１の電極６下の領域の主面２側の表面に
多数担体が蓄積するので、領域３及び４と基板１との間
に上述せる空乏層７を形成する電圧な印加せる状態で基
板１及び電極３間にパルス電圧を印加せしめて基板１の
電極６下の領域の表面に多数担体を蓄積せしめることで
、２値情報の「１」の書込をなし得るものである。
間にそれ等間のＰＮ接合に対して逆方向の電圧を印加し
て基板１内に第１図Ｂにて符号７で示す如き領域３及び
４より延びる空乏層の連接せる空乏層を形成せる状態で
基板１及び電極６間に電極６側を正とするパルス電圧を
印加せしめれば、基板１内にその主面２の電極３下の位
置より主面と直交する方向にとったＬ２上の距離Ｚに対
するエネルギＥ の分布が第２図の曲線８に示す如くに
得られて、基板１の電極６下の領域の主面２側の表面に
多数担体が蓄積するので、領域３及び４と基板１との間
に上述せる空乏層７を形成する電圧な印加せる状態で基
板１及び電極３間にパルス電圧を印加せしめて基板１の
電極６下の領域の表面に多数担体を蓄積せしめることで
、２値情報の「１」の書込をなし得るものである。
又斯く２値情報の「１」の書込がなされて后、予定の放
電時間がたてば基板１の電極６下の領域の表面に蓄積せ
る多数担体が自然消滅することにより２値情報の１１」
が自然消滅して２値情報の「Ｏ」の書込がなされている
こととなるが、２値情報の「１」が消滅する前に領域３
及び４間に、基板１の領域３及び４間の領域に電流が流
れるべく、負荷を通じて電源を接続すれば、負荷に基板
１の電極６下の領域の表面に蓄積せる多数担体量に応じ
た電流値を以って電流が流れるので、書込まれた２値情
報の「１」が消滅する前に領域３及び４間に負荷を通じ
て電源を接続して負荷に基板１０電極６下の領域に蓄積
せる多数担体量に応じた電流を流すことで２値情報の「
１」を読出し得、又２値情報の「０」は領域３及び４間
に負荷を通じて電源を接続しても２値情報の「１」が読
出される場合の電流が負荷に流れないことでこれを読出
し得るものである。
電時間がたてば基板１の電極６下の領域の表面に蓄積せ
る多数担体が自然消滅することにより２値情報の１１」
が自然消滅して２値情報の「Ｏ」の書込がなされている
こととなるが、２値情報の「１」が消滅する前に領域３
及び４間に、基板１の領域３及び４間の領域に電流が流
れるべく、負荷を通じて電源を接続すれば、負荷に基板
１の電極６下の領域の表面に蓄積せる多数担体量に応じ
た電流値を以って電流が流れるので、書込まれた２値情
報の「１」が消滅する前に領域３及び４間に負荷を通じ
て電源を接続して負荷に基板１０電極６下の領域に蓄積
せる多数担体量に応じた電流を流すことで２値情報の「
１」を読出し得、又２値情報の「０」は領域３及び４間
に負荷を通じて電源を接続しても２値情報の「１」が読
出される場合の電流が負荷に流れないことでこれを読出
し得るものである。
従って第１図にて上述せる従来の半導体記憶装置の構成
によれば、１つのＭＩＳ電界効果トランジスタ構成のみ
にて記憶装置としての機能を呈するものであるが、領域
３が領域４にて取囲まれた構成を有するので、斯る記憶
装置の多数をマトリクス状に配夕１ルて大容量半導体記
憶装置を構成する場合それを高密度化するに困難を伴う
という欠点を有していた。
によれば、１つのＭＩＳ電界効果トランジスタ構成のみ
にて記憶装置としての機能を呈するものであるが、領域
３が領域４にて取囲まれた構成を有するので、斯る記憶
装置の多数をマトリクス状に配夕１ルて大容量半導体記
憶装置を構成する場合それを高密度化するに困難を伴う
という欠点を有していた。
依って本発明は斯る欠点を伴うことのない新規な半導体
記憶装置を提案せんとするもので、以下詳述する所より
明らかとなるであろう。
記憶装置を提案せんとするもので、以下詳述する所より
明らかとなるであろう。
第３図Ａ、Ｂ及びＣは本発明の第１の実施例を示し、第
１図との対応部分には同一符号を附して示すも、例えば
Ｎ型の半導体基板１内にその主面２側より並置して配さ
れたＰ型のソース（又はドレイン）領域３及びドレイン
（又はソース）領域４と、基板１の主面２の基板１の領
域３及び４間の領域上の領域に絶縁層５を介して配され
たゲート電極６と、基板１の主面２上のゲート電極６の
領域３及び４を結ぷＸ−Ｘ方向とは異なるＹ−Ｙ方向の
両端に対向せる領域に夫々配された他のゲート電極１０
及び１１とを有する、１つのＭＩＳ電界効果ｌ・ランジ
スタ構成を有しそのゲート電極の両端位置に他のゲート
電極１０及び１１が配されてなる構成を有する。
１図との対応部分には同一符号を附して示すも、例えば
Ｎ型の半導体基板１内にその主面２側より並置して配さ
れたＰ型のソース（又はドレイン）領域３及びドレイン
（又はソース）領域４と、基板１の主面２の基板１の領
域３及び４間の領域上の領域に絶縁層５を介して配され
たゲート電極６と、基板１の主面２上のゲート電極６の
領域３及び４を結ぷＸ−Ｘ方向とは異なるＹ−Ｙ方向の
両端に対向せる領域に夫々配された他のゲート電極１０
及び１１とを有する、１つのＭＩＳ電界効果ｌ・ランジ
スタ構成を有しそのゲート電極の両端位置に他のゲート
電極１０及び１１が配されてなる構成を有する。
以上が本発明の第１の実施例の構成であるが、斯る構成
によれば、その領域３及び４と基板１との間にそれ等間
のＰＮ接合に対して逆方向の電圧を印加して基板１内に
第３図Ｂ及びＣにて符号１３で示す如き領域３及び４よ
り延びる空乏層の連接せる空乏層を形成せる状態で、電
極６及び基板１間に電極６側を正とするパルス電圧を印
加せしめると共に電極１０及び１１の夫々と基板１との
間に電極６及び基板１間の電圧より小なるパルス電圧を
印加せしめれば、基板１内にその主面２の電極３下の位
置より主面２と直交する方向にとった線Ｌｚ上の距離２
に対するエネルギＥＣの分布が第４図の曲線１４に示す
如くに得られ、又基板１の主面２側の表面上に於げるＹ
−Ｙ線上の距離ｙに対するエネルギ分布Ｅｃ′の分布が
第４図の曲線１５に示す如くに得られて、基板１の電極
６下の領域の主面２側の表面に多数担体が蓄積するもの
である。
によれば、その領域３及び４と基板１との間にそれ等間
のＰＮ接合に対して逆方向の電圧を印加して基板１内に
第３図Ｂ及びＣにて符号１３で示す如き領域３及び４よ
り延びる空乏層の連接せる空乏層を形成せる状態で、電
極６及び基板１間に電極６側を正とするパルス電圧を印
加せしめると共に電極１０及び１１の夫々と基板１との
間に電極６及び基板１間の電圧より小なるパルス電圧を
印加せしめれば、基板１内にその主面２の電極３下の位
置より主面２と直交する方向にとった線Ｌｚ上の距離２
に対するエネルギＥＣの分布が第４図の曲線１４に示す
如くに得られ、又基板１の主面２側の表面上に於げるＹ
−Ｙ線上の距離ｙに対するエネルギ分布Ｅｃ′の分布が
第４図の曲線１５に示す如くに得られて、基板１の電極
６下の領域の主面２側の表面に多数担体が蓄積するもの
である。
従って領域３及び４と基板１との間に上述せる空乏層１
４を形成する電圧を印加せる状態で電極６．１０及び１
１の夫々と基板１との間にパルス電圧を印加せしめて基
板１の電極６下の領域の表面に多数担体を蓄積せしめる
ことで、２値情報の「１」の書込をなし得るものである
。
４を形成する電圧を印加せる状態で電極６．１０及び１
１の夫々と基板１との間にパルス電圧を印加せしめて基
板１の電極６下の領域の表面に多数担体を蓄積せしめる
ことで、２値情報の「１」の書込をなし得るものである
。
又斯く２値情報の「１」の書込がなされて后、予定の放
電時間がたてば基板１の電極６下の領域の表面に蓄積せ
る多数担体が自然消滅することにより、２値情報の「１
」が自然消滅して２値情報のｒＯＪの書込がなされるこ
ととなるものである。
電時間がたてば基板１の電極６下の領域の表面に蓄積せ
る多数担体が自然消滅することにより、２値情報の「１
」が自然消滅して２値情報のｒＯＪの書込がなされるこ
ととなるものである。
更に上述せる２値情報の「１」の書込がなされてそれが
消滅する前に領域３及び４間に、基板１の領域３及び４
間の領域に電流が流れるべく、負荷を通じて電源を接続
すれば、負荷に基板１の電極６下の領域の表面に蓄積せ
る多数担体量に応じた電流値を以って電流が流れるもの
である。
消滅する前に領域３及び４間に、基板１の領域３及び４
間の領域に電流が流れるべく、負荷を通じて電源を接続
すれば、負荷に基板１の電極６下の領域の表面に蓄積せ
る多数担体量に応じた電流値を以って電流が流れるもの
である。
従って書込まれた２値情報の「１」が消滅する前に領域
３及び４間に負荷を通じて電源を接続して負荷に基板１
の電極６下の領域に蓄積せる多数担体量に応じた電流を
流すことで２値情報の「１」を読出し得るものである。
３及び４間に負荷を通じて電源を接続して負荷に基板１
の電極６下の領域に蓄積せる多数担体量に応じた電流を
流すことで２値情報の「１」を読出し得るものである。
尚２値情報の「０」は領域３及び４間に負荷を通じて電
源を接続しても２値情報の「１」が読出される場合の電
流が負荷に流れないことで、これを読出し得るものであ
る。
源を接続しても２値情報の「１」が読出される場合の電
流が負荷に流れないことで、これを読出し得るものであ
る。
従って第３図にて上述せる本発明の第１の実施例の構成
によれば、１つのＭＩＳ電界効果トランジスタ構成を有
しそのゲート電極の両端位置に他のゲート電極１０及び
１１が配されてなるという簡単な構成で、記憶装置とし
ての機能を呈し、そして領域３及び４が、第１図にて上
述せる従来の装置の場合の如くに領域３が領域４にて取
囲まれてなる構成を有さす、並置配されてなる構成を有
するので、斯る本発明の実施例による構成の多数を用い
て、これをマトリクス状に配列して大容量半導体記憶装
置を構成する場合、それを第１図の装置の多数を用いる
場合に比しより容易により高密度化し得る犬なる特徴を
有するものである。
によれば、１つのＭＩＳ電界効果トランジスタ構成を有
しそのゲート電極の両端位置に他のゲート電極１０及び
１１が配されてなるという簡単な構成で、記憶装置とし
ての機能を呈し、そして領域３及び４が、第１図にて上
述せる従来の装置の場合の如くに領域３が領域４にて取
囲まれてなる構成を有さす、並置配されてなる構成を有
するので、斯る本発明の実施例による構成の多数を用い
て、これをマトリクス状に配列して大容量半導体記憶装
置を構成する場合、それを第１図の装置の多数を用いる
場合に比しより容易により高密度化し得る犬なる特徴を
有するものである。
第５図Ａ、Ｂ及びＣは本発明の第２の実施例を示し、第
３図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第３図にて上述せる構成に於て、そのゲー
ト電極６がゲート電極１０及び１１の夫々と一部絶縁層
２０を介して重なっていることを除いては第３図の場合
と同様の構成を有する。
３図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第３図にて上述せる構成に於て、そのゲー
ト電極６がゲート電極１０及び１１の夫々と一部絶縁層
２０を介して重なっていることを除いては第３図の場合
と同様の構成を有する。
以上が本発明の第２の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも、第３図に示す
本発明の第１の実施例の場合と同様の特徴を以って記憶
装置としての機能を呈する外、ゲート電極６がゲート電
極１０及び１１の夫々と一部型なっていることより全体
の装置が本発明の第１の実施例の場合に比しより小型化
される特徴を有するものである。
によれば、詳細説明はこれを省略するも、第３図に示す
本発明の第１の実施例の場合と同様の特徴を以って記憶
装置としての機能を呈する外、ゲート電極６がゲート電
極１０及び１１の夫々と一部型なっていることより全体
の装置が本発明の第１の実施例の場合に比しより小型化
される特徴を有するものである。
第６図Ａ、Ｂ及びＣは本発明の第３の実施例を示し、第
５図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第５図にて上述せる構成に於て、その基板
１の領域３及び４間の領域内に主面２側より配されたＮ
半型の半導体層２１を有する事を除いては第５図の場合
と同様の構成を有する。
５図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第５図にて上述せる構成に於て、その基板
１の領域３及び４間の領域内に主面２側より配されたＮ
半型の半導体層２１を有する事を除いては第５図の場合
と同様の構成を有する。
但しこの場合半導体層２１は基板１内のゲート電極６下
に配されていれば図示の如く電極１０及び１１下間に延
長せしめる要はなく、又領域３及び４間に延長せしめて
も良いものである。
に配されていれば図示の如く電極１０及び１１下間に延
長せしめる要はなく、又領域３及び４間に延長せしめて
も良いものである。
以上が本発明の第３の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも第５図の本発明
の実施例の場合と同様の特徴を以って記憶装置としての
機能を呈する外、半導体層２１の存在によって電極６及
び基板１間に与えるパルス電圧を第５図の第２実施例の
場合小とし得る特徴を有するものである。
によれば、詳細説明はこれを省略するも第５図の本発明
の実施例の場合と同様の特徴を以って記憶装置としての
機能を呈する外、半導体層２１の存在によって電極６及
び基板１間に与えるパルス電圧を第５図の第２実施例の
場合小とし得る特徴を有するものである。
第７図Ａ、Ｂ及びＣｌま本発明の第４の実施例を示し、
第６図との対応部分には同一符号を附して詳細説明はこ
れを省略するも、第６図にて上述せる構成に於て、その
基板１の領域３及び４間の領域内に主面側より所要の距
離を隔てた位置に配されたＰ型の半導体層２２を有する
ことを除いては第６図の場合と同様の構成を有する。
第６図との対応部分には同一符号を附して詳細説明はこ
れを省略するも、第６図にて上述せる構成に於て、その
基板１の領域３及び４間の領域内に主面側より所要の距
離を隔てた位置に配されたＰ型の半導体層２２を有する
ことを除いては第６図の場合と同様の構成を有する。
但しこの場合半導体層２２は基板１内のゲート電極６下
に配されていれば図示の如く電極１０及び１１下間に延
長せしめる要はなく、又領域３及び４間に延長せる要も
なく、更には半導体層２１と連接せしめる延長もないも
のである。
に配されていれば図示の如く電極１０及び１１下間に延
長せしめる要はなく、又領域３及び４間に延長せる要も
なく、更には半導体層２１と連接せしめる延長もないも
のである。
以上が本発明の第４の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも、第６図の本発
明の実施例の場合と同様の特徴を以って記憶装置として
の機能を呈する外、半導体層２２の存在によって書込ま
れた２値情報の読出し時領域３及び４を通っての電流を
容易に流し得、従って効果的に２値情報の読出しをなし
得ると共に、半導体層２２によって半導体層２１と基板
１０半導体層２１下の領域とが分離された構成となるの
で、基板１と領域１０及び１１の夫々との間に与える電
圧を第６図の場合に比し小とし得る特徴を有するもので
ある。
によれば、詳細説明はこれを省略するも、第６図の本発
明の実施例の場合と同様の特徴を以って記憶装置として
の機能を呈する外、半導体層２２の存在によって書込ま
れた２値情報の読出し時領域３及び４を通っての電流を
容易に流し得、従って効果的に２値情報の読出しをなし
得ると共に、半導体層２２によって半導体層２１と基板
１０半導体層２１下の領域とが分離された構成となるの
で、基板１と領域１０及び１１の夫々との間に与える電
圧を第６図の場合に比し小とし得る特徴を有するもので
ある。
尚上述に於ては本発明の僅かな実施例を示したに留まり
、例えば第７図にて上述せる構成に於てその半導体層１
１を省略せることを除いては第７図の場合と同様の構成
とすることも出来、その他事発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
、例えば第７図にて上述せる構成に於てその半導体層１
１を省略せることを除いては第７図の場合と同様の構成
とすることも出来、その他事発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
第１図Ａ及びＢは夫々従来の半導体記憶装置を示す路線
的平面図及び横断面図、第２図はその説明に供するエネ
ルギ分布曲線図、第３図Ａ、Ｂ及びＣは夫々本発明によ
る半導体記憶装置の第１の実施例を示す路線的平面図、
横断面図及び縦断面図、第４図はその説明に供するエネ
ルギ分布曲線図、第５図Ａ、Ｂ及びＣは夫々本発明によ
る半導体記憶装置の第２の実施例を示す路線的平面図、
横断面図及び縦断面図、第６図Ａ、Ｂ及びＣは本発明の
第３の実施例を示す路線的平面図、横断面図及び縦断面
図、第７図Ａ、Ｂ及びＣは本発明の第４の実施例を示す
路線的平面図、横断面図及び縦断面図を夫々示す。 図中１は半導体基板、２は主面、３はソース（又はドレ
イン）領域、４はドレイン（又はソース）領域、５は絶
縁層、６，１０及び１１はゲート電極、１３は空乏層、
２１及び２２は半導体層を夫々示す。
的平面図及び横断面図、第２図はその説明に供するエネ
ルギ分布曲線図、第３図Ａ、Ｂ及びＣは夫々本発明によ
る半導体記憶装置の第１の実施例を示す路線的平面図、
横断面図及び縦断面図、第４図はその説明に供するエネ
ルギ分布曲線図、第５図Ａ、Ｂ及びＣは夫々本発明によ
る半導体記憶装置の第２の実施例を示す路線的平面図、
横断面図及び縦断面図、第６図Ａ、Ｂ及びＣは本発明の
第３の実施例を示す路線的平面図、横断面図及び縦断面
図、第７図Ａ、Ｂ及びＣは本発明の第４の実施例を示す
路線的平面図、横断面図及び縦断面図を夫々示す。 図中１は半導体基板、２は主面、３はソース（又はドレ
イン）領域、４はドレイン（又はソース）領域、５は絶
縁層、６，１０及び１１はゲート電極、１３は空乏層、
２１及び２２は半導体層を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第１の導電型とは異なる第２の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第１のゲート電極と、上記半導体基板の主面上の上
記第１のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第２及び第３のゲート電極とを有する半導体記
憶装置。 ２ 第１の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第１の導電型とは異なる第２の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第１のゲート電極と、上記半導体基板の主面上の上
記第１のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第２及び第３のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側より配された上記第１０導電型を有し且上記半導体
基板に比し高い不純物濃度を有する第１の半導体層とを
有する事を特徴とする半導体記憶装置。 ３ 第１の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第１の導電型とは異なる第２の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第１のゲート電極と、上記半導体基板の主面上の上
記第１のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第２及び第３のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側から所要の距離を隔てた位置に配された上記第２の
導電型を有する第２の半導体層とを有する事を特徴とす
る半導体記憶装置。 ４ 第１の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第１の導電型とは異なる第２の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第１のゲート電極と、上記半導体基板の主面上の上
記第１のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第２及び第３のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側より配された上記第１の導電型を有し且上記半導体
基板に比し高い不純物濃度を有する第１の半導体層と、
上記半導体基板の上記ソース領域及びドレイン領域間の
領域内に上記主面側より所要の距離を隔てた位置に配さ
れた上記第２の導電型を有する第２の半導体層とを有す
る事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104598A JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104598A JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629359A JPS5629359A (en) | 1981-03-24 |
| JPS5828745B2 true JPS5828745B2 (ja) | 1983-06-17 |
Family
ID=14384856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54104598A Expired JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828745B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029400U (ja) * | 1983-08-01 | 1985-02-27 | 株式会社 水戸理化ガラス | 重水素放電管の点灯装置 |
| JP5117774B2 (ja) | 2007-06-28 | 2013-01-16 | 浜松ホトニクス株式会社 | 光源装置、放電ランプ及びその制御方法 |
| JP4909199B2 (ja) | 2007-07-13 | 2012-04-04 | 浜松ホトニクス株式会社 | 放電ランプ用制御装置及び光源装置 |
-
1979
- 1979-08-17 JP JP54104598A patent/JPS5828745B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629359A (en) | 1981-03-24 |
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