JPS5828745B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5828745B2 JPS5828745B2 JP54104598A JP10459879A JPS5828745B2 JP S5828745 B2 JPS5828745 B2 JP S5828745B2 JP 54104598 A JP54104598 A JP 54104598A JP 10459879 A JP10459879 A JP 10459879A JP S5828745 B2 JPS5828745 B2 JP S5828745B2
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- Japan
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- semiconductor substrate
- conductivity type
- main surface
- drain region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は大容量半導体記憶装置を高密度に容易に構成し
得る半導体記憶装置の改良に関する。
得る半導体記憶装置の改良に関する。
半導体記憶装置として従来、第1図A及びBに示す如き
、例えばN型の半導体基板1内にその主面2側より配さ
れた円形状のP型のソース(又はドレイン)領域3と、
基板1内にその主面2側より領域3を取囲む如く配され
た円環状のP型のドレイン(又はソース)領域4と、基
板1の主面2上の領域3及び4間の領域上の領域に絶縁
層5を介して配された円環状のゲート電極6とを有する
MIS電界効果トランジスタ構成のものが提案されてい
る。
、例えばN型の半導体基板1内にその主面2側より配さ
れた円形状のP型のソース(又はドレイン)領域3と、
基板1内にその主面2側より領域3を取囲む如く配され
た円環状のP型のドレイン(又はソース)領域4と、基
板1の主面2上の領域3及び4間の領域上の領域に絶縁
層5を介して配された円環状のゲート電極6とを有する
MIS電界効果トランジスタ構成のものが提案されてい
る。
斯る半導体記憶装置は、その領域3及び4と基板1との
間にそれ等間のPN接合に対して逆方向の電圧を印加し
て基板1内に第1図Bにて符号7で示す如き領域3及び
4より延びる空乏層の連接せる空乏層を形成せる状態で
基板1及び電極6間に電極6側を正とするパルス電圧を
印加せしめれば、基板1内にその主面2の電極3下の位
置より主面と直交する方向にとったL2上の距離Zに対
するエネルギE の分布が第2図の曲線8に示す如くに
得られて、基板1の電極6下の領域の主面2側の表面に
多数担体が蓄積するので、領域3及び4と基板1との間
に上述せる空乏層7を形成する電圧な印加せる状態で基
板1及び電極3間にパルス電圧を印加せしめて基板1の
電極6下の領域の表面に多数担体を蓄積せしめることで
、2値情報の「1」の書込をなし得るものである。
間にそれ等間のPN接合に対して逆方向の電圧を印加し
て基板1内に第1図Bにて符号7で示す如き領域3及び
4より延びる空乏層の連接せる空乏層を形成せる状態で
基板1及び電極6間に電極6側を正とするパルス電圧を
印加せしめれば、基板1内にその主面2の電極3下の位
置より主面と直交する方向にとったL2上の距離Zに対
するエネルギE の分布が第2図の曲線8に示す如くに
得られて、基板1の電極6下の領域の主面2側の表面に
多数担体が蓄積するので、領域3及び4と基板1との間
に上述せる空乏層7を形成する電圧な印加せる状態で基
板1及び電極3間にパルス電圧を印加せしめて基板1の
電極6下の領域の表面に多数担体を蓄積せしめることで
、2値情報の「1」の書込をなし得るものである。
又斯く2値情報の「1」の書込がなされて后、予定の放
電時間がたてば基板1の電極6下の領域の表面に蓄積せ
る多数担体が自然消滅することにより2値情報の11」
が自然消滅して2値情報の「O」の書込がなされている
こととなるが、2値情報の「1」が消滅する前に領域3
及び4間に、基板1の領域3及び4間の領域に電流が流
れるべく、負荷を通じて電源を接続すれば、負荷に基板
1の電極6下の領域の表面に蓄積せる多数担体量に応じ
た電流値を以って電流が流れるので、書込まれた2値情
報の「1」が消滅する前に領域3及び4間に負荷を通じ
て電源を接続して負荷に基板10電極6下の領域に蓄積
せる多数担体量に応じた電流を流すことで2値情報の「
1」を読出し得、又2値情報の「0」は領域3及び4間
に負荷を通じて電源を接続しても2値情報の「1」が読
出される場合の電流が負荷に流れないことでこれを読出
し得るものである。
電時間がたてば基板1の電極6下の領域の表面に蓄積せ
る多数担体が自然消滅することにより2値情報の11」
が自然消滅して2値情報の「O」の書込がなされている
こととなるが、2値情報の「1」が消滅する前に領域3
及び4間に、基板1の領域3及び4間の領域に電流が流
れるべく、負荷を通じて電源を接続すれば、負荷に基板
1の電極6下の領域の表面に蓄積せる多数担体量に応じ
た電流値を以って電流が流れるので、書込まれた2値情
報の「1」が消滅する前に領域3及び4間に負荷を通じ
て電源を接続して負荷に基板10電極6下の領域に蓄積
せる多数担体量に応じた電流を流すことで2値情報の「
1」を読出し得、又2値情報の「0」は領域3及び4間
に負荷を通じて電源を接続しても2値情報の「1」が読
出される場合の電流が負荷に流れないことでこれを読出
し得るものである。
従って第1図にて上述せる従来の半導体記憶装置の構成
によれば、1つのMIS電界効果トランジスタ構成のみ
にて記憶装置としての機能を呈するものであるが、領域
3が領域4にて取囲まれた構成を有するので、斯る記憶
装置の多数をマトリクス状に配夕1ルて大容量半導体記
憶装置を構成する場合それを高密度化するに困難を伴う
という欠点を有していた。
によれば、1つのMIS電界効果トランジスタ構成のみ
にて記憶装置としての機能を呈するものであるが、領域
3が領域4にて取囲まれた構成を有するので、斯る記憶
装置の多数をマトリクス状に配夕1ルて大容量半導体記
憶装置を構成する場合それを高密度化するに困難を伴う
という欠点を有していた。
依って本発明は斯る欠点を伴うことのない新規な半導体
記憶装置を提案せんとするもので、以下詳述する所より
明らかとなるであろう。
記憶装置を提案せんとするもので、以下詳述する所より
明らかとなるであろう。
第3図A、B及びCは本発明の第1の実施例を示し、第
1図との対応部分には同一符号を附して示すも、例えば
N型の半導体基板1内にその主面2側より並置して配さ
れたP型のソース(又はドレイン)領域3及びドレイン
(又はソース)領域4と、基板1の主面2の基板1の領
域3及び4間の領域上の領域に絶縁層5を介して配され
たゲート電極6と、基板1の主面2上のゲート電極6の
領域3及び4を結ぷX−X方向とは異なるY−Y方向の
両端に対向せる領域に夫々配された他のゲート電極10
及び11とを有する、1つのMIS電界効果l・ランジ
スタ構成を有しそのゲート電極の両端位置に他のゲート
電極10及び11が配されてなる構成を有する。
1図との対応部分には同一符号を附して示すも、例えば
N型の半導体基板1内にその主面2側より並置して配さ
れたP型のソース(又はドレイン)領域3及びドレイン
(又はソース)領域4と、基板1の主面2の基板1の領
域3及び4間の領域上の領域に絶縁層5を介して配され
たゲート電極6と、基板1の主面2上のゲート電極6の
領域3及び4を結ぷX−X方向とは異なるY−Y方向の
両端に対向せる領域に夫々配された他のゲート電極10
及び11とを有する、1つのMIS電界効果l・ランジ
スタ構成を有しそのゲート電極の両端位置に他のゲート
電極10及び11が配されてなる構成を有する。
以上が本発明の第1の実施例の構成であるが、斯る構成
によれば、その領域3及び4と基板1との間にそれ等間
のPN接合に対して逆方向の電圧を印加して基板1内に
第3図B及びCにて符号13で示す如き領域3及び4よ
り延びる空乏層の連接せる空乏層を形成せる状態で、電
極6及び基板1間に電極6側を正とするパルス電圧を印
加せしめると共に電極10及び11の夫々と基板1との
間に電極6及び基板1間の電圧より小なるパルス電圧を
印加せしめれば、基板1内にその主面2の電極3下の位
置より主面2と直交する方向にとった線Lz上の距離2
に対するエネルギECの分布が第4図の曲線14に示す
如くに得られ、又基板1の主面2側の表面上に於げるY
−Y線上の距離yに対するエネルギ分布Ec′の分布が
第4図の曲線15に示す如くに得られて、基板1の電極
6下の領域の主面2側の表面に多数担体が蓄積するもの
である。
によれば、その領域3及び4と基板1との間にそれ等間
のPN接合に対して逆方向の電圧を印加して基板1内に
第3図B及びCにて符号13で示す如き領域3及び4よ
り延びる空乏層の連接せる空乏層を形成せる状態で、電
極6及び基板1間に電極6側を正とするパルス電圧を印
加せしめると共に電極10及び11の夫々と基板1との
間に電極6及び基板1間の電圧より小なるパルス電圧を
印加せしめれば、基板1内にその主面2の電極3下の位
置より主面2と直交する方向にとった線Lz上の距離2
に対するエネルギECの分布が第4図の曲線14に示す
如くに得られ、又基板1の主面2側の表面上に於げるY
−Y線上の距離yに対するエネルギ分布Ec′の分布が
第4図の曲線15に示す如くに得られて、基板1の電極
6下の領域の主面2側の表面に多数担体が蓄積するもの
である。
従って領域3及び4と基板1との間に上述せる空乏層1
4を形成する電圧を印加せる状態で電極6.10及び1
1の夫々と基板1との間にパルス電圧を印加せしめて基
板1の電極6下の領域の表面に多数担体を蓄積せしめる
ことで、2値情報の「1」の書込をなし得るものである
。
4を形成する電圧を印加せる状態で電極6.10及び1
1の夫々と基板1との間にパルス電圧を印加せしめて基
板1の電極6下の領域の表面に多数担体を蓄積せしめる
ことで、2値情報の「1」の書込をなし得るものである
。
又斯く2値情報の「1」の書込がなされて后、予定の放
電時間がたてば基板1の電極6下の領域の表面に蓄積せ
る多数担体が自然消滅することにより、2値情報の「1
」が自然消滅して2値情報のrOJの書込がなされるこ
ととなるものである。
電時間がたてば基板1の電極6下の領域の表面に蓄積せ
る多数担体が自然消滅することにより、2値情報の「1
」が自然消滅して2値情報のrOJの書込がなされるこ
ととなるものである。
更に上述せる2値情報の「1」の書込がなされてそれが
消滅する前に領域3及び4間に、基板1の領域3及び4
間の領域に電流が流れるべく、負荷を通じて電源を接続
すれば、負荷に基板1の電極6下の領域の表面に蓄積せ
る多数担体量に応じた電流値を以って電流が流れるもの
である。
消滅する前に領域3及び4間に、基板1の領域3及び4
間の領域に電流が流れるべく、負荷を通じて電源を接続
すれば、負荷に基板1の電極6下の領域の表面に蓄積せ
る多数担体量に応じた電流値を以って電流が流れるもの
である。
従って書込まれた2値情報の「1」が消滅する前に領域
3及び4間に負荷を通じて電源を接続して負荷に基板1
の電極6下の領域に蓄積せる多数担体量に応じた電流を
流すことで2値情報の「1」を読出し得るものである。
3及び4間に負荷を通じて電源を接続して負荷に基板1
の電極6下の領域に蓄積せる多数担体量に応じた電流を
流すことで2値情報の「1」を読出し得るものである。
尚2値情報の「0」は領域3及び4間に負荷を通じて電
源を接続しても2値情報の「1」が読出される場合の電
流が負荷に流れないことで、これを読出し得るものであ
る。
源を接続しても2値情報の「1」が読出される場合の電
流が負荷に流れないことで、これを読出し得るものであ
る。
従って第3図にて上述せる本発明の第1の実施例の構成
によれば、1つのMIS電界効果トランジスタ構成を有
しそのゲート電極の両端位置に他のゲート電極10及び
11が配されてなるという簡単な構成で、記憶装置とし
ての機能を呈し、そして領域3及び4が、第1図にて上
述せる従来の装置の場合の如くに領域3が領域4にて取
囲まれてなる構成を有さす、並置配されてなる構成を有
するので、斯る本発明の実施例による構成の多数を用い
て、これをマトリクス状に配列して大容量半導体記憶装
置を構成する場合、それを第1図の装置の多数を用いる
場合に比しより容易により高密度化し得る犬なる特徴を
有するものである。
によれば、1つのMIS電界効果トランジスタ構成を有
しそのゲート電極の両端位置に他のゲート電極10及び
11が配されてなるという簡単な構成で、記憶装置とし
ての機能を呈し、そして領域3及び4が、第1図にて上
述せる従来の装置の場合の如くに領域3が領域4にて取
囲まれてなる構成を有さす、並置配されてなる構成を有
するので、斯る本発明の実施例による構成の多数を用い
て、これをマトリクス状に配列して大容量半導体記憶装
置を構成する場合、それを第1図の装置の多数を用いる
場合に比しより容易により高密度化し得る犬なる特徴を
有するものである。
第5図A、B及びCは本発明の第2の実施例を示し、第
3図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第3図にて上述せる構成に於て、そのゲー
ト電極6がゲート電極10及び11の夫々と一部絶縁層
20を介して重なっていることを除いては第3図の場合
と同様の構成を有する。
3図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第3図にて上述せる構成に於て、そのゲー
ト電極6がゲート電極10及び11の夫々と一部絶縁層
20を介して重なっていることを除いては第3図の場合
と同様の構成を有する。
以上が本発明の第2の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも、第3図に示す
本発明の第1の実施例の場合と同様の特徴を以って記憶
装置としての機能を呈する外、ゲート電極6がゲート電
極10及び11の夫々と一部型なっていることより全体
の装置が本発明の第1の実施例の場合に比しより小型化
される特徴を有するものである。
によれば、詳細説明はこれを省略するも、第3図に示す
本発明の第1の実施例の場合と同様の特徴を以って記憶
装置としての機能を呈する外、ゲート電極6がゲート電
極10及び11の夫々と一部型なっていることより全体
の装置が本発明の第1の実施例の場合に比しより小型化
される特徴を有するものである。
第6図A、B及びCは本発明の第3の実施例を示し、第
5図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第5図にて上述せる構成に於て、その基板
1の領域3及び4間の領域内に主面2側より配されたN
半型の半導体層21を有する事を除いては第5図の場合
と同様の構成を有する。
5図との対応部分に同一符号を附して詳細説明はこれを
省略するも、第5図にて上述せる構成に於て、その基板
1の領域3及び4間の領域内に主面2側より配されたN
半型の半導体層21を有する事を除いては第5図の場合
と同様の構成を有する。
但しこの場合半導体層21は基板1内のゲート電極6下
に配されていれば図示の如く電極10及び11下間に延
長せしめる要はなく、又領域3及び4間に延長せしめて
も良いものである。
に配されていれば図示の如く電極10及び11下間に延
長せしめる要はなく、又領域3及び4間に延長せしめて
も良いものである。
以上が本発明の第3の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも第5図の本発明
の実施例の場合と同様の特徴を以って記憶装置としての
機能を呈する外、半導体層21の存在によって電極6及
び基板1間に与えるパルス電圧を第5図の第2実施例の
場合小とし得る特徴を有するものである。
によれば、詳細説明はこれを省略するも第5図の本発明
の実施例の場合と同様の特徴を以って記憶装置としての
機能を呈する外、半導体層21の存在によって電極6及
び基板1間に与えるパルス電圧を第5図の第2実施例の
場合小とし得る特徴を有するものである。
第7図A、B及びClま本発明の第4の実施例を示し、
第6図との対応部分には同一符号を附して詳細説明はこ
れを省略するも、第6図にて上述せる構成に於て、その
基板1の領域3及び4間の領域内に主面側より所要の距
離を隔てた位置に配されたP型の半導体層22を有する
ことを除いては第6図の場合と同様の構成を有する。
第6図との対応部分には同一符号を附して詳細説明はこ
れを省略するも、第6図にて上述せる構成に於て、その
基板1の領域3及び4間の領域内に主面側より所要の距
離を隔てた位置に配されたP型の半導体層22を有する
ことを除いては第6図の場合と同様の構成を有する。
但しこの場合半導体層22は基板1内のゲート電極6下
に配されていれば図示の如く電極10及び11下間に延
長せしめる要はなく、又領域3及び4間に延長せる要も
なく、更には半導体層21と連接せしめる延長もないも
のである。
に配されていれば図示の如く電極10及び11下間に延
長せしめる要はなく、又領域3及び4間に延長せる要も
なく、更には半導体層21と連接せしめる延長もないも
のである。
以上が本発明の第4の実施例の構成であるが、斯る構成
によれば、詳細説明はこれを省略するも、第6図の本発
明の実施例の場合と同様の特徴を以って記憶装置として
の機能を呈する外、半導体層22の存在によって書込ま
れた2値情報の読出し時領域3及び4を通っての電流を
容易に流し得、従って効果的に2値情報の読出しをなし
得ると共に、半導体層22によって半導体層21と基板
10半導体層21下の領域とが分離された構成となるの
で、基板1と領域10及び11の夫々との間に与える電
圧を第6図の場合に比し小とし得る特徴を有するもので
ある。
によれば、詳細説明はこれを省略するも、第6図の本発
明の実施例の場合と同様の特徴を以って記憶装置として
の機能を呈する外、半導体層22の存在によって書込ま
れた2値情報の読出し時領域3及び4を通っての電流を
容易に流し得、従って効果的に2値情報の読出しをなし
得ると共に、半導体層22によって半導体層21と基板
10半導体層21下の領域とが分離された構成となるの
で、基板1と領域10及び11の夫々との間に与える電
圧を第6図の場合に比し小とし得る特徴を有するもので
ある。
尚上述に於ては本発明の僅かな実施例を示したに留まり
、例えば第7図にて上述せる構成に於てその半導体層1
1を省略せることを除いては第7図の場合と同様の構成
とすることも出来、その他事発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
、例えば第7図にて上述せる構成に於てその半導体層1
1を省略せることを除いては第7図の場合と同様の構成
とすることも出来、その他事発明の精神を脱することな
しに種々の変型変更をなし得るであろう。
第1図A及びBは夫々従来の半導体記憶装置を示す路線
的平面図及び横断面図、第2図はその説明に供するエネ
ルギ分布曲線図、第3図A、B及びCは夫々本発明によ
る半導体記憶装置の第1の実施例を示す路線的平面図、
横断面図及び縦断面図、第4図はその説明に供するエネ
ルギ分布曲線図、第5図A、B及びCは夫々本発明によ
る半導体記憶装置の第2の実施例を示す路線的平面図、
横断面図及び縦断面図、第6図A、B及びCは本発明の
第3の実施例を示す路線的平面図、横断面図及び縦断面
図、第7図A、B及びCは本発明の第4の実施例を示す
路線的平面図、横断面図及び縦断面図を夫々示す。 図中1は半導体基板、2は主面、3はソース(又はドレ
イン)領域、4はドレイン(又はソース)領域、5は絶
縁層、6,10及び11はゲート電極、13は空乏層、
21及び22は半導体層を夫々示す。
的平面図及び横断面図、第2図はその説明に供するエネ
ルギ分布曲線図、第3図A、B及びCは夫々本発明によ
る半導体記憶装置の第1の実施例を示す路線的平面図、
横断面図及び縦断面図、第4図はその説明に供するエネ
ルギ分布曲線図、第5図A、B及びCは夫々本発明によ
る半導体記憶装置の第2の実施例を示す路線的平面図、
横断面図及び縦断面図、第6図A、B及びCは本発明の
第3の実施例を示す路線的平面図、横断面図及び縦断面
図、第7図A、B及びCは本発明の第4の実施例を示す
路線的平面図、横断面図及び縦断面図を夫々示す。 図中1は半導体基板、2は主面、3はソース(又はドレ
イン)領域、4はドレイン(又はソース)領域、5は絶
縁層、6,10及び11はゲート電極、13は空乏層、
21及び22は半導体層を夫々示す。
Claims (1)
- 【特許請求の範囲】 1 第1の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第1の導電型とは異なる第2の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第1のゲート電極と、上記半導体基板の主面上の上
記第1のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第2及び第3のゲート電極とを有する半導体記
憶装置。 2 第1の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第1の導電型とは異なる第2の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第1のゲート電極と、上記半導体基板の主面上の上
記第1のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第2及び第3のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側より配された上記第10導電型を有し且上記半導体
基板に比し高い不純物濃度を有する第1の半導体層とを
有する事を特徴とする半導体記憶装置。 3 第1の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第1の導電型とは異なる第2の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第1のゲート電極と、上記半導体基板の主面上の上
記第1のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第2及び第3のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側から所要の距離を隔てた位置に配された上記第2の
導電型を有する第2の半導体層とを有する事を特徴とす
る半導体記憶装置。 4 第1の導電型を有する半導体基板内にその主面側よ
り並置して配された上記第1の導電型とは異なる第2の
導電型を有するソース領域及びドレイン領域と、上記半
導体基板の主面上の上記半導体基板の上記ソース領域及
びドレイン領域間の領域上の領域に絶縁層を介して配さ
れた第1のゲート電極と、上記半導体基板の主面上の上
記第1のゲート電極の上記ソース領域及びドレイン領域
を結ぶ方向とは異なる方向の両端に対向せる領域に夫々
配された第2及び第3のゲート電極と、上記半導体基板
の上記ソース領域及びドレイン領域間の領域内に上記主
面側より配された上記第1の導電型を有し且上記半導体
基板に比し高い不純物濃度を有する第1の半導体層と、
上記半導体基板の上記ソース領域及びドレイン領域間の
領域内に上記主面側より所要の距離を隔てた位置に配さ
れた上記第2の導電型を有する第2の半導体層とを有す
る事を特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54104598A JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54104598A JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5629359A JPS5629359A (en) | 1981-03-24 |
JPS5828745B2 true JPS5828745B2 (ja) | 1983-06-17 |
Family
ID=14384856
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54104598A Expired JPS5828745B2 (ja) | 1979-08-17 | 1979-08-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5828745B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6029400U (ja) * | 1983-08-01 | 1985-02-27 | 株式会社 水戸理化ガラス | 重水素放電管の点灯装置 |
JP5117774B2 (ja) | 2007-06-28 | 2013-01-16 | 浜松ホトニクス株式会社 | 光源装置、放電ランプ及びその制御方法 |
JP4909199B2 (ja) | 2007-07-13 | 2012-04-04 | 浜松ホトニクス株式会社 | 放電ランプ用制御装置及び光源装置 |
-
1979
- 1979-08-17 JP JP54104598A patent/JPS5828745B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5629359A (en) | 1981-03-24 |
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