JPS5827356A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5827356A JPS5827356A JP56125101A JP12510181A JPS5827356A JP S5827356 A JPS5827356 A JP S5827356A JP 56125101 A JP56125101 A JP 56125101A JP 12510181 A JP12510181 A JP 12510181A JP S5827356 A JPS5827356 A JP S5827356A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩ”Ｌもしく扛高速トランジスタと高耐圧トラ
ンジスタとからなる半導体集積回路に関する。
ンジスタとからなる半導体集積回路に関する。
バイポーラ論理回路は従来高速スイッチング動作を必要
とされる分野に応用されてき九。其の中でもＥＣＬ （
１１１ｍ１ｔｔｓｒ Ｃｏｕｐｌｅｄ Ｌｏｇｌａ ）
はダート当シサプナノセカンドの遅延しかもたない動作
が可能であり、最もスイッチング時間の短かいロジック
である。このような高速動作のバイポーラ論理回路には
よシ浅い接合によ〕形成されたトランジスタを用いるこ
とが有利である。
とされる分野に応用されてき九。其の中でもＥＣＬ （
１１１ｍ１ｔｔｓｒ Ｃｏｕｐｌｅｄ Ｌｏｇｌａ ）
はダート当シサプナノセカンドの遅延しかもたない動作
が可能であり、最もスイッチング時間の短かいロジック
である。このような高速動作のバイポーラ論理回路には
よシ浅い接合によ〕形成されたトランジスタを用いるこ
とが有利である。
−万、Ｉ”Ｌは素子間分離が不要なので集積度が高く、
大規模集積回路への応用に適している。
大規模集積回路への応用に適している。
更にＩ”Ｌはパイデー２技術であることから他の実現で
きる手段として脚光を浴びている。この■！Ｌに於いて
も浅い接合によ〕動作速度を高めかつ集積度を増すこと
が可能となる。
きる手段として脚光を浴びている。この■！Ｌに於いて
も浅い接合によ〕動作速度を高めかつ集積度を増すこと
が可能となる。
また−万このような、ＥＣＬ等の高速パイポー２回路や
Ｉ”Ｌ応用技術の一つとして高耐圧トランジスタとの共
存が考えられる。
Ｉ”Ｌ応用技術の一つとして高耐圧トランジスタとの共
存が考えられる。
近年、微細加工技術の進展とともに接合の浅いトランジ
スタによシパイ？−ラ回路の高速性、高集積度性に著し
い進歩がみられる。とルわけＦＬに於いては浅い接合の
トランジスタを用いることによシ、その高集積度性を最
大限に発揮できる。ところが高耐圧トランジスタはペー
ス拡散を浅く形成すると、ペースの拡散層、曲率半径で
ペース−コレクタ間耐圧ＢＶｃ ｌ ｏが決まり、この
耐圧を低下させてしまうことから比較的深いペース拡散
層によシ形成されてきた。従って同一トランジスタでＥ
ＣＬ等の高速パイ−−２回路あるいはＩ”Ｌと高耐圧ト
ランジスタとを形成すると、高速バイポーラ回路の高速
性あるいはＩＩＬＯ高集積高集積度−しはリニアトラン
ジスタの高耐圧性の一方が損なわれてしまう。
スタによシパイ？−ラ回路の高速性、高集積度性に著し
い進歩がみられる。とルわけＦＬに於いては浅い接合の
トランジスタを用いることによシ、その高集積度性を最
大限に発揮できる。ところが高耐圧トランジスタはペー
ス拡散を浅く形成すると、ペースの拡散層、曲率半径で
ペース−コレクタ間耐圧ＢＶｃ ｌ ｏが決まり、この
耐圧を低下させてしまうことから比較的深いペース拡散
層によシ形成されてきた。従って同一トランジスタでＥ
ＣＬ等の高速パイ−−２回路あるいはＩ”Ｌと高耐圧ト
ランジスタとを形成すると、高速バイポーラ回路の高速
性あるいはＩＩＬＯ高集積高集積度−しはリニアトラン
ジスタの高耐圧性の一方が損なわれてしまう。
また、高耐圧トランジスタを実現させるためにはリニア
トランジスタのペースと、その下に形成される？埋込み
層の間隔を太きくしなければならない。このことは一方
でＩ”Ｌのエミッタ領域に少数キャリアを多数蓄積させ
る結果となシ、Ｉ”Ｌのスイ、チンゲスピードを極めて
遅くさせる。
トランジスタのペースと、その下に形成される？埋込み
層の間隔を太きくしなければならない。このことは一方
でＩ”Ｌのエミッタ領域に少数キャリアを多数蓄積させ
る結果となシ、Ｉ”Ｌのスイ、チンゲスピードを極めて
遅くさせる。
本発明は上記点に鑑みなされ九もので、高速あるいは高
集積性の要求される第１のトランジスタの一導電型の活
性ペース領域を、高耐圧を必要とする第２のトランジス
タの活性ペース領域と同一の厚さに形成し、かつ第２の
トランジスタの活性ベース領域の周囲に深い外部ペース
層を形成することＫよりて同一チ、ｆ上に異なる機能を
有する複数のトランジスタを共存させ大半導体集積回路
を提供するものである。
集積性の要求される第１のトランジスタの一導電型の活
性ペース領域を、高耐圧を必要とする第２のトランジス
タの活性ペース領域と同一の厚さに形成し、かつ第２の
トランジスタの活性ベース領域の周囲に深い外部ペース
層を形成することＫよりて同一チ、ｆ上に異なる機能を
有する複数のトランジスタを共存させ大半導体集積回路
を提供するものである。
以下、図面を参照して本発明の詳細な説明する。第１図
は高周波トランジスタ１０．ＰＬ１２、高耐圧トランジ
スタ１４からなる半導体集積回路である。Ｐ型シリコン
基板１６上に第１ＯＮ＋型不純物層１＃が選択的に形成
されている。更にその上に第１のＮ型シリ；ンエぎタキ
シャル層ｚ０を形成し、その＄１（ＤＮｆｌｉシリコン
エ♂タキシャル層２００層面００表面と第３ＯＮ＋ ２
不純物層２１．１４を形成する。更にその上に第２のＮ
型シリ；ンエ♂タキシヤルｆｉ２６ｔ−形成し、第２の
Ｎｌｌシリコン工♂タキシャル層２６からｐＨシリコン
基板１−に達するＰ＋拡散層ＪＪｉａｔｊ＃ｂ ｔＪＪ
ｉｅ ＊ｊ１８４によυ島状領域３０ ＊ Ｊ ｊ ｅ
Ｊ ４を形成する。
は高周波トランジスタ１０．ＰＬ１２、高耐圧トランジ
スタ１４からなる半導体集積回路である。Ｐ型シリコン
基板１６上に第１ＯＮ＋型不純物層１＃が選択的に形成
されている。更にその上に第１のＮ型シリ；ンエぎタキ
シャル層ｚ０を形成し、その＄１（ＤＮｆｌｉシリコン
エ♂タキシャル層２００層面００表面と第３ＯＮ＋ ２
不純物層２１．１４を形成する。更にその上に第２のＮ
型シリ；ンエ♂タキシヤルｆｉ２６ｔ−形成し、第２の
Ｎｌｌシリコン工♂タキシャル層２６からｐＨシリコン
基板１−に達するＰ＋拡散層ＪＪｉａｔｊ＃ｂ ｔＪＪ
ｉｅ ＊ｊ１８４によυ島状領域３０ ＊ Ｊ ｊ ｅ
Ｊ ４を形成する。
ところで上記Ｐ＋屋屋敷散層Ｊｌａ＠・・・２８ｄは５
１０２等の誘電体層であってもよい。
１０２等の誘電体層であってもよい。
次に第２ＯＮ＋ Ｈ不純物層２２上の第１のＮ型層８６
に高周波トランジスタのＰ型活性ペース領域３８を浅く
形成する。また＠３ＯＮ＋整不純物層２４上に誘電体層
４０＊＊４０ｂで包囲された第２のＮ型層４２にＩ”Ｌ
ＪｊのＰ凰インノエクタ領域４４とＰＭの活性ペース領
域４６を同時に同−深さに形成し、且つ第３のＮ型層４
８に高耐圧トランジスタ１４のｐｍ活性ベース領域５０
を同様に形成する。また高耐圧トランジスタ１４の活性
ペース領域５０の周囲にＰ＋ ｓの深い外部ペース層ｊ
Ｊ ａ ｅ ｌ Ｊ ｂ を形成する。然る後にＮｆ
ｌｉ不純物を選択的に拡散させて、高周波トランジスタ
１０の工Ｚ、り領域５４とコレクタ領域５６ ＊ Ｉ”
Ｌｌ １の；レクタ領ａＳＳ、高耐圧トシンゾスタ１４
のニオ、り領域＃０とコレクタ領域ｅ２を形成する。高
周波トランジスタ１０の工＜、夕領域ｌ ４１ ＦＬＩ
２のコレクタ領域５８と高耐圧トランジスタ１４の工＜
ｙ夕領域＃０は各々活性ペース領域３Ｂ、４６．５０中
に形成される。更に５ｔｏｚ膜６４ｆ選択的に開孔して
Ａノを堆積し更にエツチングして高周波トランジスタ１
０のエミッタ電極６６、ペース電極６８とコレクタ電極
７０Ｉ”Ｌ １２のインジェクタ電極１２．ペース電極
７４とコレクタ電極７σ、高耐圧トランジスタ１４のベ
ース電極ｒ８．工ｔ、り電極８０とコレクタ電極８２を
形成する。
に高周波トランジスタのＰ型活性ペース領域３８を浅く
形成する。また＠３ＯＮ＋整不純物層２４上に誘電体層
４０＊＊４０ｂで包囲された第２のＮ型層４２にＩ”Ｌ
ＪｊのＰ凰インノエクタ領域４４とＰＭの活性ペース領
域４６を同時に同−深さに形成し、且つ第３のＮ型層４
８に高耐圧トランジスタ１４のｐｍ活性ベース領域５０
を同様に形成する。また高耐圧トランジスタ１４の活性
ペース領域５０の周囲にＰ＋ ｓの深い外部ペース層ｊ
Ｊ ａ ｅ ｌ Ｊ ｂ を形成する。然る後にＮｆ
ｌｉ不純物を選択的に拡散させて、高周波トランジスタ
１０の工Ｚ、り領域５４とコレクタ領域５６ ＊ Ｉ”
Ｌｌ １の；レクタ領ａＳＳ、高耐圧トシンゾスタ１４
のニオ、り領域＃０とコレクタ領域ｅ２を形成する。高
周波トランジスタ１０の工＜、夕領域ｌ ４１ ＦＬＩ
２のコレクタ領域５８と高耐圧トランジスタ１４の工＜
ｙ夕領域＃０は各々活性ペース領域３Ｂ、４６．５０中
に形成される。更に５ｔｏｚ膜６４ｆ選択的に開孔して
Ａノを堆積し更にエツチングして高周波トランジスタ１
０のエミッタ電極６６、ペース電極６８とコレクタ電極
７０Ｉ”Ｌ １２のインジェクタ電極１２．ペース電極
７４とコレクタ電極７σ、高耐圧トランジスタ１４のベ
ース電極ｒ８．工ｔ、り電極８０とコレクタ電極８２を
形成する。
なお高周波トランジスタ１０の活性ペース領！３８．Ｉ
”ＬＪｊのインジェクタ領域４４と活性ペース領域４６
．高耐圧トランジスタ１４の活性ペース領域５０は・０
．２〜０．５μの厚さを有する。また高周波トランジス
タ１０のエミッタ領域５４．コレクタ領域５６＊Ｉ”Ｌ
１２のコレクタ領域５８．高耐圧トランジスタ７４０！
ｔ ！Ｆタ領域６０．コレクタ領域−２は０．１〜０．
４μの厚さを有する。また高耐圧トランジスタ１４の外
部ベース層６ Ｊ ａ ｔ ５ Ｊ ｂ Ｂ １．０〜
３．ＯＩｔ Ｏ接合深さを有する。
”ＬＪｊのインジェクタ領域４４と活性ペース領域４６
．高耐圧トランジスタ１４の活性ペース領域５０は・０
．２〜０．５μの厚さを有する。また高周波トランジス
タ１０のエミッタ領域５４．コレクタ領域５６＊Ｉ”Ｌ
１２のコレクタ領域５８．高耐圧トランジスタ７４０！
ｔ ！Ｆタ領域６０．コレクタ領域−２は０．１〜０．
４μの厚さを有する。また高耐圧トランジスタ１４の外
部ベース層６ Ｊ ａ ｔ ５ Ｊ ｂ Ｂ １．０〜
３．ＯＩｔ Ｏ接合深さを有する。
ところで近年題Ｓ′！ｉｋ積回路の高速化が急速に進み
、伝搬遅延時間ｔｐｄ（ｉｎｓの論理回路がＭＯ８集積
回路でも可能になシつつあるが、現時点でみればパイ？
−ラＥＣＬ回路かシリフンデバイスの中で最も高速な論
理回路である。この高周波トランジスタを用いればｔｐ
ｄユ２００〜４００ ｐｓの論理回路が夾現できる。そ
のための必要要件としては活性ペース領域３８は可能な
＠シ薄い方が好ましく、縦方向の層の深さはｘＪ≦α５
Ａが一般に用いられる。−１高耐圧トランジスタとして
ペースコレクタ耐圧ＢＶｃ ｓ ｏン数１Ｏｖｆ：＊現
させるにはベース層の曲率半径を大きくする必要からｘ
Ｊ≧１．０μが要求される。従りて高周波トランジスタ
に要求される接合の深さと高耐圧トランジスタに要求さ
れる接合の深さとは相容れないが、上記実施例に示すよ
うに４１１成すれば高周波トランジスタ１０と高耐圧ト
ランジスタ１４とを同−半導体基板上に効果的に形成で
きる。
、伝搬遅延時間ｔｐｄ（ｉｎｓの論理回路がＭＯ８集積
回路でも可能になシつつあるが、現時点でみればパイ？
−ラＥＣＬ回路かシリフンデバイスの中で最も高速な論
理回路である。この高周波トランジスタを用いればｔｐ
ｄユ２００〜４００ ｐｓの論理回路が夾現できる。そ
のための必要要件としては活性ペース領域３８は可能な
＠シ薄い方が好ましく、縦方向の層の深さはｘＪ≦α５
Ａが一般に用いられる。−１高耐圧トランジスタとして
ペースコレクタ耐圧ＢＶｃ ｓ ｏン数１Ｏｖｆ：＊現
させるにはベース層の曲率半径を大きくする必要からｘ
Ｊ≧１．０μが要求される。従りて高周波トランジスタ
に要求される接合の深さと高耐圧トランジスタに要求さ
れる接合の深さとは相容れないが、上記実施例に示すよ
うに４１１成すれば高周波トランジスタ１０と高耐圧ト
ランジスタ１４とを同−半導体基板上に効果的に形成で
きる。
ま九上記実施例によれば、Ｉ”ｌ、ＪＪは十分に浅い接
合で形成されているため、高集積度、高速性に優れ、た
とえば選択酸化膜でｌｌＬｒ−ト間會分離しても、ＩＩ
Ｌｆｆ−）間の相互作用は十分小さくてすむ。−万高耐
圧ト２ンゾスメ１４の活性ペース領域５ｇは浅い接合で
形成されても、深い外部ベース層５２＊ｅ５１ｂで周囲
を囲まれているので、ペース領域の周辺での曲率半径は
大きい。従ってペース−コレクタ耐圧。
合で形成されているため、高集積度、高速性に優れ、た
とえば選択酸化膜でｌｌＬｒ−ト間會分離しても、ＩＩ
Ｌｆｆ−）間の相互作用は十分小さくてすむ。−万高耐
圧ト２ンゾスメ１４の活性ペース領域５ｇは浅い接合で
形成されても、深い外部ベース層５２＊ｅ５１ｂで周囲
を囲まれているので、ペース領域の周辺での曲率半径は
大きい。従ってペース−コレクタ耐圧。
ＢＶｃ Ｂ Ｏは７０〜ＳＯＶと非常に高くとれ、工々
ツターコレクタ耐圧ＢＶｃりも約３０Ｖと高くできた。
ツターコレクタ耐圧ＢＶｃりも約３０Ｖと高くできた。
また深い外部ベース層５ ｊ ａ ｗ ５７ ｂを形成
しても第１のＮ＋聾不純物層１８がよシ深く形成されて
いるため、・ペースからのびたを２層が第１ＯＮ＋型不
純物層１１に達して耐圧を低下させてしまうという不都
合は発生しない。−万Ｉ”Ｌ１２はペース領域４６と第
３の？微不純物層２４との間隔が狭いため、エミッタ領
域に於いて少数キャリアが蓄積されることが殆んどなく
高速動作が可能である。従って本発明によればＩＩＬ
１２と高耐圧トランジスタ１４とを同一半導体基板上に
効果的に形成できる。
しても第１のＮ＋聾不純物層１８がよシ深く形成されて
いるため、・ペースからのびたを２層が第１ＯＮ＋型不
純物層１１に達して耐圧を低下させてしまうという不都
合は発生しない。−万Ｉ”Ｌ１２はペース領域４６と第
３の？微不純物層２４との間隔が狭いため、エミッタ領
域に於いて少数キャリアが蓄積されることが殆んどなく
高速動作が可能である。従って本発明によればＩＩＬ
１２と高耐圧トランジスタ１４とを同一半導体基板上に
効果的に形成できる。
また上記実施例のように高耐圧トランジスタ１４を高周
波トランジスタ１０や１”Ｌ１２ｊ−同一の拡散層で形
成することは、製造コストを下げ、所定特性を有するト
ランジスタを再現性よ（製造するという観点からも望ま
しい。従って高耐圧トランジスｐ１４の活性ペース領域
５０のｘｊに対して著しく深い外部ベース層５２ａ。
波トランジスタ１０や１”Ｌ１２ｊ−同一の拡散層で形
成することは、製造コストを下げ、所定特性を有するト
ランジスタを再現性よ（製造するという観点からも望ま
しい。従って高耐圧トランジスｐ１４の活性ペース領域
５０のｘｊに対して著しく深い外部ベース層５２ａ。
５２ｂｔ−形成することは高耐圧トランジスタ製造上よ
）大きな効果が期待できる。
）大きな効果が期待できる。
なお上述した実施例では、深いＰ外部ベース層６２ｈ、
５２ｂを高耐圧トランジスタ１４の外周部に設けたが、
Ｉ”Ｌｌ：ｌの活性ペース領域４６の周囲に形成しても
よい。そのように構成すれば更にＩＩＬ １２の動作速
度を同上できる。
５２ｂを高耐圧トランジスタ１４の外周部に設けたが、
Ｉ”Ｌｌ：ｌの活性ペース領域４６の周囲に形成しても
よい。そのように構成すれば更にＩＩＬ １２の動作速
度を同上できる。
次に第２図を参照して本発明に係る別の実施例を説明す
る。本実施例に於けるＩ”Ｌｌ：Ｉはセルファ２イン減
である。セルファラインｆｆ１ｉ”Ｌ１２に於いては、
コレクタ拡散源であシ且つ引き出し配線であるＮ＋型多
結晶シリコン８４に対し自己整合的にベースコンタクト
ホールを開孔させる必要から、Ｎ＋型コレクタ領域５８
の横方向の拡がシは最小限にしなければならない。
る。本実施例に於けるＩ”Ｌｌ：Ｉはセルファ２イン減
である。セルファラインｆｆ１ｉ”Ｌ１２に於いては、
コレクタ拡散源であシ且つ引き出し配線であるＮ＋型多
結晶シリコン８４に対し自己整合的にベースコンタクト
ホールを開孔させる必要から、Ｎ＋型コレクタ領域５８
の横方向の拡がシは最小限にしなければならない。
上記拡がりは通常０．２μ程度が好ましく、高々０．４
１Ａが上限である。０．４μ以下ならば良好なペース−
コレクタ耐圧かえられ、α４μ以上になるとＮ＋型コレ
クタ領域５８が、自己整合的に開孔したベースコンタク
トホール部に達する場合が生じるのでペースコレクタ間
にリークが発生し易くなる。
１Ａが上限である。０．４μ以下ならば良好なペース−
コレクタ耐圧かえられ、α４μ以上になるとＮ＋型コレ
クタ領域５８が、自己整合的に開孔したベースコンタク
トホール部に達する場合が生じるのでペースコレクタ間
にリークが発生し易くなる。
なお第２図の実施例は＠１図の実施例と略同−であるの
で、同一箇所には同一符号を付しその詳しい説明を省略
する。
で、同一箇所には同一符号を付しその詳しい説明を省略
する。
以上詳述したように本発明によれば浅い活性ベース領域
が要求される第１のトランジスタト深い活性ペース領域
が要求される＠２のトランジスタとが同一半導体基板に
形成された半導体集積回路を提供できる。
が要求される第１のトランジスタト深い活性ペース領域
が要求される＠２のトランジスタとが同一半導体基板に
形成された半導体集積回路を提供できる。
第１図は本発明に係る半導体集積回路の断面図、第２図
は本発明に係る別の半導体集積回路の断面図である。 １０・・・高周波トランジスタ、１２・・・Ｉ”Ｌ％１
４・・・高耐圧トランジスタ、１６・・・Ｐ型シリコン
基板、１８・・・第１ＯＮ＋型不純物層、２ｏ・・・第
１のＮ型シリコンエピタキシャル層、ＸＺ・・・第２の
Ｎ＋型不純物層、２４・・・第３のＮ＋型不純物Ｎｊ、
ｚｒ；・・・第２のＮ型シリコンエピタキシャル層、１
８ ａ ＊ ２８ｂ ｔ ２８ ｃ ＋ ２８ ｄ”’
Ｐ＋型拡散層、１０，３２．３４・・・島状領域、３６
・・・第１のＮ型層、３８・・・Ｐ型ベース領域、４０
ａ。 ４０ｂ・・・鰐電体層、４２・・・第２のＮ型層、４４
・・・Ｐ型インジェクタ領域、４６・・・Ｐ型ベース領
域、４８・・・第３のＮ型層、５０・・・Ｐ型ベース領
域、５３ ａ 、 ５ Ｊ ｂ ・”外部ベース層、５
４ 、６０・・・エン、夕領斌、５６．６８．６２・・
・コシフタ領域、６４・・・５ｉｏ２膜、６６ｍｇｏ・
・・エン、り電極、６Ｂ、１４．１８・・・ペース電極
、１０゜１６．８２・・・コレクタ電極、７２・・・イ
ンジェクタ電極、８４・・・Ｎ” Ｗ多結晶シリコン。
は本発明に係る別の半導体集積回路の断面図である。 １０・・・高周波トランジスタ、１２・・・Ｉ”Ｌ％１
４・・・高耐圧トランジスタ、１６・・・Ｐ型シリコン
基板、１８・・・第１ＯＮ＋型不純物層、２ｏ・・・第
１のＮ型シリコンエピタキシャル層、ＸＺ・・・第２の
Ｎ＋型不純物層、２４・・・第３のＮ＋型不純物Ｎｊ、
ｚｒ；・・・第２のＮ型シリコンエピタキシャル層、１
８ ａ ＊ ２８ｂ ｔ ２８ ｃ ＋ ２８ ｄ”’
Ｐ＋型拡散層、１０，３２．３４・・・島状領域、３６
・・・第１のＮ型層、３８・・・Ｐ型ベース領域、４０
ａ。 ４０ｂ・・・鰐電体層、４２・・・第２のＮ型層、４４
・・・Ｐ型インジェクタ領域、４６・・・Ｐ型ベース領
域、４８・・・第３のＮ型層、５０・・・Ｐ型ベース領
域、５３ ａ 、 ５ Ｊ ｂ ・”外部ベース層、５
４ 、６０・・・エン、夕領斌、５６．６８．６２・・
・コシフタ領域、６４・・・５ｉｏ２膜、６６ｍｇｏ・
・・エン、り電極、６Ｂ、１４．１８・・・ペース電極
、１０゜１６．８２・・・コレクタ電極、７２・・・イ
ンジェクタ電極、８４・・・Ｎ” Ｗ多結晶シリコン。
Claims (5)
- （１） 半導体基板に形成され一導電型の活性ペース
領域の厚みがα５Ｊ以下であるｔｘｌのトランジスタと
、前記半導体基板に形成され前記第１のトランジスタと
略同じ厚みの活性ペース領域を有し且つ活性ペース領域
の周囲に１゜０μ以上の深さを有する外部ペース層が形
成された第２のトランジスタとからなる半導体集積回路
において、前記第２のトランジスタで構成されるパイデ
ー２回路に供給される電源電圧あるいはオーシンコレク
タに供給される電圧が、前記第１のトランジスタで構成
されるパイーーラ回路に供給される電圧よシ高いことを
特徴とする半導体集積回路。 - （２）前記第１と第２のトランジスタは、各活性ペース
領域で囲まれた０、４μ以下の厚みを有する逆導電型の
不純物領域を有すること１に％徴とする特許請求の範囲
第（１）項記載の半導体集積回路。 - （３）前記第１のトランジスタがＩ”Ｌであることを特
徴とする特許請求の範囲第（１）項または第（２）項記
載の半導体集積回路。 - （４）前記＠ｌのトランジスタによりＩＣＣＬ回路が構
成されることを特徴とする特許請求の範囲第（１）項ま
たは第（２）項記載の半導体集積回路。 - （５） 前記ＩＩｌのトランジスタの活性ペース領域
下に存在するメ高濃度不純物領域は、前記第２のトラン
ジスタの活性ペース領域下に存在する高濃度不純物領域
より浅く形成されていることを特徴とする特許請求の範
囲第（１）項ないし第（４）項のいずれかに記載の半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125101A JPS5827356A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125101A JPS5827356A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827356A true JPS5827356A (ja) | 1983-02-18 |
| JPH0131305B2 JPH0131305B2 (ja) | 1989-06-26 |
Family
ID=14901873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125101A Granted JPS5827356A (ja) | 1981-08-10 | 1981-08-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935800A (en) * | 1986-05-27 | 1990-06-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128861A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor integrated circuit device and method of fabricating the same |
| JPS5660047A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Manufacture of semiconductor device |
-
1981
- 1981-08-10 JP JP56125101A patent/JPS5827356A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55128861A (en) * | 1979-03-28 | 1980-10-06 | Hitachi Ltd | Semiconductor integrated circuit device and method of fabricating the same |
| JPS5660047A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4935800A (en) * | 1986-05-27 | 1990-06-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131305B2 (ja) | 1989-06-26 |
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