JPH0695752A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0695752A JPH0695752A JP5147673A JP14767393A JPH0695752A JP H0695752 A JPH0695752 A JP H0695752A JP 5147673 A JP5147673 A JP 5147673A JP 14767393 A JP14767393 A JP 14767393A JP H0695752 A JPH0695752 A JP H0695752A
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- semiconductor integrated
- integrated circuit
- voltage
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Abstract
(57)【要約】
【目的】 外部から供給される電源電圧よりも低い電圧
(降圧電圧)をチップ内で発生し、この降圧電圧をチッ
プ内の電源電圧として使用する半導体集積回路に関し、
構成を複雑化することなく、しかも電力消費の点でも有
利な正の温度特性をもつ降圧電源回路の提供を目的とす
る。 【構成】 第1の電源線の電位Vccよりも低く、且つ、
第2の電源線の電位Vssよりも高い電位の降圧電源電圧
VINT を発生する降圧電源回路22を具備する半導体集
積回路であって、前記降圧電源回路22が発生する降圧
電源電圧VINT を、前記半導体集積回路の温度の上昇に
伴って、より高い電位の電圧となるように構成する。
(降圧電圧)をチップ内で発生し、この降圧電圧をチッ
プ内の電源電圧として使用する半導体集積回路に関し、
構成を複雑化することなく、しかも電力消費の点でも有
利な正の温度特性をもつ降圧電源回路の提供を目的とす
る。 【構成】 第1の電源線の電位Vccよりも低く、且つ、
第2の電源線の電位Vssよりも高い電位の降圧電源電圧
VINT を発生する降圧電源回路22を具備する半導体集
積回路であって、前記降圧電源回路22が発生する降圧
電源電圧VINT を、前記半導体集積回路の温度の上昇に
伴って、より高い電位の電圧となるように構成する。
Description
【0001】
【産業上の利用分野】本発明は、外部から供給される電
源電圧よりも低い電圧(降圧電圧)をチップ内で発生
し、この降圧電圧をチップ内の電源電圧として使用する
半導体集積回路に関する。一般に、半導体集積回路の電
力消費を抑えるため、あるいはトランジスタ等の素子サ
イズの微細化に伴う耐圧不足を解消するために、電源電
圧よりも低い降圧電圧が使用される。
源電圧よりも低い電圧(降圧電圧)をチップ内で発生
し、この降圧電圧をチップ内の電源電圧として使用する
半導体集積回路に関する。一般に、半導体集積回路の電
力消費を抑えるため、あるいはトランジスタ等の素子サ
イズの微細化に伴う耐圧不足を解消するために、電源電
圧よりも低い降圧電圧が使用される。
【0002】
【従来の技術】図16は降圧電源発生回路の一例を示す
ブロック回路図である。図16において、降圧電源回路
1(22)で作られた降圧電圧VINT は、外部から供給
される高電位側の電源VCCよりも低く、且つ、同じく外
部から供給される低電位側の電源VSSよりも高い一定の
電圧であり、この降圧電圧VINT は、特に限定しない
が、リングオシレータ7を構成する多段のインバータゲ
ート2〜6(段数は一例)の+(プラス)電源に与えら
れる。なお、インバータゲート2〜6の−(マイナス)
電源には低電位電圧VSSが与えられている。
ブロック回路図である。図16において、降圧電源回路
1(22)で作られた降圧電圧VINT は、外部から供給
される高電位側の電源VCCよりも低く、且つ、同じく外
部から供給される低電位側の電源VSSよりも高い一定の
電圧であり、この降圧電圧VINT は、特に限定しない
が、リングオシレータ7を構成する多段のインバータゲ
ート2〜6(段数は一例)の+(プラス)電源に与えら
れる。なお、インバータゲート2〜6の−(マイナス)
電源には低電位電圧VSSが与えられている。
【0003】リングオシレータ7の周波数φOSCは、
例えば、DRAM,PSRAM,VSRAMなどのリフ
レッシュ時間の制御に使用され、インバータゲート2〜
6の段数をN、遅延時間をtpLH ,tpHL とすると、次
式で与えられる。 φOSC=1/{N(tpLH +tpHL )} … ここで、tpLH は入力がLレベルに変化した際に出力が
Hレベルにスイッチするまでの遅延時間、tpHL はその
反対の場合の遅延時間であり、電源電圧や温度の変動に
敏感である。
例えば、DRAM,PSRAM,VSRAMなどのリフ
レッシュ時間の制御に使用され、インバータゲート2〜
6の段数をN、遅延時間をtpLH ,tpHL とすると、次
式で与えられる。 φOSC=1/{N(tpLH +tpHL )} … ここで、tpLH は入力がLレベルに変化した際に出力が
Hレベルにスイッチするまでの遅延時間、tpHL はその
反対の場合の遅延時間であり、電源電圧や温度の変動に
敏感である。
【0004】図17は、複数のPNダイオードD1 ,D
2 ,…,Dn-1 ,Dn をシリーズ接続した降圧電源回路
の例である。ダイオード1個の順方向電圧をVFR、接続
個数をMとすると、降圧電圧(降圧電源電圧)VINT は
次式で与えられる。 VINT =VFR×M … 少ない部品点数で済むが、ダイオードは温度に対して約
2mV/℃の負の温度依存性(温度が上がるとVFRが下が
る)をもつため、特に、リフレッシュ時間制御用のリン
グオシレータ7と組み合せたときに、以下に述べる不都
合を生ずることがある。
2 ,…,Dn-1 ,Dn をシリーズ接続した降圧電源回路
の例である。ダイオード1個の順方向電圧をVFR、接続
個数をMとすると、降圧電圧(降圧電源電圧)VINT は
次式で与えられる。 VINT =VFR×M … 少ない部品点数で済むが、ダイオードは温度に対して約
2mV/℃の負の温度依存性(温度が上がるとVFRが下が
る)をもつため、特に、リフレッシュ時間制御用のリン
グオシレータ7と組み合せたときに、以下に述べる不都
合を生ずることがある。
【0005】一般に、DRAM,PSRAM,VSRA
Mなどのリフレッシュ時間は、温度が高くなるほど短く
する必要がある。これは、高温下ではセルの電荷が失わ
れやすくなるからである。すなわち、セル側から見た場
合の適正なリフレッシュサイクル(言い替えれば、記憶
保持時間(要求リフレッシュサイクル))tREF は、図1
8に示すように、温度が高くなるほど短くなる傾向を示
し、例えば0℃と100℃の間では「1:1/10」も
の開きがある。
Mなどのリフレッシュ時間は、温度が高くなるほど短く
する必要がある。これは、高温下ではセルの電荷が失わ
れやすくなるからである。すなわち、セル側から見た場
合の適正なリフレッシュサイクル(言い替えれば、記憶
保持時間(要求リフレッシュサイクル))tREF は、図1
8に示すように、温度が高くなるほど短くなる傾向を示
し、例えば0℃と100℃の間では「1:1/10」も
の開きがある。
【0006】一方、かかるリフレッシュ時間を決めるた
めのリングオシレータの出力φOSCのサイクル時間
(言い替えれば実際のリフレッシュサイクル)t
CYC は、VIN T の温度変化、すなわち、ダイオードD1
〜Dn の負の温度依存性の影響で温度が高くなるほど長
くなる傾向を示し、例えば、0℃と100℃の間では
「1:2」もの開きがある。このtCYC の変化は、図1
8に示すように、tREF とは逆向きであるから、特に、
中・高温域にかけてリフレッシュが間に合わなくなり、
セルの保持情報を消失するという致命的な不都合を生じ
る。
めのリングオシレータの出力φOSCのサイクル時間
(言い替えれば実際のリフレッシュサイクル)t
CYC は、VIN T の温度変化、すなわち、ダイオードD1
〜Dn の負の温度依存性の影響で温度が高くなるほど長
くなる傾向を示し、例えば、0℃と100℃の間では
「1:2」もの開きがある。このtCYC の変化は、図1
8に示すように、tREF とは逆向きであるから、特に、
中・高温域にかけてリフレッシュが間に合わなくなり、
セルの保持情報を消失するという致命的な不都合を生じ
る。
【0007】これを回避するために、従来は、φOSC
を高周波数側に設定することにより、ワーストケースと
なる高温域(例えば100°)でのtCYC がほぼtREF
と一致するようにしていた。すなわち、図4のtCYC を
図面下側に平行移動させていた。
を高周波数側に設定することにより、ワーストケースと
なる高温域(例えば100°)でのtCYC がほぼtREF
と一致するようにしていた。すなわち、図4のtCYC を
図面下側に平行移動させていた。
【0008】
【発明が解決しようとする課題】しかしながら、かかる
対策では、高温域でのリフレッシュ回数を適正化できる
ものの、中・低温域ではリフレッシュ回数が過剰となっ
てしまい、この中・高温域は常用温度域でもあるから、
電力消費が大幅に増えるといった不具合がある。なお、
図19に示すバンドギャップ基準電圧形基本回路(band
gap voltage reference)を降圧電源回路とすることも考
えられる。この図19において、Q1 〜Q3 はnpn型
のバイポーラトランジスタ、R1 〜R3 は抵抗、IC は
定電流源である。出力電圧VINT は、Q3 のベース−エ
ミッタ間電圧VBE3 と負荷抵抗R 2 の両端電圧I2 R2
の和で与えられる。VBE3 は負の温度係数、I2 R2 は
正の温度係数を持つために、VBE3 とI2 R2 の割合を
最適化することにより、温度が高くなるほどVINT が大
きくなるような温度特性を持たせることができる。これ
によれば、tCYC の傾きを右肩下がりに変化させて、t
REF の傾きに近づけることができるが、バイポーラトラ
ンジスタを使うので、電力消費を十分に抑制できない欠
点がある。
対策では、高温域でのリフレッシュ回数を適正化できる
ものの、中・低温域ではリフレッシュ回数が過剰となっ
てしまい、この中・高温域は常用温度域でもあるから、
電力消費が大幅に増えるといった不具合がある。なお、
図19に示すバンドギャップ基準電圧形基本回路(band
gap voltage reference)を降圧電源回路とすることも考
えられる。この図19において、Q1 〜Q3 はnpn型
のバイポーラトランジスタ、R1 〜R3 は抵抗、IC は
定電流源である。出力電圧VINT は、Q3 のベース−エ
ミッタ間電圧VBE3 と負荷抵抗R 2 の両端電圧I2 R2
の和で与えられる。VBE3 は負の温度係数、I2 R2 は
正の温度係数を持つために、VBE3 とI2 R2 の割合を
最適化することにより、温度が高くなるほどVINT が大
きくなるような温度特性を持たせることができる。これ
によれば、tCYC の傾きを右肩下がりに変化させて、t
REF の傾きに近づけることができるが、バイポーラトラ
ンジスタを使うので、電力消費を十分に抑制できない欠
点がある。
【0009】そこで、本発明は、構成を複雑化すること
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路の提供を目的とする。
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路の提供を目的とする。
【0010】
【課題を解決するための手段】図1は本発明の半導体集
積回路における降圧電源回路の原理構成を示す回路図で
ある。本発明によれば、第1の電源線の電位Vccよりも
低く、且つ、第2の電源線の電位Vssよりも高い電位の
降圧電源電圧VINT を発生する降圧電源回路22を具備
する半導体集積回路であって、前記降圧電源回路22が
発生する降圧電源電圧VINT を、前記半導体集積回路の
温度の上昇に伴って、より高い電位の電圧となるように
したことを特徴とする半導体集積回路が提供される。
積回路における降圧電源回路の原理構成を示す回路図で
ある。本発明によれば、第1の電源線の電位Vccよりも
低く、且つ、第2の電源線の電位Vssよりも高い電位の
降圧電源電圧VINT を発生する降圧電源回路22を具備
する半導体集積回路であって、前記降圧電源回路22が
発生する降圧電源電圧VINT を、前記半導体集積回路の
温度の上昇に伴って、より高い電位の電圧となるように
したことを特徴とする半導体集積回路が提供される。
【0011】また、降圧電源回路22は、デプリーショ
ン型MOSトランジスタDMOSおよび抵抗手段Rを備
え、該デプリーション型MOSトランジスタDMOSの
ドレインを前記第1の電源線に接続し、ゲートを前記第
2の電源線に接続し、且つ、ソースを前記抵抗手段Rを
介して前記第2の電源線に接続するようになっている。
ン型MOSトランジスタDMOSおよび抵抗手段Rを備
え、該デプリーション型MOSトランジスタDMOSの
ドレインを前記第1の電源線に接続し、ゲートを前記第
2の電源線に接続し、且つ、ソースを前記抵抗手段Rを
介して前記第2の電源線に接続するようになっている。
【0012】
【作用】本発明では、デプリーション型MOSトランジ
スタ(以下、DMOS)のゲート−ソース間電圧が抵抗
手段Rの両端に現れ、この電圧が降圧電圧として取り出
される。ここで、上記構成のDMOSのゲート−ソース
間電圧VGSは、ゲート側を基準とするとソース側が正極
性となる一定の電位であり、DMOSは、この電位を下
回る負電位がゲートに与えられるまでオンを接続するい
わゆるノーマリオン型の素子である。上記一定の電位
は、エンハンスメント型MOSトランジスタ(以下、E
MOS)のしきい値に相当するものである。一般にしき
い値はEMOSに対してだけ用いられる呼称であるが、
本明細書中では便宜的に同呼称を使用するものとする
と、DMOSのしきい値は正の温度依存性を持つため、
上記実施例によって取り出される降圧電圧は、温度が高
くなるほどその電位を上昇させることになる。
スタ(以下、DMOS)のゲート−ソース間電圧が抵抗
手段Rの両端に現れ、この電圧が降圧電圧として取り出
される。ここで、上記構成のDMOSのゲート−ソース
間電圧VGSは、ゲート側を基準とするとソース側が正極
性となる一定の電位であり、DMOSは、この電位を下
回る負電位がゲートに与えられるまでオンを接続するい
わゆるノーマリオン型の素子である。上記一定の電位
は、エンハンスメント型MOSトランジスタ(以下、E
MOS)のしきい値に相当するものである。一般にしき
い値はEMOSに対してだけ用いられる呼称であるが、
本明細書中では便宜的に同呼称を使用するものとする
と、DMOSのしきい値は正の温度依存性を持つため、
上記実施例によって取り出される降圧電圧は、温度が高
くなるほどその電位を上昇させることになる。
【0013】したがって、かかる降圧電圧を、例えば、
リフレッシュ時間を決定するためのオシレータ回路に適
用すれば、その発振周波数φOSCの周期を温度の上昇
に伴って短くなるように補正でき、DRAM,PSRA
M,VSRAMなどのリフレッシュ回数を環境温度に合
わせて適正化できる。なお、DMOSの個数を増やすほ
ど、温度に対する降圧電圧の変化幅すなわち温度感度を
大きくできるので好ましい。
リフレッシュ時間を決定するためのオシレータ回路に適
用すれば、その発振周波数φOSCの周期を温度の上昇
に伴って短くなるように補正でき、DRAM,PSRA
M,VSRAMなどのリフレッシュ回数を環境温度に合
わせて適正化できる。なお、DMOSの個数を増やすほ
ど、温度に対する降圧電圧の変化幅すなわち温度感度を
大きくできるので好ましい。
【0014】また、EMOSを併用すれば、その温度係
数(負)によって降圧電圧を減少側に修正できるから、
その修正分だけDMOSの個数を増やすことができ、温
度感度をとらにアップできる。
数(負)によって降圧電圧を減少側に修正できるから、
その修正分だけDMOSの個数を増やすことができ、温
度感度をとらにアップできる。
【0015】
【実施例】以下、図面を参照して、本発明に係る半導体
集積回路の実施例を説明する。図2〜図10は本発明に
係る半導体集積回路の第1の実施例を示す図であり、D
RAMに適用した例である。まず、構成を説明する。図
2において、参照符号10は第1クロックジェネレー
タ、11は第2クロックジェネレータ、12はライトク
ロックジェネレータ、13はモードコントロール回路、
14はデータ入力バッファ、15はデータ出力バッフ
ァ、16はアドレスバッファ(含むプリデコーダ)、1
7はロウデコーダ、18はコラムデコーダ、19はセン
スアンプ(含むI/Oゲート)、20はメモリセルアレ
イ、21はリフレッシュアドレスカウンタ、22は降圧
電源回路、23は、リングオシレータ23a、分周回路
23b、基板バイアスジェネレータ23cおよびタイミ
ング回路23d等を含むセルフリフレッシュ系回路群で
ある。
集積回路の実施例を説明する。図2〜図10は本発明に
係る半導体集積回路の第1の実施例を示す図であり、D
RAMに適用した例である。まず、構成を説明する。図
2において、参照符号10は第1クロックジェネレー
タ、11は第2クロックジェネレータ、12はライトク
ロックジェネレータ、13はモードコントロール回路、
14はデータ入力バッファ、15はデータ出力バッフ
ァ、16はアドレスバッファ(含むプリデコーダ)、1
7はロウデコーダ、18はコラムデコーダ、19はセン
スアンプ(含むI/Oゲート)、20はメモリセルアレ
イ、21はリフレッシュアドレスカウンタ、22は降圧
電源回路、23は、リングオシレータ23a、分周回路
23b、基板バイアスジェネレータ23cおよびタイミ
ング回路23d等を含むセルフリフレッシュ系回路群で
ある。
【0016】なお、RAS(バー)はロウアドレススト
ローブ信号、CAS(バー)はコラムアドレスストロー
ブ信号、WE(バー)はライトイネーブル信号、OE
(バー)はアウトプットイネーブル信号、A0 〜A11は
アドレス信号、DQi は入出力データ、VCCは高電位側
電源、VSSは低電位側電源、VINT は降圧電源、φSR
はリフレッシュサイクルモード信号である。
ローブ信号、CAS(バー)はコラムアドレスストロー
ブ信号、WE(バー)はライトイネーブル信号、OE
(バー)はアウトプットイネーブル信号、A0 〜A11は
アドレス信号、DQi は入出力データ、VCCは高電位側
電源、VSSは低電位側電源、VINT は降圧電源、φSR
はリフレッシュサイクルモード信号である。
【0017】このような構成において、RASの立ち下
がりタイミングでA1 〜A11がロウアドレスとして取り
込まれ、また、CASの立ち下がりタイミングでA1 〜
A11がコラムアドレスとして取り込まれる。そして、こ
れらのアドレスによってメモリセルアレイ20がアクセ
スされ、WEがアクティブであればデータの書き込み、
あるいはOEがアクティブであればデータの読み出しが
行われる。
がりタイミングでA1 〜A11がロウアドレスとして取り
込まれ、また、CASの立ち下がりタイミングでA1 〜
A11がコラムアドレスとして取り込まれる。そして、こ
れらのアドレスによってメモリセルアレイ20がアクセ
スされ、WEがアクティブであればデータの書き込み、
あるいはOEがアクティブであればデータの読み出しが
行われる。
【0018】ここで、DRAMのメモリセルは、所定時
間(リフレッシュタイム)ごとに内容をリフレッシュし
なければならない。リフレッシュタイムの規格内に、リ
ードサイクル、ライトサイクル、またはリードモディフ
ァイライトサイクル等を実行したときは、当該処理の対
象となったセルは自動的にリフレッシュされるが、そう
でないときは、強制的にリフレッシュ動作を実行させる
必要がある。
間(リフレッシュタイム)ごとに内容をリフレッシュし
なければならない。リフレッシュタイムの規格内に、リ
ードサイクル、ライトサイクル、またはリードモディフ
ァイライトサイクル等を実行したときは、当該処理の対
象となったセルは自動的にリフレッシュされるが、そう
でないときは、強制的にリフレッシュ動作を実行させる
必要がある。
【0019】すなわち、リフレッシュタイムの規格内に
リードライトが行われなかったことをモードコントロー
ル回路13が検知すると、この回路から信号φSRが出
力され、これにより、リフレッシュアドレスカウンタ2
1が動作を開始してリフレッシュ用の内部アドレスを発
生すると共に、セルフリフレッシュ系回路23が動作を
開始し、リングオシレータ23aからのφOSCを分周
回路23bで分周した後、その分周出力とタイミング回
路23dからの出力とのアンド論理結果が第1クロック
ジェネレータ10に与えられ、セルフリフレッシュが開
始される。
リードライトが行われなかったことをモードコントロー
ル回路13が検知すると、この回路から信号φSRが出
力され、これにより、リフレッシュアドレスカウンタ2
1が動作を開始してリフレッシュ用の内部アドレスを発
生すると共に、セルフリフレッシュ系回路23が動作を
開始し、リングオシレータ23aからのφOSCを分周
回路23bで分周した後、その分周出力とタイミング回
路23dからの出力とのアンド論理結果が第1クロック
ジェネレータ10に与えられ、セルフリフレッシュが開
始される。
【0020】図3は、降圧電源回路22の構成図であ
る。降圧電源発生回路22は、外部から供給される高電
位側電源(線)VCCにドレインを接続した2個のデプリ
ーション型MOSトランジスタDMOS11,DMOS12
と、DMOS11のソースと低電位側電源(線)VSSとの
間に接続された抵抗(抵抗手段)R11と、DMOS12の
ソースとVSSとの間に抵抗(抵抗手段)R12を介して接
続されたダイオード接続のエンハンスメント型MOSト
ランジスタEMOS11とを備え、DMOS11のゲートを
VSSに接続して構成する。
る。降圧電源発生回路22は、外部から供給される高電
位側電源(線)VCCにドレインを接続した2個のデプリ
ーション型MOSトランジスタDMOS11,DMOS12
と、DMOS11のソースと低電位側電源(線)VSSとの
間に接続された抵抗(抵抗手段)R11と、DMOS12の
ソースとVSSとの間に抵抗(抵抗手段)R12を介して接
続されたダイオード接続のエンハンスメント型MOSト
ランジスタEMOS11とを備え、DMOS11のゲートを
VSSに接続して構成する。
【0021】このような構成において、DMOS11およ
びDMOS12は共にノーマリオン型の素子、すなわちゲ
ート電位をソース電位よりも "ある電位" だけ低下させ
たときにオフとなる素子である。ある電位はEMOS
(ノーマリィオフ型の素子)のしきい値VTHに相当する
電位であり、ゲート電位を基準(0V)とすると、EM
OSでは「負」のソース電位、DMOSでは「正」のソ
ース電位となる(但し、nチャネル型MOSの場合)。
びDMOS12は共にノーマリオン型の素子、すなわちゲ
ート電位をソース電位よりも "ある電位" だけ低下させ
たときにオフとなる素子である。ある電位はEMOS
(ノーマリィオフ型の素子)のしきい値VTHに相当する
電位であり、ゲート電位を基準(0V)とすると、EM
OSでは「負」のソース電位、DMOSでは「正」のソ
ース電位となる(但し、nチャネル型MOSの場合)。
【0022】例えば、DMOS11,DMOS12およびE
MOS11の各しきい値(の絶対値)を0.5Vとする
と、DMOS11のゲート−ソース間電圧VGS(DMOS11)と
DMOS12のゲート−ソース間電圧VGS(DMOS12)は共に
+0.5V、EMOS11のゲート−ソース間電圧V
GS(EMOS11)は逆極性の−0.5Vとなる。したがって、
DMOS11のゲート電位(VSS)を基準にすると、DM
OS11のソース電位は+0.5V(=VGS(DMOS11))、
DMOS12のソース電位は+1.0V(=VGS(DMOS1 1)
+VGS(DMOS12))、EMOS11のソース電位は+0.5
(=VGS(DMOS11)+V GS(DMOS12)+VGS(EMOS11))で与
えられる。すなわち、VINT は、図4に示すように、0
V+VGS(DMOS11)+VGS(DMOS12)のレベルA(+1.0
V)からVGS(E MOS11)だけ下がったレベルB(+0.5
V)に安定する。
MOS11の各しきい値(の絶対値)を0.5Vとする
と、DMOS11のゲート−ソース間電圧VGS(DMOS11)と
DMOS12のゲート−ソース間電圧VGS(DMOS12)は共に
+0.5V、EMOS11のゲート−ソース間電圧V
GS(EMOS11)は逆極性の−0.5Vとなる。したがって、
DMOS11のゲート電位(VSS)を基準にすると、DM
OS11のソース電位は+0.5V(=VGS(DMOS11))、
DMOS12のソース電位は+1.0V(=VGS(DMOS1 1)
+VGS(DMOS12))、EMOS11のソース電位は+0.5
(=VGS(DMOS11)+V GS(DMOS12)+VGS(EMOS11))で与
えられる。すなわち、VINT は、図4に示すように、0
V+VGS(DMOS11)+VGS(DMOS12)のレベルA(+1.0
V)からVGS(E MOS11)だけ下がったレベルB(+0.5
V)に安定する。
【0023】ここで、DMOSのしきい値が「正」の温
度係数をもつのに対し、EMOSのしきい値は「負」の
温度係数をもつ。すなわち、温度の上昇に伴ってDMO
Sのしきい値はその値を増大側に変化させるのに対し、
EMOSのしきい値は減少側に変化する。ある温度変化
におけるDMOSのしきい値変化量をΔVTHD 、EMO
Sのしきい値変化量をΔVTHE とすると、VINT は、 VINT =|VTH(DMOS11)+VTH(DMOS12)+2ΔVTHD | −VTH(EMOS11)+ΔVTH(EMOS11) … で与えられ、2ΔVTHD +ΔVTHE の上昇が見込める。
図5は、レベルAとレベルB(=VINT )の温度特性を
示す図であり、両特性線の傾きの違いは、DMOSとE
MOSの温度係数の違いに依存する。
度係数をもつのに対し、EMOSのしきい値は「負」の
温度係数をもつ。すなわち、温度の上昇に伴ってDMO
Sのしきい値はその値を増大側に変化させるのに対し、
EMOSのしきい値は減少側に変化する。ある温度変化
におけるDMOSのしきい値変化量をΔVTHD 、EMO
Sのしきい値変化量をΔVTHE とすると、VINT は、 VINT =|VTH(DMOS11)+VTH(DMOS12)+2ΔVTHD | −VTH(EMOS11)+ΔVTH(EMOS11) … で与えられ、2ΔVTHD +ΔVTHE の上昇が見込める。
図5は、レベルAとレベルB(=VINT )の温度特性を
示す図であり、両特性線の傾きの違いは、DMOSとE
MOSの温度係数の違いに依存する。
【0024】以上述べたように、本実施例では、VSSの
レベル(0V)にEMOS2段分のしきい値を加え、そ
の加算電位からEMOS1段分のしきい値を減算した電
位を抵抗R12の両端から取り出すので、例えば、DRA
M等のリフレッシュ周期を決定するためのリングオシレ
ータに好適な降圧電圧VINT を生成することができる。
レベル(0V)にEMOS2段分のしきい値を加え、そ
の加算電位からEMOS1段分のしきい値を減算した電
位を抵抗R12の両端から取り出すので、例えば、DRA
M等のリフレッシュ周期を決定するためのリングオシレ
ータに好適な降圧電圧VINT を生成することができる。
【0025】すなわち、温度の上昇に伴って降圧電圧V
INT の電位が高くなるため、リングオシレータ23a
(図2参照)の出力φOSCが温度上昇と共に高周波数
側へと変化し、その結果、図18のtCYC の傾きが左肩
下がりになってtREF との差が詰められる。したがっ
て、要求リフレッシュサイクルに合わせてφOSCが変
化するようになり、低温域から高温域までの様々な温度
に対して常にリフレッシュサイクルを適正にコントロー
ルでき、特に、常用温度域での過剰なリフレッシュ動作
を回避して電力消費を抑えることができる。また、MO
Sトランジスタを使用するので、言い替えればバイアス
電流を必要とするバイポーラトランジスタを使用しない
ので、電力消費の小さい降圧電源回路22を提供でき
る。
INT の電位が高くなるため、リングオシレータ23a
(図2参照)の出力φOSCが温度上昇と共に高周波数
側へと変化し、その結果、図18のtCYC の傾きが左肩
下がりになってtREF との差が詰められる。したがっ
て、要求リフレッシュサイクルに合わせてφOSCが変
化するようになり、低温域から高温域までの様々な温度
に対して常にリフレッシュサイクルを適正にコントロー
ルでき、特に、常用温度域での過剰なリフレッシュ動作
を回避して電力消費を抑えることができる。また、MO
Sトランジスタを使用するので、言い替えればバイアス
電流を必要とするバイポーラトランジスタを使用しない
ので、電力消費の小さい降圧電源回路22を提供でき
る。
【0026】なお、上記実施例では、2個のDMOSと
1個のEMOSを使用しているが、低電位の降圧電圧V
INT でよければ、1個のDMOSで構成することも可能
である。すなわち、図3のDMOS11のソースからV
INT を取り出してもよく、この場合のVINT は、DMO
S11のしきい値だけVSSから上がった電位となる。ま
た、DMOSやEMOSのしきい値は、プロセスパラメ
ータの変動によりわずかにバラツクことがあるが、かか
るバラツキは、例えば図6に示すように、EMOS11の
ソースと抵抗R12の間に調整用の抵抗RT を設け、この
抵抗RT をトリミングすることにより修正可能である。
1個のEMOSを使用しているが、低電位の降圧電圧V
INT でよければ、1個のDMOSで構成することも可能
である。すなわち、図3のDMOS11のソースからV
INT を取り出してもよく、この場合のVINT は、DMO
S11のしきい値だけVSSから上がった電位となる。ま
た、DMOSやEMOSのしきい値は、プロセスパラメ
ータの変動によりわずかにバラツクことがあるが、かか
るバラツキは、例えば図6に示すように、EMOS11の
ソースと抵抗R12の間に調整用の抵抗RT を設け、この
抵抗RT をトリミングすることにより修正可能である。
【0027】また、図7に示すように、DMOSを多段
に接続してもよい。例えば、図示のようにDMOS21か
らDMOS24までの4段とすると、しきい値4段分上が
ったレベル(1段分を+0.5Vとすると、4段分で+
2V)からEMOS1段分下がったレベルをVINT の電
位とすることができ、高電位のVINT を必要とする用途
に好適なものとすることができる。なお、図7におい
て、R21〜R24は抵抗(抵抗手段)である。
に接続してもよい。例えば、図示のようにDMOS21か
らDMOS24までの4段とすると、しきい値4段分上が
ったレベル(1段分を+0.5Vとすると、4段分で+
2V)からEMOS1段分下がったレベルをVINT の電
位とすることができ、高電位のVINT を必要とする用途
に好適なものとすることができる。なお、図7におい
て、R21〜R24は抵抗(抵抗手段)である。
【0028】また、プロセスパラメータによってしきい
値が変動し、VINT が所望の電位に達しなかった場合
は、図8に示すように、DMOS21〜DMOS24のソー
ス側(またはドレイン側若しくは両側)に、トリミング
用の抵抗RT21 〜RT24 を挿入してもよい。また、図9
に示すように、ダイオード接続したEMOS31,EMO
S32(バイポーラトランジスタでもよい)を抵抗手段と
して用いても構わない。
値が変動し、VINT が所望の電位に達しなかった場合
は、図8に示すように、DMOS21〜DMOS24のソー
ス側(またはドレイン側若しくは両側)に、トリミング
用の抵抗RT21 〜RT24 を挿入してもよい。また、図9
に示すように、ダイオード接続したEMOS31,EMO
S32(バイポーラトランジスタでもよい)を抵抗手段と
して用いても構わない。
【0029】また、図10に示すように、各トランジス
タ(図ではDMOS41,DMOS42およびEMOS41)
の基板電位とそれぞれのソース電位とを同一電位として
もよい。バックバイアスの影響をなくすことができる。
すなわち、図10の降圧電源回路によれば、各デプリー
ション型およびエンハンスメント型MOSトランジスタ
DMOS41,DMOS42;EMOS41におけるしきい値
電圧を正確に規定して、降圧電源回路における温度特性
をより正確に設定して、最適な温度補償を行うことがで
きる。
タ(図ではDMOS41,DMOS42およびEMOS41)
の基板電位とそれぞれのソース電位とを同一電位として
もよい。バックバイアスの影響をなくすことができる。
すなわち、図10の降圧電源回路によれば、各デプリー
ション型およびエンハンスメント型MOSトランジスタ
DMOS41,DMOS42;EMOS41におけるしきい値
電圧を正確に規定して、降圧電源回路における温度特性
をより正確に設定して、最適な温度補償を行うことがで
きる。
【0030】図11〜図15は本発明に係る半導体集積
回路の第2の実施例を示す図であり、図11は本発明の
半導体集積回路における降圧電源回路の第2の実施例を
説明するための図である。図11に示されるように、本
第2実施例の降圧電源回路1(22)の出力(降圧電源
電圧)VINT は、図16に示す降圧電源回路と同様に、
インバータ2〜6で構成されたリングオシレータ7に供
給されるようになっている。しかし、本実施例では、高
電位側の電源線には、通常の高電圧Vccよりも高い電位
の超高電圧SVccが印加されるようになっている。
回路の第2の実施例を示す図であり、図11は本発明の
半導体集積回路における降圧電源回路の第2の実施例を
説明するための図である。図11に示されるように、本
第2実施例の降圧電源回路1(22)の出力(降圧電源
電圧)VINT は、図16に示す降圧電源回路と同様に、
インバータ2〜6で構成されたリングオシレータ7に供
給されるようになっている。しかし、本実施例では、高
電位側の電源線には、通常の高電圧Vccよりも高い電位
の超高電圧SVccが印加されるようになっている。
【0031】すなわち、本第2実施例の降圧電源回路1
(22)では、第1の電源線を通常の高電位電圧Vccよ
りも高い超高電圧SVccを供給する超高電位電源線と
し、且つ、第2の電源線を通常の低電位電圧Vssを供給
する低電位電源線とするようになっている。図12は図
11の降圧電源回路における温度特性を示す図である。
同図からも明らかなように、図11の降圧電源回路にお
いて、通常の高電位電圧Vccを印加した場合の温度特性
αは、通常の高電位電圧Vccよりも高い超高電圧SVcc
印加した場合には、温度特性α’のようになり、また、
通常の高電位電圧Vccを印加した場合の温度特性βは、
超高電圧SVcc印加した場合には、温度特性β’のよう
になる。これによって、降圧電圧(降圧電源電圧)V
INT の電位を、通常の高電位電圧Vccを印加した場合よ
りも高い電位まで変化させ、すなわち、リフレッシュサ
イクル(リングオシレータの出力φOSC)をより短い
周期まで変化させ、より広い範囲において温度補償を行
えるようになっている。
(22)では、第1の電源線を通常の高電位電圧Vccよ
りも高い超高電圧SVccを供給する超高電位電源線と
し、且つ、第2の電源線を通常の低電位電圧Vssを供給
する低電位電源線とするようになっている。図12は図
11の降圧電源回路における温度特性を示す図である。
同図からも明らかなように、図11の降圧電源回路にお
いて、通常の高電位電圧Vccを印加した場合の温度特性
αは、通常の高電位電圧Vccよりも高い超高電圧SVcc
印加した場合には、温度特性α’のようになり、また、
通常の高電位電圧Vccを印加した場合の温度特性βは、
超高電圧SVcc印加した場合には、温度特性β’のよう
になる。これによって、降圧電圧(降圧電源電圧)V
INT の電位を、通常の高電位電圧Vccを印加した場合よ
りも高い電位まで変化させ、すなわち、リフレッシュサ
イクル(リングオシレータの出力φOSC)をより短い
周期まで変化させ、より広い範囲において温度補償を行
えるようになっている。
【0032】図13は本発明の半導体集積回路における
降圧電源回路の第3の実施例を示す回路図である。同図
において、参照符号10は、図1に示す降圧電源回路2
2に対応するものである。図13に示されるように、本
第3実施例は、降圧電源回路10(22)の降圧電圧V
INT を出力する出力端に定電流源CCSとして機能する
Pチャネル型MOSトランジスタを接続するようになっ
ている。すなわち、Pチャネル型MOSトランジスタの
ソースを高電位電源線(Vcc)に接続し、ゲートを低電
位電源線(Vss)に接続し、そして、ドレインを降圧電
源回路の出力端(VINT )に接続するようになってい
る。これにより、高電位電源線(Vcc)から低電位電源
線(Vss)へ、Pチャネル型MOSトランジスタ(CC
S)および抵抗Rを介して一定の電流が常に流れ、降圧
電源回路が発生する降圧電圧VINT を、所定温度以下の
温度の低下に対しても一定のレベル以上の電位に保持す
るようになっている。
降圧電源回路の第3の実施例を示す回路図である。同図
において、参照符号10は、図1に示す降圧電源回路2
2に対応するものである。図13に示されるように、本
第3実施例は、降圧電源回路10(22)の降圧電圧V
INT を出力する出力端に定電流源CCSとして機能する
Pチャネル型MOSトランジスタを接続するようになっ
ている。すなわち、Pチャネル型MOSトランジスタの
ソースを高電位電源線(Vcc)に接続し、ゲートを低電
位電源線(Vss)に接続し、そして、ドレインを降圧電
源回路の出力端(VINT )に接続するようになってい
る。これにより、高電位電源線(Vcc)から低電位電源
線(Vss)へ、Pチャネル型MOSトランジスタ(CC
S)および抵抗Rを介して一定の電流が常に流れ、降圧
電源回路が発生する降圧電圧VINT を、所定温度以下の
温度の低下に対しても一定のレベル以上の電位に保持す
るようになっている。
【0033】図14は降圧電源回路における要求リフレ
ッシュサイクルtREF とリングオシレータの出力φOS
Cのサイクル時間tCYC1との関係を示す図であり、図1
5は図13の降圧電源回路における要求リフレッシュサ
イクルtREF とリングオシレータの出力φOSCのサイ
クル時間tCYC2との関係を示す図である。まず、図14
に示されるように、例えば、図1に示す降圧電源回路2
2の出力電圧(VINT )をリングオシレータ(7)に供
給して、DRAMのセルフリフレッシュ動作を行わせた
場合、温度T1 以下の温度に対しては、リングオシレー
タの出力φOSCのサイクル時間(リフレッシュサイク
ル)tCYC1の方が、要求されるリフレッシュサイクル
(記憶保持時間)tREF よりも長くなってしまい、デー
タ保持が不可能となる。このことは、温度補償の温度設
定範囲を温度T1 よりも高い温度にしなければならな
ず、温度補償の範囲を狭めることをも意味する。
ッシュサイクルtREF とリングオシレータの出力φOS
Cのサイクル時間tCYC1との関係を示す図であり、図1
5は図13の降圧電源回路における要求リフレッシュサ
イクルtREF とリングオシレータの出力φOSCのサイ
クル時間tCYC2との関係を示す図である。まず、図14
に示されるように、例えば、図1に示す降圧電源回路2
2の出力電圧(VINT )をリングオシレータ(7)に供
給して、DRAMのセルフリフレッシュ動作を行わせた
場合、温度T1 以下の温度に対しては、リングオシレー
タの出力φOSCのサイクル時間(リフレッシュサイク
ル)tCYC1の方が、要求されるリフレッシュサイクル
(記憶保持時間)tREF よりも長くなってしまい、デー
タ保持が不可能となる。このことは、温度補償の温度設
定範囲を温度T1 よりも高い温度にしなければならな
ず、温度補償の範囲を狭めることをも意味する。
【0034】これに対して、図15に示されるように、
例えば、図13に示す本第3実施例の降圧電源回路10
をリングオシレータ(7)に供給して、DRAMのセル
フリフレッシュ動作を行わせた場合、Pチャネル型MO
SトランジスタCCSによって、抵抗Rを介して一定の
電流が常に流れ、降圧電圧VINT は、常に一定のレベル
以上の電位に保持される。すなわち、温度T2 以下の温
度に対しても、リフレッシュサイクルtCYC2が一定のレ
ベル以上に長くならず、リフレッシュサイクルt
CYC2は、常に、要求されるリフレッシュサイクルtREF
よりも短くなって、データ保持を確実に行うことができ
る。換言すると、本第3実施例によれば、温度補償の範
囲を広げることができる。
例えば、図13に示す本第3実施例の降圧電源回路10
をリングオシレータ(7)に供給して、DRAMのセル
フリフレッシュ動作を行わせた場合、Pチャネル型MO
SトランジスタCCSによって、抵抗Rを介して一定の
電流が常に流れ、降圧電圧VINT は、常に一定のレベル
以上の電位に保持される。すなわち、温度T2 以下の温
度に対しても、リフレッシュサイクルtCYC2が一定のレ
ベル以上に長くならず、リフレッシュサイクルt
CYC2は、常に、要求されるリフレッシュサイクルtREF
よりも短くなって、データ保持を確実に行うことができ
る。換言すると、本第3実施例によれば、温度補償の範
囲を広げることができる。
【0035】図20は本発明の半導体集積回路における
降圧電源回路の基本的変形を示す回路図であり、図21
は図20の変形を適用した本発明に係る降圧電源回路の
一実施例を示す回路図である。図1〜図12に示す実施
例において、降圧電源回路を構成するデプリーション型
MOSトランジスタおよびエンハンスメント型MOSト
ランジスタは、Nチャネル型MOSトランジスタとして
構成したが、本発明に係る半導体集積回路(降圧電源回
路)は、図20〜図24に示すように、デプリーション
型MOSトランジスタおよびエンハンスメント型MOS
トランジスタをPチャネル型MOSトランジスタとして
構成することもできる。
降圧電源回路の基本的変形を示す回路図であり、図21
は図20の変形を適用した本発明に係る降圧電源回路の
一実施例を示す回路図である。図1〜図12に示す実施
例において、降圧電源回路を構成するデプリーション型
MOSトランジスタおよびエンハンスメント型MOSト
ランジスタは、Nチャネル型MOSトランジスタとして
構成したが、本発明に係る半導体集積回路(降圧電源回
路)は、図20〜図24に示すように、デプリーション
型MOSトランジスタおよびエンハンスメント型MOS
トランジスタをPチャネル型MOSトランジスタとして
構成することもできる。
【0036】すなわち、図1の降圧電源回路22におい
ては、Nチャネル型のデプリーション型MOSトランジ
スタDMOSのドレインが第1の電源線(高電位電源
線)Vccに接続され、ゲートが第2の電源線(低電位電
源線)Vssに接続され、そして、ソースがダイオード接
続されたNチャネル型のエンハンスメント型MOSトラ
ンジスタEMOSおよび抵抗Rを介して第2の電源線V
ssに接続されている。そして、出力電圧(降圧電源電
圧)VINT は、エンハンスメント型MOSトランジスタ
EMOSと抵抗Rとの接続個所から取り出されるように
なっている。
ては、Nチャネル型のデプリーション型MOSトランジ
スタDMOSのドレインが第1の電源線(高電位電源
線)Vccに接続され、ゲートが第2の電源線(低電位電
源線)Vssに接続され、そして、ソースがダイオード接
続されたNチャネル型のエンハンスメント型MOSトラ
ンジスタEMOSおよび抵抗Rを介して第2の電源線V
ssに接続されている。そして、出力電圧(降圧電源電
圧)VINT は、エンハンスメント型MOSトランジスタ
EMOSと抵抗Rとの接続個所から取り出されるように
なっている。
【0037】これに対して、図20に示す基本的変形の
降圧電源回路922においては、Pチャネル型のデプリ
ーション型MOSトランジスタDMOSのドレインが第
1の電源線(低電位電源線)Vssに接続され、ゲートが
第2の電源線(高電位電源線)Vccに接続され、そし
て、ソースがダイオード接続されたPチャネル型のエン
ハンスメント型MOSトランジスタEMOSおよび抵抗
Rを介して第2の電源線Vccに接続されている。そし
て、出力電圧(降圧電源電圧)VINT は、エンハンスメ
ント型MOSトランジスタEMOSと抵抗Rとの接続個
所から取り出されるようになっている。
降圧電源回路922においては、Pチャネル型のデプリ
ーション型MOSトランジスタDMOSのドレインが第
1の電源線(低電位電源線)Vssに接続され、ゲートが
第2の電源線(高電位電源線)Vccに接続され、そし
て、ソースがダイオード接続されたPチャネル型のエン
ハンスメント型MOSトランジスタEMOSおよび抵抗
Rを介して第2の電源線Vccに接続されている。そし
て、出力電圧(降圧電源電圧)VINT は、エンハンスメ
ント型MOSトランジスタEMOSと抵抗Rとの接続個
所から取り出されるようになっている。
【0038】図21に示す降圧電源回路は、図3の降圧
電源回路に対応するもので、デプリーション型MOSト
ランジスタDMOS11, DMOS12およびエンハンスメ
ント型MOSトランジスタEMOS11をPチャネル型M
OSトランジスタとして構成したものである。ここで、
デプリーション型MOSトランジスタDMOS11, DM
OS12のドレインは低電位電源線(第1の電源線)Vss
に接続され、デプリーション型MOSトランジスタDM
OS11のソースは抵抗R11を介して高電位電源線(第2
の電源線)Vccに接続され、そして、デプリーション型
MOSトランジスタDMOS12のソースはダイオード接
続されたエンハンスメント型MOSトランジスタEMO
S11を介して高電位電源線(第2の電源線)Vccに接続
されている。
電源回路に対応するもので、デプリーション型MOSト
ランジスタDMOS11, DMOS12およびエンハンスメ
ント型MOSトランジスタEMOS11をPチャネル型M
OSトランジスタとして構成したものである。ここで、
デプリーション型MOSトランジスタDMOS11, DM
OS12のドレインは低電位電源線(第1の電源線)Vss
に接続され、デプリーション型MOSトランジスタDM
OS11のソースは抵抗R11を介して高電位電源線(第2
の電源線)Vccに接続され、そして、デプリーション型
MOSトランジスタDMOS12のソースはダイオード接
続されたエンハンスメント型MOSトランジスタEMO
S11を介して高電位電源線(第2の電源線)Vccに接続
されている。
【0039】図22は図21の降圧電源回路における降
圧電圧の電位レベルを示す図であり、図4に対応するも
のである。また、図23は図21の降圧電源回路におけ
る降圧電圧の温度特性を示す図でり、図5に対応するも
のである。そして、図24は図21の降圧電源回路を適
用したリングオシレータの一例を示す回路図であり、図
16に対応するものである。
圧電圧の電位レベルを示す図であり、図4に対応するも
のである。また、図23は図21の降圧電源回路におけ
る降圧電圧の温度特性を示す図でり、図5に対応するも
のである。そして、図24は図21の降圧電源回路を適
用したリングオシレータの一例を示す回路図であり、図
16に対応するものである。
【0040】図24に示すように、図21の降圧電源回
路901をインバータ902〜906で構成したリング
オシレータ907に適用した場合、該リングオシレータ
907の駆動電圧は高電位電源電圧VccとノードDの電
圧(VINT )との差電圧(Vcc−VINT )となるため、
図23に示すように、温度の上昇に対してノードDの電
圧が低下すると、リングオシレータ907の発振周波数
は、温度の上昇に伴って高くなる。
路901をインバータ902〜906で構成したリング
オシレータ907に適用した場合、該リングオシレータ
907の駆動電圧は高電位電源電圧VccとノードDの電
圧(VINT )との差電圧(Vcc−VINT )となるため、
図23に示すように、温度の上昇に対してノードDの電
圧が低下すると、リングオシレータ907の発振周波数
は、温度の上昇に伴って高くなる。
【0041】すなわち、温度の上昇に伴って駆動電圧
(Vcc−VINT )が高くなるため、リングオシレータ9
07(図24参照)の出力φOSCが温度上昇と共に高
周波数側へと変化し、低温域から高温域までの様々な温
度に対して常にリフレッシュサイクルを適正にコントロ
ールでき、特に、常用温度域での過剰なリフレッシュ動
作を回避して電力消費を抑えることができる。
(Vcc−VINT )が高くなるため、リングオシレータ9
07(図24参照)の出力φOSCが温度上昇と共に高
周波数側へと変化し、低温域から高温域までの様々な温
度に対して常にリフレッシュサイクルを適正にコントロ
ールでき、特に、常用温度域での過剰なリフレッシュ動
作を回避して電力消費を抑えることができる。
【0042】以上の説明では、主に、降圧電源回路をD
RAMのセルフリフレッシュ回路に適用する場合を説明
したが、本発明に係る降圧電源回路を有する半導体集積
回路は、DRAMに限定されず、様々な回路に対して適
用することができるのはいうまでもない。
RAMのセルフリフレッシュ回路に適用する場合を説明
したが、本発明に係る降圧電源回路を有する半導体集積
回路は、DRAMに限定されず、様々な回路に対して適
用することができるのはいうまでもない。
【0043】
【発明の効果】本発明によれば、構成を複雑化すること
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路を提供でき、例えば、DRAM等のリフ
レッシュ周期を決定するためのリングオシレータに好適
な降圧電圧VINT を生成することができる。
なく、しかも電力消費の点でも有利な正の温度特性をも
つ降圧電源回路を提供でき、例えば、DRAM等のリフ
レッシュ周期を決定するためのリングオシレータに好適
な降圧電圧VINT を生成することができる。
【図1】本発明の半導体集積回路における降圧電源回路
の原理構成を示す回路図である。
の原理構成を示す回路図である。
【図2】本発明に係る半導体集積回路の一実施例の全体
構成を示すブロック図である。
構成を示すブロック図である。
【図3】本発明の半導体集積回路における降圧電源回路
の第1の実施例を示す回路図である。
の第1の実施例を示す回路図である。
【図4】図3の降圧電源回路における降圧電圧の電位レ
ベルを示す図である。
ベルを示す図である。
【図5】図3の降圧電源回路における降圧電圧の温度特
性を示す図である。
性を示す図である。
【図6】本発明の半導体集積回路における降圧電源回路
の第1の変形例を示す回路図である。
の第1の変形例を示す回路図である。
【図7】本発明の半導体集積回路における降圧電源回路
の第2の変形例を示す回路図である。
の第2の変形例を示す回路図である。
【図8】本発明の半導体集積回路における降圧電源回路
の第3の変形例を示す回路図である。
の第3の変形例を示す回路図である。
【図9】本発明の半導体集積回路における降圧電源回路
の第4の変形例を示す回路図である。
の第4の変形例を示す回路図である。
【図10】本発明の半導体集積回路における降圧電源回
路の第5の変形例を示す回路図である。
路の第5の変形例を示す回路図である。
【図11】本発明の半導体集積回路における降圧電源回
路の第2の実施例を示すブロック回路図である。
路の第2の実施例を示すブロック回路図である。
【図12】図11の降圧電源回路における温度特性を示
す図である。
す図である。
【図13】本発明の半導体集積回路における降圧電源回
路の第3の実施例を示す回路図である。
路の第3の実施例を示す回路図である。
【図14】降圧電源回路における要求リフレッシュサイ
クルとリングオシレータの出力のサイクル時間との関係
を示す図である。
クルとリングオシレータの出力のサイクル時間との関係
を示す図である。
【図15】図13の降圧電源回路における要求リフレッ
シュサイクルとリングオシレータの出力のサイクル時間
との関係を示す図である。
シュサイクルとリングオシレータの出力のサイクル時間
との関係を示す図である。
【図16】降圧電源発生回路の一例を示すブロック回路
図である。
図である。
【図17】従来の降圧電源発生回路の一例を示すブロッ
ク回路図である。
ク回路図である。
【図18】図16の降圧電源発生回路における要求リフ
レッシュサイクルとリングオシレータの出力のサイクル
時間との関係を示す図である。
レッシュサイクルとリングオシレータの出力のサイクル
時間との関係を示す図である。
【図19】従来の降圧電源発生回路の他の例を示す回路
図である。
図である。
【図20】本発明の半導体集積回路における降圧電源回
路の基本的変形を示す回路図である。
路の基本的変形を示す回路図である。
【図21】図20の変形を適用した本発明に係る降圧電
源回路の一実施例を示す回路図である。
源回路の一実施例を示す回路図である。
【図22】図21の降圧電源回路における降圧電圧の電
位レベルを示す図である。
位レベルを示す図である。
【図23】図21の降圧電源回路における降圧電圧の温
度特性を示す図である。
度特性を示す図である。
【図24】図21の降圧電源回路を適用したリングオシ
レータの一例を示す回路図である。
レータの一例を示す回路図である。
DMOS,DMOS11,DMOS12…デプリーション型
MOSトランジスタ EMOS,EMOS11…エンハンスメント型MOSトラ
ンジスタ R,R11,R12…抵抗(抵抗手段) SVCC…超高電位側電源(超高電位側電源線) VCC…高電位側電源(高電位側電源線) VSS…低電位側電源(低電位側電源線) VINT …降圧電圧(降圧電源電圧) 1,10,22…降圧電源回路
MOSトランジスタ EMOS,EMOS11…エンハンスメント型MOSトラ
ンジスタ R,R11,R12…抵抗(抵抗手段) SVCC…超高電位側電源(超高電位側電源線) VCC…高電位側電源(高電位側電源線) VSS…低電位側電源(低電位側電源線) VINT …降圧電圧(降圧電源電圧) 1,10,22…降圧電源回路
Claims (11)
- 【請求項1】 第1の電源線の電位(Vcc, SVcc)よ
りも低く、且つ、第2の電源線の電位(Vss)よりも高
い電位の降圧電源電圧(VINT )を発生する降圧電源回
路(22)を具備する半導体集積回路であって、 前記降圧電源回路(22)が発生する降圧電源電圧を、
前記半導体集積回路の温度の上昇に伴って、より高い電
位の電圧となるようにしたことを特徴とする半導体集積
回路。 - 【請求項2】 前記降圧電源回路(22)は、デプリー
ション型MOSトランジスタ(DMOS)および抵抗手
段(R)を備え、該デプリーション型MOSトランジス
タ(DMOS)のドレインを前記第1の電源線に接続
し、ゲートを前記第2の電源線に接続し、且つ、ソース
を前記抵抗手段(R)を介して前記第2の電源線に接続
するようにしたことを特徴とする請求項1の半導体集積
回路。 - 【請求項3】 前記降圧電源回路(22)は、さらに、
ダイオード接続のエンハンスメント型MOSトランジス
タ(EMOS)を備え、該エンハンスメント型MOSト
ランジスタを、前記デプリーション型MOSトランジス
タ(DMOS)と前記抵抗手段(R)との間に挿入した
ことを特徴とする請求項2の半導体集積回路。 - 【請求項4】 前記降圧電源回路(22)は、 第1番目から第n番目までのn個のデプリーション型M
OSトランジスタ(DMOS11,DMOS12;DMOS
21〜DMOS24)および該n個のデプリーション型MO
Sトランジスタに対してそれぞれ設けたn個の抵抗手段
(R11,R12;R21〜R24)を備え、 前記n個のデプリーション型MOSトランジスタのドレ
インをそれぞれ前記第1の電源線に接続し、 前記n個のデプリーション型MOSトランジスタのソー
スを対応するn個の抵抗手段(R11,R12;R21〜
R24)を介してそれぞれ前記第2の電源線に接続し、前
記第1番目のデプリーション型MOSトランジスタ(D
MOS11;DMOS 21)のゲートを前記第2の電源線に
接続し、そして、 第i(iは2〜n)番目のデプリーション型MOSトラ
ンジスタのゲートを第i−1番目のデプリーション型M
OSトランジスタのソースに接続したことを特徴とする
請求項1の半導体集積回路。 - 【請求項5】 前記降圧電源回路(22)は、さらに、
ダイオード接続のエンハンスメント型MOSトランジス
タ(EMOS11)を備え、該エンハンスメント型MOS
トランジスタを、前記第n番目のデプリーション型MO
Sトランジスタ(DMOS12;DMOS24)のソースと
当該第n番目のデプリーション型MOSトランジスタに
対応する抵抗手段(R12;R24)との間に挿入したこと
を特徴とする請求項4の半導体集積回路。 - 【請求項6】 前記各デプリーション型およびエンハン
スメント型MOSトランジスタ(DMOS41,DMOS
42;EMOS41)のソースを、前記半導体集積回路の基
板にそれぞれ接続するようにしたことを特徴とする請求
項2〜5のいずれかの半導体集積回路。 - 【請求項7】 前記半導体集積回路は、ダイナミック・
ランダム・アクセス・メモリを構成し、前記降圧回路
(22)が発生する降圧電圧(VINT )を、該ダイナミ
ック・ランダム・アクセス・メモリにおけるセルフリフ
レッシュ回路(23;23a)に供給し、該セルフリフ
レッシュ回路におけるリフレッシュ周期を、前記半導体
集積回路の温度の上昇に伴って、より短くするようにし
たことを特徴とする請求項1の半導体集積回路。 - 【請求項8】 前記第1の電源線を通常の高電位電圧
(Vcc)を供給する高電位電源線とし、且つ、前記第2
の電源線を通常の低電位電圧(Vss)を供給する低電位
電源線としたことを特徴とする請求項1の半導体集積回
路。 - 【請求項9】 前記第1の電源線を通常の高電位電圧
(Vcc)よりも高い超高電圧(SVcc)を供給する超高
電位電源線とし、且つ、前記第2の電源線を通常の低電
位電圧(Vss)を供給する低電位電源線としたことを特
徴とする請求項1の半導体集積回路。 - 【請求項10】 前記半導体集積回路は、さらに、前記
降圧電源回路(22)の降圧電圧(VINT ) を出力する
出力端に接続された定電流供給手段(CCS)を備え、
該降圧電源回路が発生する降圧電圧(VINT ) を、所定
温度以下の温度の低下に対しても一定のレベル以上の電
位に保持するようにしたことを特徴とする請求項1の半
導体集積回路。 - 【請求項11】 前記定電流供給手段(CCS)を、P
チャネル型MOSトランジスタで構成したことを特徴と
する請求項10の半導体集積回路。
Priority Applications (5)
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---|---|---|---|
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KR1019930011960A KR100258224B1 (ko) | 1992-07-01 | 1993-06-29 | 라벨용 필름 |
KR1019930011959A KR0126243B1 (ko) | 1992-06-29 | 1993-06-29 | 자기재생기능을 갖는 반도체 메모리장치 |
US08/083,443 US5499213A (en) | 1992-06-29 | 1993-06-29 | Semiconductor memory device having self-refresh function |
IT93MI001390A IT1265136B1 (it) | 1992-06-29 | 1993-06-29 | Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica |
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JP17060292 | 1992-06-29 | ||
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
JP2007014082A (ja) * | 2005-06-29 | 2007-01-18 | Sharp Corp | スイッチング電源回路及びそれを用いた電子機器 |
US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
JP2009188609A (ja) * | 2008-02-05 | 2009-08-20 | Seiko Instruments Inc | プルダウン回路を備える半導体装置 |
CN110168934A (zh) * | 2017-01-04 | 2019-08-23 | 罗伯特·博世有限公司 | 振荡器设备 |
-
1993
- 1993-06-18 JP JP14767393A patent/JP3285664B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7268592B2 (en) | 2002-05-31 | 2007-09-11 | Fujitsu Limited | Input/output buffer for protecting a circuit from signals received from external devices |
WO2004079908A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体集積回路 |
US7019418B2 (en) | 2003-03-06 | 2006-03-28 | Fujitsu Limited | Power control circuit with reduced power consumption |
US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
JP2007014082A (ja) * | 2005-06-29 | 2007-01-18 | Sharp Corp | スイッチング電源回路及びそれを用いた電子機器 |
JP4562596B2 (ja) * | 2005-06-29 | 2010-10-13 | シャープ株式会社 | スイッチング電源回路及びそれを用いた電子機器 |
JP2009188609A (ja) * | 2008-02-05 | 2009-08-20 | Seiko Instruments Inc | プルダウン回路を備える半導体装置 |
TWI456899B (zh) * | 2008-02-05 | 2014-10-11 | Seiko Instr Inc | 下拉電路及半導體裝置 |
CN110168934A (zh) * | 2017-01-04 | 2019-08-23 | 罗伯特·博世有限公司 | 振荡器设备 |
KR20190102247A (ko) * | 2017-01-04 | 2019-09-03 | 로베르트 보쉬 게엠베하 | 오실레이터 장치 |
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---|---|
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