JPS5824020B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5824020B2 JPS5824020B2 JP54160826A JP16082679A JPS5824020B2 JP S5824020 B2 JPS5824020 B2 JP S5824020B2 JP 54160826 A JP54160826 A JP 54160826A JP 16082679 A JP16082679 A JP 16082679A JP S5824020 B2 JPS5824020 B2 JP S5824020B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- width
- main surface
- bonding
- wire
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
この発明は樹脂封止型半導体装置に係り、特に半導体チ
ップが取りつけられるリードフレームの改良に関する。
ップが取りつけられるリードフレームの改良に関する。
側脂封止型半導体装置は、長尺の金属薄板をエツチング
加工やプレス加工をして、半導体チップを取りつける支
持域であるアイランドと、半導体ナツプへの電気信号の
入出力経路となるインナーリードとアウターリードとが
設けられたリードフレームを用いて普通形成されている
。
加工やプレス加工をして、半導体チップを取りつける支
持域であるアイランドと、半導体ナツプへの電気信号の
入出力経路となるインナーリードとアウターリードとが
設けられたリードフレームを用いて普通形成されている
。
一方半導体チップは半導体ウェハからの収率を向上させ
るためにも、半導体チップ自体の寸法が縮少される傾向
にある。
るためにも、半導体チップ自体の寸法が縮少される傾向
にある。
このような傾向に従って半導体チップが取りつけられる
リードフレームは多リード品およびインナーリードのワ
イヤーボンディングに対する適正な先端位置石よび所定
表面幅が要求されるものである。
リードフレームは多リード品およびインナーリードのワ
イヤーボンディングに対する適正な先端位置石よび所定
表面幅が要求されるものである。
しかしながらエツチングによってリードフレームを金属
薄板から製造するときには、そのインナーリードの先端
部の形状は金属薄板の板厚と同程度の抜き落し幅が必要
であるため、アイランドに取りつけられた半導体ナツプ
の電極とインナーリードの先端との距離は前記したリー
ドフレーム製造時の条件に制限されて適正にワイヤボン
ディングすることができる距離に短縮することは出来な
かった。
薄板から製造するときには、そのインナーリードの先端
部の形状は金属薄板の板厚と同程度の抜き落し幅が必要
であるため、アイランドに取りつけられた半導体ナツプ
の電極とインナーリードの先端との距離は前記したリー
ドフレーム製造時の条件に制限されて適正にワイヤボン
ディングすることができる距離に短縮することは出来な
かった。
したがって、ワイヤーボンディングするときワイヤの長
さを長くしなければならず、封止時にボンディングワイ
ヤとボンディングワイヤ、ボンディングワイヤとリード
フレームのアイランド、ボンディングワイヤとインナー
リードの接触による短絡不良をひきおこすことが多かっ
た。
さを長くしなければならず、封止時にボンディングワイ
ヤとボンディングワイヤ、ボンディングワイヤとリード
フレームのアイランド、ボンディングワイヤとインナー
リードの接触による短絡不良をひきおこすことが多かっ
た。
この発明はこのような不良を除去するためになされたも
のであって、半導体チップの接着されるリードフレーム
を改良して良好な特性を有する樹脂封止型半導体装置を
提供するものである。
のであって、半導体チップの接着されるリードフレーム
を改良して良好な特性を有する樹脂封止型半導体装置を
提供するものである。
すなわちインナーリードの先端部分の形状を改良し、そ
れによってインナーリードピッチが小さく出来、半導体
チップが小さくなってもワイヤボンディングを効率的に
行って、特性の向上をはかることを特徴とするものであ
る。
れによってインナーリードピッチが小さく出来、半導体
チップが小さくなってもワイヤボンディングを効率的に
行って、特性の向上をはかることを特徴とするものであ
る。
以下図面を参照してこの発明の実施例について説明する
。
。
インナーリードの形状は従来は第1図、第2図に示すよ
うな先端部をしていた。
うな先端部をしていた。
すなわち第1図は幅方向断面図であり、第2図は長手方
向断面図である。
向断面図である。
第1図においてインナーリード1のワイヤボンディング
される主面2と、これと反対側の主面3とはその幅が等
しく、かつ抜き洛し幅、すなわち図にAにて示す幅がリ
ードの厚さtの半分にエツチングされて形成されている
。
される主面2と、これと反対側の主面3とはその幅が等
しく、かつ抜き洛し幅、すなわち図にAにて示す幅がリ
ードの厚さtの半分にエツチングされて形成されている
。
また第2図においてインナーリード1の主面2と他の主
面3とはその先端からアイランド(図示せず)に至る距
離は共に等しく、かつ抜き落し幅Bもリードの厚さtの
半分にエツチングされて形成されている。
面3とはその先端からアイランド(図示せず)に至る距
離は共に等しく、かつ抜き落し幅Bもリードの厚さtの
半分にエツチングされて形成されている。
これに対してこの発明では第3図、第4図に示すような
形状にリード先端部をエツチングして形成した。
形状にリード先端部をエツチングして形成した。
すなわち第3図に示すように幅方向の断面において、ワ
イヤボンディングされるインナーリード11の主面12
はボンディングに必贋な所定幅を有し、インナーリード
11の他の主面13は主面12よりも幅がせまくエツチ
ング形成されている。
イヤボンディングされるインナーリード11の主面12
はボンディングに必贋な所定幅を有し、インナーリード
11の他の主面13は主面12よりも幅がせまくエツチ
ング形成されている。
したがって最大幅部分Wはワイヤボンディングされる主
面寄りとなり、かつ抜き落し幅Cも主面12側において
はリードの厚さtの半分よりも小さくなっている。
面寄りとなり、かつ抜き落し幅Cも主面12側において
はリードの厚さtの半分よりも小さくなっている。
また第4図に示すように長手方向の断面においては、ワ
イヤボンディングされる主面12側の抜き落し幅りはリ
ードの厚さtの半分よりも小さく、かつ主面12の先端
15が他の主面13の先端16よりもアイランド(図示
せず)に近く形成されている。
イヤボンディングされる主面12側の抜き落し幅りはリ
ードの厚さtの半分よりも小さく、かつ主面12の先端
15が他の主面13の先端16よりもアイランド(図示
せず)に近く形成されている。
このようにエツチングするには、たとえば第5図に示す
ように0.2間の厚さの鉄ニツケル合金板(42all
oy)21の両面にホトレジスト22を塗布し、各レジ
スト膜22上に所定のリードを形成するためのパターン
を有するネガマスタ23゜24をそれぞれ重ね、その上
にさらにガラス板の押え板25を置いてのち露光する。
ように0.2間の厚さの鉄ニツケル合金板(42all
oy)21の両面にホトレジスト22を塗布し、各レジ
スト膜22上に所定のリードを形成するためのパターン
を有するネガマスタ23゜24をそれぞれ重ね、その上
にさらにガラス板の押え板25を置いてのち露光する。
このマスク23.24の光をしゃ断する部分の幅はそれ
ぞれ異なり、エツチングされたとき前記のリードの主面
12と主面13の幅になるようにもうけられている。
ぞれ異なり、エツチングされたとき前記のリードの主面
12と主面13の幅になるようにもうけられている。
次いで現像し、露光されていない部分、これがインナー
リード部分に対応するものであるが。
リード部分に対応するものであるが。
この部分を残してベーキング処理して硬化させる。
次に両面からエツチングして行き、マスクをとおして露
光された部分の合金板の両面から腐蝕が進んで行き、そ
の合金板の部分が取り除かわて、硬化したホトレジスト
を取り除いて、リードフレームが形成されるものである
。
光された部分の合金板の両面から腐蝕が進んで行き、そ
の合金板の部分が取り除かわて、硬化したホトレジスト
を取り除いて、リードフレームが形成されるものである
。
この発明によると、第6図(この発明によるリード先端
部幅方向断面図)、第7図(従来のリード先端部幅方向
断面図)にて示すように、リード間には短絡しない間隙
dをとればよいので、この発明のものは抜き落し幅が小
さくなっている(C<A)ためリードとリードとのピッ
チは小さくすることができる。
部幅方向断面図)、第7図(従来のリード先端部幅方向
断面図)にて示すように、リード間には短絡しない間隙
dをとればよいので、この発明のものは抜き落し幅が小
さくなっている(C<A)ためリードとリードとのピッ
チは小さくすることができる。
たとえばリード有効幅aを0.2myrt、 IJ−ド
間隙dを0.1 mrn、リードの厚さtを0.2rI
LrILとし、この発明のものの抜き落し幅Cが115
t = 0.215朋、従来のものの抜き落し幅Aが
1/2t=0.2/21rL11Lであるので、この発
明のもののピッチP=0.2したがって、第8図に示す
ようにインナーリード20先端が従来6.0間口たった
ものが、第9図に示すようにインナーリード21先端が
4.8間口まで詰めることができる。
間隙dを0.1 mrn、リードの厚さtを0.2rI
LrILとし、この発明のものの抜き落し幅Cが115
t = 0.215朋、従来のものの抜き落し幅Aが
1/2t=0.2/21rL11Lであるので、この発
明のもののピッチP=0.2したがって、第8図に示す
ようにインナーリード20先端が従来6.0間口たった
ものが、第9図に示すようにインナーリード21先端が
4.8間口まで詰めることができる。
そのためボンディング線の長さも短くすることができ、
たとえば1.8〜2.6朋であった従来のものに比べ、
この発明によると1.2〜2.0mmと短くすることが
でき、改善された。
たとえば1.8〜2.6朋であった従来のものに比べ、
この発明によると1.2〜2.0mmと短くすることが
でき、改善された。
また第10図、第11図に示すようにリードフレームの
アイランド31上に取りつけられた半導体チップ32の
電極とインナーリード33とをボンディングするとき、
リード上のボンディング位置はきまっているので、ボン
ティング線36の長さが長いとループダウン(点線で示
すような状態)が発生しやすくなるものであるが、前記
したようにこの発明のものは線長を短くすることができ
るので、このような不具合はおこらない。
アイランド31上に取りつけられた半導体チップ32の
電極とインナーリード33とをボンディングするとき、
リード上のボンディング位置はきまっているので、ボン
ティング線36の長さが長いとループダウン(点線で示
すような状態)が発生しやすくなるものであるが、前記
したようにこの発明のものは線長を短くすることができ
るので、このような不具合はおこらない。
またボンディング線の長さが同じときは、従来のリード
先端部の形状(第11図の35)のときのボンディング
される主面におけるボンディング点から先端までの距離
11より、この発明の先端部の形状(第10図の36)
のときの距離12の方が犬となり、ループダウン防止に
より有効となる。
先端部の形状(第11図の35)のときのボンディング
される主面におけるボンディング点から先端までの距離
11より、この発明の先端部の形状(第10図の36)
のときの距離12の方が犬となり、ループダウン防止に
より有効となる。
このようにこの発明のものは、ワイヤボンディングする
とき発生する短絡などの不具合を防止することができ、
特性の向上に寄与できるものである。
とき発生する短絡などの不具合を防止することができ、
特性の向上に寄与できるものである。
リード端部の形状は前記したものばかりでなく。
この発明の要旨に従って、種々変形構造のもの、たとえ
ば断面形状にて第12図、第13図に示すような(Aは
幅方向の断面を示し、Bは長手方向の断面を示す)形状
にエツチングして形成されたもの等が得られることはい
うまでもない。
ば断面形状にて第12図、第13図に示すような(Aは
幅方向の断面を示し、Bは長手方向の断面を示す)形状
にエツチングして形成されたもの等が得られることはい
うまでもない。
この発明の半導体装置はワイヤーボンディングによる不
具合の発生を少なくし、半導体ペレットの小型化によく
対応できるきわめて工業的に有用な半導体装置である。
具合の発生を少なくし、半導体ペレットの小型化によく
対応できるきわめて工業的に有用な半導体装置である。
第1図、第2図は従来のリードフレームのリードの先端
の断面図にして、第1図は幅方向の断面図、第2図は長
手方向の断面図、第3図、第4図はこの発明のリードフ
レームのリードの先端部の断面図にして、第3図は幅方
向の断面図、第4図は長手方向の断面図、第5図は金属
板をエツチングする状態を示す断面図、第6図はこの発
明の複数本のリードの先端部の幅方向の断面図、第7図
は従来のリードの複数本の先端部の幅方向の断面図、第
8図は従来のリードフレームのアイランドを除いて示し
たリードフレームの中央部の一部の平面図、第9図はこ
の発明のリードフレームのアイランドを除いて示したリ
ードフレームの中央部の一部の平面図、第10図、第1
1図はワイヤボンディングされた状態を示す側面図、第
12図A。 B第13図A、Bはこの発明のリードの他の実施例の断
面図である。 11・・・・・・リードフレームのリード、12,13
・・・・・・リードの主面、15,16・・・・・・リ
ード主面の先端、3・・・・・・ワイヤボンディングに
必要なリード主面の所定幅、t・・・・・・リードの厚
さ、P・・・・・・リードピッチ、20,21・・・・
・・リード(先端部)。 31・・・・・・リードフレームのアイランド、32・
・四半導体ペレット、33・・・・・・リードフレーム
のリード、36・・・・・・ボンディング線。
の断面図にして、第1図は幅方向の断面図、第2図は長
手方向の断面図、第3図、第4図はこの発明のリードフ
レームのリードの先端部の断面図にして、第3図は幅方
向の断面図、第4図は長手方向の断面図、第5図は金属
板をエツチングする状態を示す断面図、第6図はこの発
明の複数本のリードの先端部の幅方向の断面図、第7図
は従来のリードの複数本の先端部の幅方向の断面図、第
8図は従来のリードフレームのアイランドを除いて示し
たリードフレームの中央部の一部の平面図、第9図はこ
の発明のリードフレームのアイランドを除いて示したリ
ードフレームの中央部の一部の平面図、第10図、第1
1図はワイヤボンディングされた状態を示す側面図、第
12図A。 B第13図A、Bはこの発明のリードの他の実施例の断
面図である。 11・・・・・・リードフレームのリード、12,13
・・・・・・リードの主面、15,16・・・・・・リ
ード主面の先端、3・・・・・・ワイヤボンディングに
必要なリード主面の所定幅、t・・・・・・リードの厚
さ、P・・・・・・リードピッチ、20,21・・・・
・・リード(先端部)。 31・・・・・・リードフレームのアイランド、32・
・四半導体ペレット、33・・・・・・リードフレーム
のリード、36・・・・・・ボンディング線。
Claims (1)
- 1 リードフレームのアイランドに半導体チップを接着
して成る樹脂封止型半導体装置において、前記リードフ
レームのインナーリードの先端部の形状が、その幅方向
の断面において最大幅部分がワイヤボンディングされる
主面寄りに形成され、長手方向の断面においてワイヤボ
ンディングされる主面の先端が他の主面の先端よりアイ
ランドに近く形成され、リードピッチが小さくされたこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54160826A JPS5824020B2 (ja) | 1979-12-13 | 1979-12-13 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54160826A JPS5824020B2 (ja) | 1979-12-13 | 1979-12-13 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59007074A Division JPS59150439A (ja) | 1984-01-20 | 1984-01-20 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5683959A JPS5683959A (en) | 1981-07-08 |
JPS5824020B2 true JPS5824020B2 (ja) | 1983-05-18 |
Family
ID=15723238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54160826A Expired JPS5824020B2 (ja) | 1979-12-13 | 1979-12-13 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5824020B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3018542B2 (ja) * | 1991-04-03 | 2000-03-13 | セイコーエプソン株式会社 | リードフレーム及びその製造方法 |
MY136216A (en) * | 2004-02-13 | 2008-08-29 | Semiconductor Components Ind | Method of forming a leadframe for a semiconductor package |
-
1979
- 1979-12-13 JP JP54160826A patent/JPS5824020B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5683959A (en) | 1981-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH098206A (ja) | リードフレームおよびbgaタイプの樹脂封止型半導体装置 | |
JPH098205A (ja) | 樹脂封止型半導体装置 | |
US6008068A (en) | Process for etching a semiconductor lead frame | |
JPH04299851A (ja) | 半導体装置用リードフレーム | |
JPH0245967A (ja) | 半導体装置用リードフレームの製造方法 | |
JPS5824020B2 (ja) | 半導体装置 | |
JP2992985B2 (ja) | リードフレーム及びその製造方法 | |
JP2632456B2 (ja) | リードフレームの製造方法 | |
JPS61170053A (ja) | 半導体装置用リ−ドフレ−ム | |
JPH08316392A (ja) | リードフレームの製造方法とリードフレーム | |
JPS6248053A (ja) | 半導体装置用リ−ドフレ−ムの製造方法 | |
JPH05283412A (ja) | 半導体装置,およびその製造方法 | |
JPS59150439A (ja) | 半導体装置 | |
JP2524645B2 (ja) | リ―ドフレ―ムおよびその製造方法 | |
JP3418769B2 (ja) | リードフレームの製造方法及びリードフレーム | |
KR100379094B1 (ko) | 반도체패키지용 리드프레임의 구조 및 그 제조방법 | |
JPH06177311A (ja) | 樹脂封止型半導体装置 | |
JPH0582708A (ja) | リードフレームおよびその製造方法 | |
JP2637175B2 (ja) | 半導体用多ピンリードフレームの製造方法 | |
JP2000150757A (ja) | リードフレーム及びその製造方法 | |
JPH01150347A (ja) | 半導体装置製造用リードフレーム | |
JPH04269844A (ja) | テープキャリアの製造方法 | |
JPH08288445A (ja) | リードフレーム | |
JPH08125102A (ja) | リードフレーム | |
JPH09181246A (ja) | リードフレーム及びその製造方法 |