JPS5821978B2 - Multi-gradation recording device - Google Patents

Description

【発明の詳細な説明】 ノ 本発明はファクシミリ受信機あるいはデータ出力機
器等において、複数画素同時記録方式を用いた簡単な回
路構成の多階調記録装置を実現することを目的とする。DETAILED DESCRIPTION OF THE INVENTION An object of the present invention is to realize a multi-gradation recording device with a simple circuit configuration using a multiple pixel simultaneous recording method in a facsimile receiver or data output device.

従来、プアクシミリ受信機あるいはデータ出力１機器等
の記録装置においては、より高速度で記録させるために
複数個の画素を同時に記録するよう構成されたものが多
い。Conventionally, many recording devices such as low-angle receivers or single data output devices are configured to record a plurality of pixels simultaneously in order to record at a higher speed.

例えば一列に多数の画素再現素子を配夕１ルたいわゆる
一列並置多針電極を用い、横方向の全画素あるいは全画
素を数分割しνたものを同時記録できるよう構成された
ものが知られている。For example, a structure is known in which a so-called one-row parallel multi-needle electrode is used in which a large number of pixel reproduction elements are arranged in one row, and all pixels in the horizontal direction or all pixels divided into several parts can be recorded simultaneously. ing.

しかしファクシミリ受信機あるいはデータ出力機器等の
記録装置では、通常、全画素に対応してその濃淡情報は
時間的に順次直列的信号形態で回；線などを通して与え
られる。However, in a recording device such as a facsimile receiver or a data output device, gradation information corresponding to all pixels is normally provided in the form of a serial signal in a time-sequential manner through a circuit or the like.

このため同時記録すべき濃淡情報は一時記憶する必要が
あり、通常多階調の濃淡情報を記憶し同時記録させるの
は回路構成上実現不可能とされ、一般には容易に実現で
きる二値記録方式が用いられてきた。For this reason, it is necessary to temporarily store the gray level information that should be recorded simultaneously, and it is usually impossible to store and record multi-tone gray level information simultaneously due to the circuit configuration, but the binary recording method is generally easy to realize. has been used.

； 一般に電気エネルギーを濃度に変換する記録装置に
おいては電気エネルギーを変化させることにより多階調
を再現しており、電気エネルギーすなわち電力量を変化
させる要因は電圧または電流と印加時間に大別できる。Generally, in a recording device that converts electrical energy into density, multiple gradations are reproduced by changing the electrical energy, and the factors that change the electrical energy, that is, the amount of power, can be broadly classified into voltage or current and application time.

感熱記録を例にとって説明すれば、発熱抵抗体より形成
される画素再現素子に通電する際発生するジュール熱に
より記録媒体に熱記録要因を与えて発色を促す。Taking thermal recording as an example, Joule heat generated when electricity is applied to a pixel reproduction element formed by a heating resistor imparts a thermal recording factor to the recording medium to promote color development.

この発色の濃淡は与えられた熱エネルギーすなわち電力
量に依存し、電力量が大きければ濃く、小さければ淡く
発色する。The shade of color depends on the applied thermal energy, that is, the amount of electric power; the larger the amount of electric power, the darker the color, and the smaller the amount of electric power, the lighter the color.

従って通電時間が一定であれば、電圧・電流が太きけれ
ば濃く、あるいは電圧・電流が一定ならば、その通電時
間が長ければ濃く発色する。Therefore, if the energization time is constant, the thicker the voltage/current, the darker the color, or if the voltage/current is constant, the longer the energization time, the darker the color will be.

本発明は階調情報信号により通電時間を変化させ、階調
情報信号に対応した濃度を得る記録装置を提供するもの
である。The present invention provides a recording apparatus that changes the current application time based on a gradation information signal and obtains a density corresponding to the gradation information signal.

以下本発明の詳細について図面とともに説明する。The details of the present invention will be explained below with reference to the drawings.

第１図において、１はアナログ階調信号６の振幅をパル
ス幅に変換するパルス幅変調回路であり、７はそのクロ
ック入力である。In FIG. 1, 1 is a pulse width modulation circuit that converts the amplitude of an analog gradation signal 6 into a pulse width, and 7 is its clock input.

２１〜２ｍは所要階調数に応じたビット数を持ちデータ
転送機能とタイマー機能を具備し記録素子４１〜４ｍに
１対１で対応するシフトレジスタである。21 to 2m are shift registers having the number of bits corresponding to the required number of gradations, having a data transfer function and a timer function, and corresponding to the recording elements 41 to 4m on a one-to-one basis.

８および９はシフトレジスタ２□〜２ｍのクロックであ
り、それぞれデータ転送動作およびタイマー動作に対応
し、スイッチ５により切換えられる。8 and 9 are clocks for shift registers 2□ to 2m, which correspond to data transfer operation and timer operation, respectively, and are switched by switch 5.

これらのシフトレジスタ２１〜２ｍは縦続接続され、パ
ルス変調回路１からの変調出力を入力とするシフトレジ
スタ群２を構成している。These shift registers 21 to 2m are connected in cascade and constitute a shift register group 2 which receives the modulated output from the pulse modulation circuit 1 as input.

３はシフトレジスタ２１〜２ｍの出力信号によりそれぞ
れ対応する記録素子４１〜４ｍを駆動するドライバー回
路である０１０はその動作を制御する信号で、スイッチ
５の動作に対応しシフトレジスタ２１〜２ｍがタイマー
動作時のみその出力信号により記録素子４１〜４ｍを駆
動する。3 is a driver circuit that drives the corresponding recording elements 41 to 4m by the output signals of the shift registers 21 to 2m, respectively. 010 is a signal that controls the operation thereof, and the shift registers 21 to 2m correspond to the operation of the switch 5. The recording elements 41 to 4m are driven by the output signal only during operation.

次にこの記録装置の動作説明を行う。Next, the operation of this recording apparatus will be explained.

パルス幅変調回路１はアナログ階調信号６の振幅をパル
ス幅としてリニアに変換する回路で、そのクロック信号
７の周期は通常１画素の時間幅とする。The pulse width modulation circuit 1 is a circuit that linearly converts the amplitude of the analog gradation signal 6 into a pulse width, and the period of the clock signal 7 is normally the time width of one pixel.

第２図はこの動作を簡単に図示したもので、各画素に対
応するアナログ階調信号６の振幅とパルス幅変調された
出力の関係を示している。FIG. 2 is a simple illustration of this operation, showing the relationship between the amplitude of the analog gradation signal 6 corresponding to each pixel and the pulse width modulated output.

このパルス幅に変換された各画素の階調情報をそれぞれ
の画素に対応したｌビットのシフトレジスタ２１〜２ｍ
にに転送する。The gradation information of each pixel converted into this pulse width is stored in l-bit shift registers 21 to 2m corresponding to each pixel.
Transfer to.

つまり１画素分の時間幅の１７ ｅ倍の周期のクロック
８によりパルス幅変調出力をサンプリンブレ、１画素当
りｌビットの階調信号に変換された情報をシフトレジス
タ２、〜２ｍにより転送・記憶する。In other words, the pulse width modulation output is sampled by the clock 8 with a period 17e times the time width of one pixel, and the information converted into a gradation signal of 1 bit per pixel is transferred and stored by the shift registers 2, ~2m. do.

当然ｌは大きい程階調情報を忠実に転送することができ
る。Naturally, the larger l is, the more faithfully the gradation information can be transferred.

第３図はシフトレジスタ２１〜２ｍのビット数ｌを３２
ビツトとした場合において、第２図の画素ａ −ｅに対
応するシフトレジスタＡ−Ｅの各ビットの転送された内
容を示したものである０各画素の階調情報をそれに対応
したシフトレジスタに転送し終ると、シフトレジスタ群
２のクロックを印字に必要な記録時間幅全体の７倍の周
期のり田ツク９にスイッチ５により切換えると同時に制
御信号１０によりドライバ回路３を動作状態とする０こ
れによりシフトレジスタ２、〜２ｍの階調情報は順次読
み出され対応する画素再現素子の電力印加時間を制御す
ることができる０つまりシフトレジスタ２、〜２ｍを通
電時間を制御するタイマーとして動作させるのである。Figure 3 shows that the number of bits l in the shift registers 21 to 2m is 32.
In the case of bits, the gradation information of each pixel is transferred to the corresponding shift register. When the transfer is completed, the clock of the shift register group 2 is switched to the clock 9 with a period seven times the entire recording time width necessary for printing, and at the same time the driver circuit 3 is put into operation by the control signal 10. Therefore, the gradation information of the shift registers 2 and 2m is sequentially read out and the power application time of the corresponding pixel reproduction element can be controlled.In other words, the shift registers 2 and 2m are operated as a timer that controls the power application time. be.

これらの動作を操り返すことにより多階記録を実現でき
る。Multilevel recording can be realized by remanipulating these operations.

なお第４図はこの総合的なタイムキャートである。Figure 4 shows this comprehensive time chart.

この装置においては１個のシフトレジスタに２つの機能
を効果的に持たせたため回路構成が簡単でかつ充分な階
調性を有する高速度記録を容易に実現できる。In this device, one shift register effectively has two functions, so the circuit configuration is simple and high-speed recording with sufficient gradation can be easily realized.

なおこの記録装置は上記した感熱記録法に限定されるも
のではなく印加時間幅により濃度が変化する記録法に全
て利用できるものである。Note that this recording apparatus is not limited to the above-mentioned thermal recording method, but can be used for all recording methods in which the density changes depending on the application time width.

また各記録法において、電気エネルギーと発色の階調が
正比例関係にない場合は、上記パルス幅変調回路の前に
その補正回路を追加することにより簡単に解決すること
ができる０ 次に感熱記録素子におけるｍＸｎのマトリクス構成の例
について説明する。In addition, in each recording method, if the electrical energy and the color tone are not directly proportional, this can be easily solved by adding a correction circuit before the pulse width modulation circuit. An example of the matrix configuration of mXn in will be explained.

なお説明を簡単にするため第１図と共通する部分には共
通の番号を付す。In order to simplify the explanation, parts common to those in FIG. 1 are given common numbers.

第５図において１２は画素再現素子である発熱抵抗体で
あり１３は各発熱抵抗体間を電気的に分離する分離ダイ
オードである。In FIG. 5, 12 is a heating resistor which is a pixel reproduction element, and 13 is a separation diode that electrically isolates each heating resistor.

このｍとｎの端子によりｍＸｎ個の各記録素子をそれぞ
れ独立に指定することができる。Each of the mXn recording elements can be independently specified using the m and n terminals.

この記録素子を用いｍ画素ずつ同時通電する一般的な記
録装置のブロック図を第６図に示す。FIG. 6 shows a block diagram of a general printing apparatus that uses this printing element and simultaneously energizes m pixels at a time.

第５図において１４は第４図に示す記録素子であり、１
７は１本の入力とｍ本の出力を持つ直並列変換回路で順
次直列に入力される画素信号１９をｍ画素分記憶し同時
出力する機能を持つ。In FIG. 5, 14 is the recording element shown in FIG.
7 is a serial-to-parallel conversion circuit having one input and m outputs, and has a function of storing m pixels of pixel signals 19 that are sequentially input in series and simultaneously outputting them.

１５はこの直並列変換回路１７の出力により記録素子１
４を駆動するドライバ回路である。15 is the recording element 1 by the output of this serial/parallel conversion circuit 17.
This is a driver circuit that drives 4.

１８は直並回路１７のｍ画素出力に対応する画素ブロッ
クを指定するブロック選択回路で、ブロック選択信号２
０により順次ブロック選択を行う。18 is a block selection circuit that specifies a pixel block corresponding to the m pixel outputs of the series-parallel circuit 17;
Block selection is performed sequentially using 0.

１６はブロック選択回路１８により選択されたブロック
を駆動するドライバ回路を示す。Reference numeral 16 indicates a driver circuit that drives the block selected by the block selection circuit 18.

これらの回路によりｍ画素ずつ順次ｎブロック記録する
ことにより一列の全画素を再現することができる。By sequentially recording n blocks of m pixels using these circuits, all pixels in one row can be reproduced.

このようなｍＸｎのマトリクス構成とした記録素子を用
い、順次直列的画素信号を入力としｍ画素同時通電する
記録法において、特に有効な多階調記録装置を提供する
本発明について説明する。The present invention which provides a multi-gradation recording device which is particularly effective in a recording method in which m pixels are simultaneously energized by sequentially inputting serial pixel signals using a recording element having such an m×n matrix configuration will be described.

第６図のブロック図に示す直並列回路１７の具体的回路
構成を第７図に示す。A specific circuit configuration of the series-parallel circuit 17 shown in the block diagram of FIG. 6 is shown in FIG.

第７図の回路構成は基本的には第１図に示す回路と同じ
であるが、第１図のシフトレジスタ群２を２列設けたこ
とを特徴としている。The circuit configuration shown in FIG. 7 is basically the same as the circuit shown in FIG. 1, but is characterized in that two columns of shift register groups 2 shown in FIG. 1 are provided.

次にこの回路の動作を説明する。Next, the operation of this circuit will be explained.

順次直列的アナログ階調信号６の振幅をパルス幅変調回
路１によりパルス幅に変換された情報をｍ画素分ずつ交
互に２列のシフトレジスタ２ａ 、２ｂに転送する。The amplitude of the serial analog gradation signal 6 is sequentially converted into a pulse width by the pulse width modulation circuit 1, and information corresponding to m pixels is alternately transferred to two columns of shift registers 2a and 2b.

すなわち先ずシフトレジスタ群２ａにデータ転送用クロ
ック８によりｍ画素の階調情報を転送し、転送完了と同
時にスイッチ５ａによりタイマー用クロックに切換スイ
ッチ２０により階調情報をドライバ回路に出力する。That is, first, the gradation information of m pixels is transferred to the shift register group 2a using the data transfer clock 8, and at the same time as the transfer is completed, the switch 5a outputs the gradation information to the driver circuit using the timer clock and the changeover switch 20.

シフトレジスタ群２ａがタイマー動作中に次のｍ画素の
階調情報をデータ転送用クロック８によりシフトレジス
タ２ｂに転送する。During the timer operation, the shift register group 2a transfers the gradation information of the next m pixels to the shift register 2b using the data transfer clock 8.

この動作を繰り返えし行うことによりｍＸｎ画素の階調
を再現する。By repeating this operation, the gradation of mXn pixels is reproduced.

ここでシフトレジスタ２ａ 、２ｂのクロック切換スイ
ッチ５ａ、５ｂおよび出力選択スイッチ２０の切換えは
同時に行われる。Here, the clock changeover switches 5a, 5b of the shift registers 2a, 2b and the output selection switch 20 are simultaneously switched.

第８図はこれらの動作を示すタイムチャートである。FIG. 8 is a time chart showing these operations.

このように連続的アナログ階調信号を２列のシフトレジ
スタ群を用い、各画素ブロック毎に交互にデータ転送動
作およびタイマー動作に切換えることが可能になる。In this way, it is possible to alternately switch the continuous analog gradation signal to the data transfer operation and the timer operation for each pixel block by using the two-column shift register group.

第９図は第７図と機能的にはほぼ同じであるがより回路
構成を簡単化し、かつ合理的な動作をさせたものとなっ
ている。FIG. 9 is functionally almost the same as FIG. 7, but has a simpler circuit configuration and more rational operation.

第１図および第７図と共通する部分には同一番号を付す
０この装置は入力信号速度に比し印字速度が遅い場合に
適したものであり、入力信号速度に比較し１／４の印字
速度のものが可能である０第９図におけるシフトレジス
タ群２Ｃｔ〜２Ｃ４は第１図のシフトレジスタ群２と同
じ機能を持たせである０つまりデータ転送機能とタイマ
ー機能である。Parts common to Figures 1 and 7 are given the same numbers.0 This device is suitable for cases where the printing speed is slow compared to the input signal speed, and the printing speed is 1/4 of the input signal speed. The shift register groups 2Ct to 2C4 in FIG. 9, which can be used at high speeds, have the same functions as the shift register group 2 in FIG. 1, that is, a data transfer function and a timer function.

第８図ではｍ画素分の時間の４分の３をタイマー動作と
し残り４分の１をデータ転送動作となるように構成しで
ある。In FIG. 8, the configuration is such that three-fourths of the time for m pixels is used for timer operation, and the remaining one-fourth is used for data transfer operation.

こうすることによりシフトレジスタ群２Ｃｔ〜２Ｃ４が
タイマー動作時に連続的に入力される階調画素情報を一
時記憶しなければならない。By doing so, the shift register groups 2Ct to 2C4 must temporarily store the gradation pixel information that is continuously input during the timer operation.

この情報を記憶するのがシフトレジスタ２ｄ１〜２ｄａ
である。Shift registers 2d1 to 2da store this information.
It is.

第１図と共通する素子には共通の番号を付す。Elements common to those in FIG. 1 are given common numbers.

これらの動作を順次説明する。These operations will be explained one by one.

先ずアナログ階調信号６をパルス幅変調回路１によりパ
ルス幅に変換された情報をシフトレジスタ２ｄ１〜２ｄ
３に転送し記憶させる。First, the analog gradation signal 6 is converted into a pulse width by the pulse width modulation circuit 1, and the information is sent to the shift registers 2d1 to 2d.
3 and store it.

このときシフトレジスタ群２Ｃｔ〜２Ｃ４はタイマー動
作中であり、ｍ画素分の時間の４分の３が経過すると同
時にスイッチ５Ｃによりデータ転送用クロック８に切換
えデータ転送動作とする。At this time, the shift register groups 2Ct to 2C4 are in timer operation, and at the same time when three-fourths of the time for m pixels has elapsed, the switch 5C switches to the data transfer clock 8 for data transfer operation.

シフトレジスタ２ｄ１〜２ｄ３に記憶され階調画素信号
を各画素に対応するシフトレジスタ群２Ｃ２〜２Ｃ４に
転送すると同時にパルス幅変調回路１からの情報を直接
シフトレジスタ群２Ｃ１に転送する。The gradation pixel signals stored in the shift registers 2d1 to 2d3 are transferred to the shift register groups 2C2 to 2C4 corresponding to each pixel, and at the same time, information from the pulse width modulation circuit 1 is directly transferred to the shift register group 2C1.

こうすることによりｍ画素の４分の１の時間でｍ画素す
べての情報をシフトレジスタ群２Ｃ１〜２Ｃ４に転送す
ることができる。By doing so, the information of all m pixels can be transferred to the shift register groups 2C1 to 2C4 in a quarter of the time of m pixels.

データ転送完了と同時にスイッチ５Ｃによりタイマ一月
クロク９に切換えこの情報をドライバ回路３に出力する
。At the same time as the data transfer is completed, the switch 5C switches the timer to the one-month clock 9 and outputs this information to the driver circuit 3.

このときスイッチ５に同期させて共通ブロック端子１１
を駆動し、かつ前記、タイマー動作時に出力されるシフ
トレジスタ群２Ｃ１〜２Ｃ４の情報により記録素子を駆
動することができる。At this time, the common block terminal 11 is synchronized with the switch 5.
and the recording elements can be driven by the information of the shift register groups 2C1 to 2C4 outputted during the timer operation.

この動作を繰り返し行うことにより効率的な多階調記録
を実現できる。By repeating this operation, efficient multi-gradation recording can be realized.

第９図のシフトレジスタ２ｄ１〜２ｄ３のビット数はシ
フトレジスタ群２Ｃ１〜２Ｃ４のそれぞれの総ビット数
に等しくなるよう設定する。The number of bits of shift registers 2d1 to 2d3 in FIG. 9 is set to be equal to the total number of bits of each of shift register groups 2C1 to 2C4.

第９図はこれらのシフトレジスタ群のデータ転送状態を
示したものである。FIG. 9 shows the data transfer status of these shift register groups.

以上のように本発明は簡単な回路構成で、かつこれらを
合理的に機能させることにより、十分な階調性を有し高
速度の多階調記録を実現するものである。As described above, the present invention realizes high-speed multi-gradation recording with sufficient gradation properties by using a simple circuit configuration and making them function rationally.

またアナログファクシミリの特徴を生かすために、本発
明の装置を受信機側で用いることにより、送信機側に階
調を出すため特別の信号を送出することなく、容易に階
調性を出すことができる。Furthermore, in order to take advantage of the features of analog facsimile, by using the device of the present invention on the receiver side, it is possible to easily produce gradations without having to send a special signal to the transmitter to produce gradations. can.

またシフトレジスタ群を巧みに用いることにより入力信
号の入力速度よりも低速で画素再現素子を駆動すること
ができ、種々の記録方式に適用することがセきる。Furthermore, by skillfully using a group of shift registers, the pixel reproduction element can be driven at a speed lower than the input speed of the input signal, which can be applied to various recording methods.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の多階調記録装置の要部構成
図、第２図から第４図は第１図の動作説明図、第５図、
第６図および第７図は本発明の異なる実施例の要部構成
図、第８図は第７図の動作説明用タイムチャート、第９
図は本発明の異なる実施例の要部構成図、第１０図は第
９図の動作説明図である。 １・・・・・・パルス幅変調回路、２・・・・・・シフ
トレジスタ群、３・・・・・・ドライバー回路、４・・
・・・・記録素子群、５・・・・・・切換スイッチ、６
・・・・・・マナログ階調信号、７・・・・・・クロッ
ク信号、８・・・・・・データ転送用クロック信号、９
・・・・・・タイマー用クロック信号。FIG. 1 is a block diagram of main parts of a multi-gradation recording apparatus according to an embodiment of the present invention, FIGS. 2 to 4 are diagrams explaining the operation of FIG. 1, and FIG.
6 and 7 are main part configuration diagrams of different embodiments of the present invention, FIG. 8 is a time chart for explaining the operation of FIG. 7, and FIG.
The figure is a block diagram of main parts of a different embodiment of the present invention, and FIG. 10 is an explanatory diagram of the operation of FIG. 9. 1... Pulse width modulation circuit, 2... Shift register group, 3... Driver circuit, 4...
... Recording element group, 5 ... Selector switch, 6
...Manalog gradation signal, 7...Clock signal, 8...Clock signal for data transfer, 9
・・・・・・Clock signal for timer.

Claims (1)

【特許請求の範囲】 １ アナログ記録情報入力をその振幅に応じたパルス幅
に変換するパルス幅変調回路と、前記パルス幅変調回路
の出力を入力とし、所要階調数に応じたビット数を持ち
データ転送機能とタイマー機能を具備し画素再現素子に
対応するシフトレジスタを縦続接続した２列のシフトレ
ジスタ群とを備え、上記シフトレジスタ群を交互にデー
タ転送動作およびタイマー動作に切換え、前記パルス幅
変調回路の出力を印加するときはデータ転送機能とし、
前記シフトレジスタ群に直列に書込み、前記記憶された
信号を前記画素再現素子に印加するときはタイマー機能
として前記シフトレジスタ群から前記再現素子ごとに並
列に出力することを特徴とする多階調記録装置。 ２ アナログ記録情報入力をその振幅に応じたパルス幅
に変換するパルス幅変調回路と、このパルス幅変調回路
の出力が直列に入力される第１のシフトレジスタと、こ
の第１のシフトレジスタの出力が並列に入力される第２
のシフトレジスタとを備え、この第２のシフトレジスタ
の蓄積データが画素再現素子ごとに並列に出力し、多階
調記録を行なうことを特徴とする多階調記録装置。[Claims] 1. A pulse width modulation circuit that converts analog recorded information input into a pulse width corresponding to its amplitude; and a pulse width modulation circuit that takes the output of the pulse width modulation circuit as input and has a bit number corresponding to the required number of gradations. It is equipped with two columns of shift register groups in which shift registers each having a data transfer function and a timer function and corresponding to pixel reproduction elements are connected in cascade, and the shift register groups are alternately switched to data transfer operation and timer operation, and the pulse width When applying the output of the modulation circuit, use the data transfer function.
Multi-gradation recording characterized in that data is written in series in the shift register group, and when the stored signal is applied to the pixel reproduction element, it is output in parallel from the shift register group to each reproduction element as a timer function. Device. 2. A pulse width modulation circuit that converts analog recording information input into a pulse width corresponding to its amplitude, a first shift register to which the output of this pulse width modulation circuit is input in series, and an output of this first shift register. is input in parallel
1. A multi-gradation recording device comprising: a second shift register; the accumulated data of the second shift register is output in parallel for each pixel reproduction element to perform multi-gradation recording.