JP2641867B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特にメモリセルアレイ内の
ワードとビットの構成を外部信号制御により変更する手
段を有する半導体記憶装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having means for changing the configuration of words and bits in a memory cell array by external signal control.
従来、この種の半導体記憶装置の一例を第２図にブロ
ック図で示す。2. Description of the Related Art FIG. 2 is a block diagram showing an example of this type of conventional semiconductor memory device.
本例は、それぞれ256kワード×１ビット構成の４つの
メモリセルアレイ10−1,10−2,10−３および10−４から
成るメモリアレイ10と、各メモリセルアレイに対応する
データアンプ11−1,11−2,11−３および11−４と、各メ
モリセルに対応するR/Wスイッチ12−1,12−2,12−３お
よび12−４と、疑似４ビットモードタイミング発生回路
13と、リード／ライトタイミング発生回路14と、テスト
回路15と、出力バッファ16と、入力バッファ17とで構成
されている。In this example, a memory array 10 composed of four memory cell arrays 10-1, 10-2, 10-3 and 10-4 each having a configuration of 256 k words × 1 bit, and a data amplifier 11-1, 11-2, 11-3 and 11-4, R / W switches 12-1, 12-2, 12-3 and 12-4 corresponding to each memory cell, and a pseudo 4-bit mode timing generator
13, a read / write timing generating circuit 14, a test circuit 15, an output buffer 16, and an input buffer 17.
通常動作時には、R/Wスイッチ12−１〜12−４のう
ち、行アドレスR9と列アドレスC9とにより選択される一
つのみ、従ってメモリセルアレイ10−１〜10−４のうち
の一つのみが活性化されるので、メモリアレイ10は1Mワ
ード×１ビットとして機能する。During normal operation, only one of the R / W switches 12-1 to 12-4 is selected by the row address R9 and the column address C9, and therefore, only one of the memory cell arrays 10-1 to 10-4. Is activated, the memory array 10 functions as 1M words × 1 bit.
一方、疑似４ビットモードタイミング発生回路13が、
外部から供給される制御信号TEに応答して作動するよう
になると、書込み動作時には、データパターンの対応す
るビットをメモリセルアレイ１−１〜１−４とテスト回
路15とに書込む。そして、読み出し動作時において、テ
スト回路は活性化され、メモリセルアレイ１−１〜１−
４から読み出される核ビットを、書込み動作時に書き込
まれているビットとの同一性をチェックし、その結果を
出力バッファ16に出力し、メモリアレイ10は256kワード
×４ビットとして機能するようになる。On the other hand, the pseudo 4-bit mode timing generation circuit 13
When operating in response to a control signal TE supplied from the outside, corresponding bits of the data pattern are written to the memory cell arrays 1-1 to 1-4 and the test circuit 15 at the time of a write operation. Then, at the time of the read operation, the test circuit is activated and the memory cell arrays 1-1 to 1--1
The nuclear bit read from 4 is checked for the sameness as the bit written during the write operation, and the result is output to the output buffer 16, so that the memory array 10 functions as 256 k words × 4 bits.
このような1Mワード×１ビット構成から256kワード×
４ビット構成への変更は、メモリアレイ10へのリード／
ライト機能の試験時間を実質的に短縮するのに有効であ
る。変更した後の４ビットのメモリセルへの書き込みデ
ータは外部書き込みデータ入力が１ビット構成であるた
めに各々のビットに対して、“1",“0"を指定すること
が不可能であった。From such a 1M word × 1 bit configuration, 256k words ×
The change to the 4-bit configuration requires a read /
This is effective for substantially reducing the test time of the light function. Since the external write data input has a 1-bit configuration, it is impossible to designate "1" and "0" for each of the 4-bit memory cells after the change. .
上述の従来技術においては、各メモリセルアレイ10−
１〜10−４には、外部からは１本のデータ入力端子から
のみの書き込みであるため、256kワード×４ビット構成
への変更後においても各ビット毎に“1"または“0"を書
込むことはできないので、より複雑なパターン、例えば
各々のメモリセルアレイ毎にデータの組合せを変更して
書込む必要がある場合については、アドレス長を短縮す
る前の1Mワード×１ビットのメモリとしてメモリアレイ
10をアクセスしなければならず、内部構成変更のモード
（以下疑似４ビットモード）のメリットを十分に生かし
きれないことになるという欠点があった。In the above-described prior art, each memory cell array 10-
Since 1 to 10-4 are externally written from only one data input terminal, "1" or "0" is written for each bit even after changing to a 256 k word x 4 bit configuration. Since it is not possible to write data in a more complicated pattern, for example, when it is necessary to change the data combination for each memory cell array and write the data, the memory is used as a 1M word x 1 bit memory before shortening the address length. array
10 has to be accessed, and there is a disadvantage that the merit of the internal configuration change mode (hereinafter referred to as pseudo 4-bit mode) cannot be fully utilized.
上述した従来の技術に対し、本発明は、構成変更後に
不要となるアドレス入力端子を利用して書込みデータを
生成することで不良検出力を向上させ得るという点にお
いて独創的内容を有する。Compared with the above-described conventional technology, the present invention has an original content in that a defect detection power can be improved by generating write data using an address input terminal which becomes unnecessary after a configuration change.
本発明の半導体記憶装置は、ｎ個のメモリセルアレイ
１−１〜１−ｎと、前記ｎ個のセモリセルアレイに対応
して設けられたｎ個のスイッチ３−１〜３−ｎと、前記
ｎ個のスイッチ３−１〜３−ｎを介して前記ｎ個のメモ
リセルアレイ１−１〜１−ｎと接続された入力バッファ
８および出力バッファ７と、テスト回路６と、前記ｎ個
のスイッチ３−１〜３−ｎに接続されたパターンジェネ
レータ９と、テスト時にはテスト制御信号に応答して制
御信号を出力する疑似ｎビットモードタイミング発生回
路４と、リード／ライトタイミング信号を発生するリー
ド／ライトタイミング発生回路５とを備え、通常動作時
には、前記ｎ個のスイッチ３−１〜３−ｎのうちの１つ
が行アドレス信号の第１のビット、列アドレス信号の第
２のビットおよび前記リード／ライトタイミング信号に
応答して選択され、この選択されたスイッチに対応する
メモリセルアレイの前記行アドレス信号の残りのビット
および前記列アドレス信号の残りのビットで指定される
メモリセルと前記入力バッファ８もしくは出力バッファ
７との間で入出力が行われ、テスト時における書き込み
動作時には、前記制御信号および前記リード／ライトタ
イミング信号に応答して前記ｎ個のスイッチ３−１〜３
−ｎが前記第１のビットおよび前記第２のビットにかか
わらずいずれも選択状態にされ、前記制御信号によって
活性化された前記パターンジェネレータ９によって前記
第１のビットおよび第２のビットの少なくともいずれか
と入力データとに応答して生成されたテストパターンが
前記ｎ個のスイッチ３−１〜３−ｎを介して前記ｎ個の
メモリセルアレイ１−１〜１−ｎの前記行アドレス信号
の残りのビットおよび前記列アドレス信号の残りのビッ
トで指定されるメモリセルに書き込まれると共に前記制
御信号によって活性化された前記テスト回路６に記憶さ
れ、前記書込み時に続く読み出し動作時には、前記テス
ト回路６は前記ｎ個のメモリセルアレイ１−１〜１−ｎ
の前記行アドレス信号の残りのビットおよび前記列アド
レス信号の残りのビットで指定されるメモリセルからの
読み出しパターンと記憶された前記テストパターンとを
比較して同一性をチェックし、その結果を前記出力バッ
ファ７に出力することを特徴とする。The semiconductor memory device of the present invention comprises: n memory cell arrays 1-1 to 1-n; n switches 3-1 to 3-n provided corresponding to the n memory cell arrays; an input buffer 8 and an output buffer 7 connected to the n memory cell arrays 1-1 to 1-n via the n switches 3-1 to 3-n, a test circuit 6, and the n switches 3-1 to 3-n, a pattern generator 9 for outputting a control signal in response to a test control signal during a test, and a read / write circuit for generating a read / write timing signal. A write timing generating circuit 5, and in normal operation, one of the n switches 3-1 to 3-n is connected to the first bit of the row address signal, the second bit of the column address signal, A memory cell selected in response to a read / write timing signal and designated by the remaining bits of the row address signal and the remaining bits of the column address signal of the memory cell array corresponding to the selected switch, and the input buffer 8 or the output buffer 7, and at the time of a write operation at the time of a test, the n switches 3-1 to 3-3 are responded to the control signal and the read / write timing signal.
-N is set to a selected state regardless of the first bit and the second bit, and at least one of the first bit and the second bit is set by the pattern generator 9 activated by the control signal. And a test pattern generated in response to the input data and the rest of the row address signals of the n memory cell arrays 1-1 to 1-n via the n switches 3-1 to 3-n. The data is written to the memory cell specified by the bit and the remaining bits of the column address signal, and is stored in the test circuit 6 activated by the control signal. At the time of a read operation subsequent to the write operation, the test circuit 6 n memory cell arrays 1-1 to 1-n
The read pattern from the memory cell designated by the remaining bits of the row address signal and the remaining bits of the column address signal is compared with the stored test pattern to check the identity, and the result is referred to as The output is provided to the output buffer 7.
次に、本発明について第１図を参照して説明する。 Next, the present invention will be described with reference to FIG.
第１図は本発明の一実施例を示すブロック図であり、
第２図に示した従来例と同様に、通常動作時には1Mワー
ド×１ビット構成のダイナミック型の半導体記憶装置と
なるが、パターンジェネレータ９が設けられている。FIG. 1 is a block diagram showing one embodiment of the present invention.
As in the conventional example shown in FIG. 2, a dynamic semiconductor memory device having a 1M word × 1 bit configuration is provided during normal operation, but a pattern generator 9 is provided.
第１図において、１−１〜１−４はいずれも256kワー
ド×１ビットのメモリセルアレイであり、行アドレスA0
〜A8と列アドレスA0〜A8で各々から１ビットが選択され
る。In FIG. 1, each of 1-1 to 1-4 is a memory cell array of 256 k words × 1 bit, and has a row address A 0.
1 bits each of which is selected in to A 8 column address A 0 to A 8.
２−１〜２−４はデータアンプ、３−１〜３−４はR/
Wスイッチであり、いずれもメモリセルアレイ１−１〜
１−４に対応する。2-1 to 2-4 are data amplifiers, 3-1 to 3-4 are R /
W switches, each of which is a memory cell array 1-1 to
Corresponds to 1-4.
疑似４ビットモードタイミング発生回路４は、外部か
ら高電圧またはタイミングの形で供給される制御信号に
応答して疑似４ビットモードとなる。The pseudo 4-bit mode timing generation circuit 4 enters the pseudo 4-bit mode in response to a control signal supplied from the outside in the form of a high voltage or timing.
R/Wスイッチ３−１〜３−４は、疑似４ビットモード
でないときは、行アドレスR9と列アドレスC9とで指定さ
れる一つのみが活性化される。書込み動作時には入力バ
ッファ８からの入力データを対応するデータアンプを介
してメモリセルアレイに伝え、読出動作時には対応する
メモリセルアレイからの読出データはデータアンプを介
して出力バッファ７に伝える。When the R / W switches 3-1 to 3-4 are not in the pseudo 4-bit mode, only one specified by the row address R9 and the column address C9 is activated. In a write operation, input data from the input buffer 8 is transmitted to the memory cell array via a corresponding data amplifier, and in a read operation, read data from the corresponding memory cell array is transmitted to the output buffer 7 via a data amplifier.
一方、疑似４ビットモードになると、リードライトタ
イミング発生回路５が書込み動作を指定しているときに
は、R/Wスイッチ３−１〜３−４のすべてが活性化さ
れ、読出動作を指定しているときには、R/Wスイッチ３
−１〜３−４のすべてが活性化されない。On the other hand, in the pseudo 4-bit mode, when the read / write timing generation circuit 5 specifies a write operation, all of the R / W switches 3-1 to 3-4 are activated to specify a read operation. Sometimes R / W switch 3
Not all of -1 to 3-4 are activated.
また、疑似４ビットモードにおいては、テスト回路６
およびパターンジェネレータ９も活性化される。In the pseudo 4-bit mode, the test circuit 6
And the pattern generator 9 is also activated.
パターンジェネレータ９は、入力バッファ８からの入
力データと、この場合には不使用端子となる（256kワー
ドであるため）列アドレスC9が入力する端子からのデー
タとにより、４種類のデータパターンを生成する。R/W
スイッチ３−１〜３−４は、書込動作時には、このデー
タパターンの対応するビットをメモリセルアレイ１−１
〜１−４とテスト回路６に書込む。そして、テスト回路
６は、読出動作時に、メモリセルアレイ１−１〜１−４
から読出される各ビットを、書込動作時に書込まれてい
るビットとの同一性をチェックし、その結果を出力バッ
ファ７に伝える。The pattern generator 9 generates four types of data patterns from the input data from the input buffer 8 and the data from the terminal to which the column address C9 is input because it is an unused terminal (because of 256 k words) in this case. I do. R / W
During a write operation, switches 3-1 to 3-4 store bits corresponding to the data pattern in memory cell array 1-1.
To 1-4 and written in the test circuit 6. Then, at the time of the read operation, the test circuit 6 supplies the memory cell arrays 1-1 to 1-4.
Each bit read from the memory is checked for the sameness as the bit written at the time of the write operation, and the result is transmitted to the output buffer 7.
以上説明した様に、本発明は、内部構成変更時に不要
となるアドレス入力を有効に活用し、データパターンを
チップ内部で発生させることによりデータの自由な組合
せでのメモリアレイへの書き込みが可能となる。のた
め、内部構成変更時に、例えば、メモリセル間の干渉や
セルアレイ間のデータ依存等に対して最適なデータの組
合せが得られることになり、テストパターンによるビッ
ト不良検出能力の向上が実現可能となる。また、メモリ
テストモードにおいても、データバスのビット幅を変更
する必要がないという効果もある。As described above, the present invention makes it possible to write data into a memory array in a free combination of data by effectively utilizing an address input that is not required when an internal configuration is changed and generating a data pattern inside a chip. Become. Therefore, when the internal configuration is changed, for example, an optimum data combination can be obtained with respect to interference between memory cells, data dependence between cell arrays, and the like. Become. There is also an effect that it is not necessary to change the bit width of the data bus even in the memory test mode.
第１図は本発明の一実施例を示し、第２図は従来例を示
す。 1,10……メモリアレイ、１−1,1−2,1−3,1−4,10−1,1
0−2,10−3,10−４……メモリセルアレイ、２−1,2−2,
2−3,2−4,11−1,11−2,11−3,11−４……データアン
プ、３−1,3−2,3−3,3−4,12−1,12−2,12−3,12−４
……R/Wスイッチ、4,13……疑似４ビットモードタイミ
ング発生回路、5,14……リード／ライトタイミング発生
回路、6,15……テスト回路、7,16……出力バッファ、8,
17……入力バッファ、９……パターンジェネレータ。FIG. 1 shows an embodiment of the present invention, and FIG. 2 shows a conventional example. 1,10 …… Memory array, 1-1,1-2,1-3,1-4,10-1,1,1
0−2,10−3,10−4 Memory cell array, 2-1−2−2,
2-3,2-4,11-1,11-2,11-3,11-4 ... Data amplifier, 3-1,3-2,3-3,3-4,12-1,12- 2,12-3,12-4
... R / W switch, 4,13 ... Pseudo 4-bit mode timing generator, 5,14 ... Read / write timing generator, 6,15 ... Test circuit, 7,16 ... Output buffer, 8,
17 ... Input buffer, 9 ... Pattern generator.
Claims (1)
と、前記ｎ個のセモリセルアレイに対応して設けられた
ｎ個のスイッチ３−１〜３−ｎと、前記ｎ個のスイッチ
３−１〜３−ｎを介して前記ｎ個のメモリセルアレイ１
−１〜１−ｎと接続された入力バッファ８および出力バ
ッファ７と、テスト回路６と、前記ｎ個のスイッチ３−
１〜３−ｎに接続されたパターンジェネレータ９と、テ
スト時にはテスト制御信号に応答して制御信号を出力す
る疑似ｎビットモードタイミング発生回路４と、リード
／ライトタイミング信号を発生するリード／ライトタイ
ミング発生回路５とを備え、通常動作時には、前記ｎ個
のスイッチ３−１〜３−ｎのうちの１つが行アドレス信
号の第１のビット、列アドレス信号の第２のビットおよ
び前記リード／ライトタイミング信号に応答して選択さ
れ、この選択されたスイッチに対応するメモリセルアレ
イの前記行アドレス信号の残りのビットおよび前記列ア
ドレス信号の残りのビットで指定されるメモリセルと前
記入力バッファ８もしくは出力バッファ７との間で入出
力が行われ、テスト時における書き込み動作時には、前
記制御信号および前記リード／ライトタイミング信号に
応答して前記ｎ個のスイッチ３−１〜３−ｎが前記第１
のビットおよび前記第２のビットにかかわらずいずれも
選択状態にされ、前記制御信号によって活性化された前
記パターンジェネレータ９によって前記第１のビットお
よび第２のビットの少なくともいずれかと入力データと
に応答して生成されたテストパターンが前記ｎ個のスイ
ッチ３−１〜３−ｎを介して前記ｎ個のメモリセルアレ
イ１−１〜１−ｎの前記行アドレス信号の残りのビット
および前記列アドレス信号の残りのビットで指定される
メモリセルに書き込まれると共に前記制御信号によって
活性化された前記テスト回路６に記憶され、前記書込み
時に続く読み出し動作時には、前記テスト回路６は前記
ｎ個のメモリセルアレイ１−１〜１−ｎの前記行アドレ
ス信号の残りのビットおよび前記列アドレス信号の残り
のビットで指定されるメモリセルからの読み出しパター
ンと記憶された前記テストパターンとを比較して同一性
をチェックし、その結果を前記出力バッファ７に出力す
ることを特徴とする半導体記憶装置。1. An n number of memory cell arrays 1-1 to 1-n
And n switches 3-1 to 3-n provided corresponding to the n semori cell arrays, and the n memory cell arrays via the n switches 3-1 to 3-n. 1
-1 to 1-n, an input buffer 8 and an output buffer 7, a test circuit 6, and the n switches 3-
A pattern generator 9 connected to the circuits 1 to 3 -n; a pseudo n-bit mode timing generator 4 for outputting a control signal in response to a test control signal during a test; and a read / write timing for generating a read / write timing signal And a generating circuit 5. In a normal operation, one of the n switches 3-1 to 3-n is connected to a first bit of a row address signal, a second bit of a column address signal, and the read / write signal. A memory cell selected in response to a timing signal and specified by the remaining bits of the row address signal and the remaining bits of the column address signal of the memory cell array corresponding to the selected switch and the input buffer 8 or the output. Input / output is performed to / from the buffer 7, and at the time of a write operation during a test, the control signal and the Serial read / write timing signal in response the n switches 3-1 to 3-n is the first
Irrespective of the first bit and the second bit, and the pattern generator 9 activated by the control signal responds to at least one of the first bit and the second bit and the input data. The generated test pattern is transmitted to the remaining bits of the row address signal and the column address signal of the n memory cell arrays 1-1 to 1-n via the n switches 3-1 to 3-n. Are written to the memory cells designated by the remaining bits of the memory cell and stored in the test circuit 6 activated by the control signal. At the time of a read operation subsequent to the write operation, the test circuit 6 stores the n memory cell arrays 1 -1 to 1-n designated by the remaining bits of the row address signal and the remaining bits of the column address signal. The semiconductor memory device in which the stored and read patterns from the memory cell by comparing the test pattern to check the identity, and outputs the result to the output buffer 7 that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164231A JP2641867B2 (en) | 1987-06-30 | 1987-06-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164231A JP2641867B2 (en) | 1987-06-30 | 1987-06-30 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS648589A JPS648589A (en) | 1989-01-12 |
| JP2641867B2 true JP2641867B2 (en) | 1997-08-20 |
Family
ID=15789164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164231A Expired - Lifetime JP2641867B2 (en) | 1987-06-30 | 1987-06-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641867B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175094A (en) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS60113167A (en) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | Pattern generating method |
-
1987
- 1987-06-30 JP JP62164231A patent/JP2641867B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175094A (en) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS60113167A (en) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | Pattern generating method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS648589A (en) | 1989-01-12 |
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