JPS58209143A - 多層配線構造 - Google Patents
多層配線構造Info
- Publication number
- JPS58209143A JPS58209143A JP9258682A JP9258682A JPS58209143A JP S58209143 A JPS58209143 A JP S58209143A JP 9258682 A JP9258682 A JP 9258682A JP 9258682 A JP9258682 A JP 9258682A JP S58209143 A JPS58209143 A JP S58209143A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- multilayer wiring
- substrate
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線構造に関する。
従来の多層配線構造は、第1図に例え示すごとく、例え
ば、81半導体基板1の表面に形成された、不純物拡散
層2からなる第1の配線を形成し、基板1の表面に形成
された$101等からなる層間絶縁膜6のコンタクト穴
部5を介して第2のAt等からなる配線層4が形成され
ていた。
ば、81半導体基板1の表面に形成された、不純物拡散
層2からなる第1の配線を形成し、基板1の表面に形成
された$101等からなる層間絶縁膜6のコンタクト穴
部5を介して第2のAt等からなる配線層4が形成され
ていた。
しかし、上・記従来技術では例えばコンタクト穴部寸法
が2μWX2μ惰の場合には25Ωの接触抵抗値であっ
たものが、1μ需×1μ需のコンタクト穴部寸法の場合
には100Ωの高抵抗となり、電子回路の高集積化、高
速化に向かないという欠点があった。
が2μWX2μ惰の場合には25Ωの接触抵抗値であっ
たものが、1μ需×1μ需のコンタクト穴部寸法の場合
には100Ωの高抵抗となり、電子回路の高集積化、高
速化に向かないという欠点があった。
本発明はかかる従来技術の欠点をなくし、小寸法のコン
タクト部でも低抵抗の接触が可能な高集積でかつ高速化
に向いた電子回路用の多層配線構造?提供することを目
的とする。
タクト部でも低抵抗の接触が可能な高集積でかつ高速化
に向いた電子回路用の多層配線構造?提供することを目
的とする。
上記目的を達成するための本発明の基本的な構成は、多
層配線構造において、基板表面に形成された第1の導電
材料からなる配線層と接し、層間絶縁膜を介して第2の
導電材料からなる配線層を形成する多層配線において、
第1の配線層表面の第2の配線層と接するコンタクト部
に第一の配線層と同一導電材料からなる凸部を形成して
成る事を特徴とする特 以下、実施例により本発明を詳述する。
層配線構造において、基板表面に形成された第1の導電
材料からなる配線層と接し、層間絶縁膜を介して第2の
導電材料からなる配線層を形成する多層配線において、
第1の配線層表面の第2の配線層と接するコンタクト部
に第一の配線層と同一導電材料からなる凸部を形成して
成る事を特徴とする特 以下、実施例により本発明を詳述する。
第2図は本発明による多層配線構造を示す断面図である
。
。
81半導体基板11の表面には不純物拡散層からなる第
1の配線層12が形成され、層間絶縁膜13をはさんで
、第2のAt等からなる配線層14が形成されるに際し
、コンタクト部15に沿って、下地第1の配線層12の
材料であるSlと同一材料である多結晶S1の凸部16
をCvDによるデポジション後にホトエツチングする等
して形成する。
1の配線層12が形成され、層間絶縁膜13をはさんで
、第2のAt等からなる配線層14が形成されるに際し
、コンタクト部15に沿って、下地第1の配線層12の
材料であるSlと同一材料である多結晶S1の凸部16
をCvDによるデポジション後にホトエツチングする等
して形成する。
この様に接触部15に凸部16を形成することにより、
小面積の穴寸法でも接触面積が増大し、接触抵抗が小と
でき、電子回路の高集積、高速に向いた多層配線となる
効果がある。。
小面積の穴寸法でも接触面積が増大し、接触抵抗が小と
でき、電子回路の高集積、高速に向いた多層配線となる
効果がある。。
本発明はS1基板のみならず他の絶縁体等の基板表面へ
の多層配線にも適用できる。
の多層配線にも適用できる。
第1図は従来技術の多層配線構造を、第2図は本発明に
よる多層配線構造を示す断面図である。 1.11・・・・・・基 板 2.12・・・・・・第1配線層 3g13・・・・・・層間絶縁膜 4.14・・・・・・第2配線層 5.15・・・・・・コンタクト穴 16・・・・・・・・・・・・凸 部 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
よる多層配線構造を示す断面図である。 1.11・・・・・・基 板 2.12・・・・・・第1配線層 3g13・・・・・・層間絶縁膜 4.14・・・・・・第2配線層 5.15・・・・・・コンタクト穴 16・・・・・・・・・・・・凸 部 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 基板表面に形成された第1の導電材料からなる配線層と
接して、層間絶縁膜を介して、第2の導電材料からなる
配線層を形成する多層配線において、第1の配線層表面
の第2の配線層と接するコンタクト部に第1の配線層と
同一導電材料からなる凸部を形成して成る事を特徴とす
る多層配線溝
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9258682A JPS58209143A (ja) | 1982-05-31 | 1982-05-31 | 多層配線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9258682A JPS58209143A (ja) | 1982-05-31 | 1982-05-31 | 多層配線構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58209143A true JPS58209143A (ja) | 1983-12-06 |
Family
ID=14058541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9258682A Pending JPS58209143A (ja) | 1982-05-31 | 1982-05-31 | 多層配線構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58209143A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57173959A (en) * | 1981-04-21 | 1982-10-26 | Nippon Telegr & Teleph Corp <Ntt> | Connecting method of electrode or wiring layer to semiconductor or conductor layer in semiconductor device |
-
1982
- 1982-05-31 JP JP9258682A patent/JPS58209143A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57173959A (en) * | 1981-04-21 | 1982-10-26 | Nippon Telegr & Teleph Corp <Ntt> | Connecting method of electrode or wiring layer to semiconductor or conductor layer in semiconductor device |
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