JPS58191450A - 多層配線構造 - Google Patents
多層配線構造Info
- Publication number
- JPS58191450A JPS58191450A JP7401882A JP7401882A JPS58191450A JP S58191450 A JPS58191450 A JP S58191450A JP 7401882 A JP7401882 A JP 7401882A JP 7401882 A JP7401882 A JP 7401882A JP S58191450 A JPS58191450 A JP S58191450A
- Authority
- JP
- Japan
- Prior art keywords
- conductive material
- wiring layer
- wiring
- contact
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多層配線構造に関する。
従来、多層配線構造は第１図に示す如く、絶縁基板１上
に第１の導電体である多結晶８１等の配線層２を形成し
、その上に形成されたＳ１０．膜等からなる層間絶縁膜
５を介して、コンタクト穴４を通して、第２の導電材料
であるＡｔ等の配線層５が形成されて成っている。
に第１の導電体である多結晶８１等の配線層２を形成し
、その上に形成されたＳ１０．膜等からなる層間絶縁膜
５を介して、コンタクト穴４を通して、第２の導電材料
であるＡｔ等の配線層５が形成されて成っている。
しかし、上記従来技術では、例えばコンタクト部の寸法
が２μ賜×２μ集の場合、２５０程度の接触抵抗であっ
たものが１μ愼×１μ集のコンタクト穴にした場合には
１０００程度もの高抵抗となり、配線の微小化による大
集積化と、それに伴う電子回路の高速化に向かないとい
う欠点があった。
が２μ賜×２μ集の場合、２５０程度の接触抵抗であっ
たものが１μ愼×１μ集のコンタクト穴にした場合には
１０００程度もの高抵抗となり、配線の微小化による大
集積化と、それに伴う電子回路の高速化に向かないとい
う欠点があった。
本発明は、かかる従来技術の欠点をなくし、大集積で高
速化に向いた多層配線構造を提供することを目的とする
。
速化に向いた多層配線構造を提供することを目的とする
。
上記目的を達成するための本発明の基本的な構成は、多
層配線構造において、基板上には第１の導電材料からな
る配線層が形成され、層間絶縁膜を介して、コンタクト
穴部を通して第２の導電材料からなる配線層を形成する
多層配線において、第１の導電材料の少なくとも下部ま
たはその一部に第２の導電材料層が形成されて成る事を
特徴とする。
層配線構造において、基板上には第１の導電材料からな
る配線層が形成され、層間絶縁膜を介して、コンタクト
穴部を通して第２の導電材料からなる配線層を形成する
多層配線において、第１の導電材料の少なくとも下部ま
たはその一部に第２の導電材料層が形成されて成る事を
特徴とする。
以下、実施例により本発明の詳細な説明する。
第２図は本発明による多層配線構造の一実施例を示す断
面図である。
面図である。
絶縁基板１１上には第１の導電材料からなる多結晶８１
等の配線層が形成され、その下部の一部または全部には
第２のｋｔ等の導電材料層部１４が形成されている。層
間絶縁膜１３をはさんで、層間絶縁膜１３の部を穴開け
したコンタクト穴部１５を介して、第２のムを等の絶縁
材料からなる配線層１６が形成されて成る。
等の配線層が形成され、その下部の一部または全部には
第２のｋｔ等の導電材料層部１４が形成されている。層
間絶縁膜１３をはさんで、層間絶縁膜１３の部を穴開け
したコンタクト穴部１５を介して、第２のムを等の絶縁
材料からなる配線層１６が形成されて成る。
上記の如く、第１の配線層１２の下部又は一部に第２の
配線層１６と同一材料のｌｌＸ１４を形成して、コンタ
クトをとることにより、第１の配線層１２と第２の配線
層１６のコンタクト部における実質的な接触面積が増大
し、′小面積のコンタクト部寸法にもかかわらず低接触
抵抗接続が可能となり、大集積で高速の電子回路用の配
線が行なえる効果がある。
配線層１６と同一材料のｌｌＸ１４を形成して、コンタ
クトをとることにより、第１の配線層１２と第２の配線
層１６のコンタクト部における実質的な接触面積が増大
し、′小面積のコンタクト部寸法にもかかわらず低接触
抵抗接続が可能となり、大集積で高速の電子回路用の配
線が行なえる効果がある。
本発明は絶縁基板のみならず、半導体基板上の多Ｉ−配
線にも適用できる。
線にも適用できる。
第１図は従来技術の多層配線構造、第２図は本発明によ
る多層配線構造を示す断面図である。 １．１１・・・・・・基 板 ２．１２・・・・・・第１の配線層 ３．１３・・・・・・層間絶縁膜 ４．１５・・・・・・コンタクト穴部 ５．１６・・・・・・第２の配線層 １４・・・・・・・・・・・・第１の配線層下の第２の
配線材料層 以 上 出願人 株式会社靜訪精工舎 代理人 弁理士 最上 務
る多層配線構造を示す断面図である。 １．１１・・・・・・基 板 ２．１２・・・・・・第１の配線層 ３．１３・・・・・・層間絶縁膜 ４．１５・・・・・・コンタクト穴部 ５．１６・・・・・・第２の配線層 １４・・・・・・・・・・・・第１の配線層下の第２の
配線材料層 以 上 出願人 株式会社靜訪精工舎 代理人 弁理士 最上 務
Claims (1)
- 基板上には第１の導電材料からなる配線層が形成され、
層間絶縁膜を介して、コンタクト穴部を通して第２の導
電材料からなる配線層を形成する多層配線において、第
１の導電材料の少なくとも下部又はその一部に、第２の
導電材料層が形成されて成る事を特徴とする多層配線構
造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7401882A JPS58191450A (ja) | 1982-04-30 | 1982-04-30 | 多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7401882A JPS58191450A (ja) | 1982-04-30 | 1982-04-30 | 多層配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191450A true JPS58191450A (ja) | 1983-11-08 |
Family
ID=13534945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7401882A Pending JPS58191450A (ja) | 1982-04-30 | 1982-04-30 | 多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855014A (en) * | 1986-01-24 | 1989-08-08 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor devices |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
-
1982
- 1982-04-30 JP JP7401882A patent/JPS58191450A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855014A (en) * | 1986-01-24 | 1989-08-08 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor devices |
| US5294821A (en) * | 1990-10-09 | 1994-03-15 | Seiko Epson Corporation | Thin-film SOI semiconductor device having heavily doped diffusion regions beneath the channels of transistors |
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