JPS58206256A - Extracting circuit of synchronizing pulse - Google Patents

Abstract

PURPOSE:To extract a synchronizing pulse without using a control pulse in an intial state, by detecting the changing point of a digital signal and comparing the count value of the reference clock with the prescribed set value to obtain the compensating value. CONSTITUTION:When a signal D1 varies at a time point t3, a changing point detecting circuit 8 delivers a signal S7. Then a compensating value arithmetic circuit 9 performs an operation. A count data D4 is equal to value 7 at the time point t3, and a comparator 16 delivers a rise shortening signal S12. Thus the circuit 9 supplies the compensating value -1 to an arithmetic circuit 18 and adds a rise control data D3 to the value -1. A register 11 which delivers a delay pulse S8 at a time point t4 supplies the output of the circuit 18 to said circuit 18 and a comparator 13 in the form of a new data D3. Then a synchronizing pulse SP has a rise at a time point t5. The comparator 16 resets an FF14 with a fall signal S10 at the time point t6. At the same time, the circuit 8 delivers the signal S7 at the time point t6, and therefore the circuit 9 produces compensating value (0) on the basis of the signal S10. As a result, the data D3 is held at value 15 although the pulse S8 is delivered at a time point t7.

Description

【発明の詳細な説明】 この発明はシリアルデータとして供給されるＮＲＺ方式
あるいはＮＲＺ　ｉ方式前のデジタル信号から同期パル
スを佃出する同期パルス抽出回ｒｔａｔζ関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization pulse extraction circuit rtatζ that extracts synchronization pulses from a digital signal before the NRZ system or NRZ i system supplied as serial data.

ＮｋｉＺ方式あるいはＮａｚ　を方式等ＶＣよって変調
さノシたデジタル４ｄ号を送受信する逍悟１（匝におい
ては、このようなデジタル信号を受（ｇする１１１Ｉｊ
ＶＣ回期パルス佃出回路を設け、この同期パルス抽出回
路ＶＣよって前記デジタル１６号から同期パ／ｌスを佃
出し、この同期パルスに基づいて送受信機関の同期がと
られるようになっている 第／ｌ！！！Ｊｆｉこのような同期パルス抽出回路の一
例を示す回路図である。なお、この図に示す回路はＮＲ
Ｚ方式によるデジタル１ざ号から同期パルスを抽出する
ものである。この図において、ＮＲｚアジタルイ６号Ｓ
１のヒツト変化点は似分回路Ｉ　ＶＣよって検出きれ、
これＶＣよ＃）侍られたビットｉ化点検出イ６号Ｓ２は
驚流器２によって慣流され変化点検出ｆｂ号Ｓ３として
位相比較器３に供給きれる。The Shogo 1 transmits and receives the digital 4D signal modulated by the NkiZ system or Naz system, etc. by the VC.
A VC periodic pulse extracting circuit is provided, and the synchronous pulse extraction circuit VC extracts a synchronous pulse from the digital number 16, and the transmitting and receiving apparatus is synchronized based on this synchronous pulse. /l! ! ! Jfi is a circuit diagram showing an example of such a synchronous pulse extraction circuit. Note that the circuit shown in this figure is NR
The synchronization pulse is extracted from the digital 1st signal using the Z method. In this figure, NRz Ajita Rui No. 6 S
The hit change point of 1 can be detected by the approximation circuit IVC,
The received bit i change point detection signal No. 6 S2 is supplied to the phase comparator 3 as a change point detection signal fb signal S3 by the current flow generator 2.

位相比較器３はローパスフィルタ４および′電圧匍」愉
発振器やと共にＰＬＬ回路（フェーズロックドルーズ回
′ＮＩ）　６を物取するものであり、この位相比較器３
は削６１変化点快出佃号Ｓ３と゛畦圧制御発伽甚滲５の
出力との恒和渣を検出してこの位相差ＶＣ４ｒ、＋じた
位相、ｑ　１ｇ　汚Ｓ　４をローパスフィルタ４に供給
する。これにより、ローパスフィルタ４から前記位札−
Ｉｆ’＋５号Ｓ４の尚庵吸戚分か除去された制御１Ｓ号
Ｓ５か出力され奄圧割飾兜振セ：δ５の発振尚仮畝かｍ
ｕ　ａピ食化点検出侶号Ｓ２の周波数と一致するように
制御ざｆる。そしてこの電圧制御発振器５の出力は回期
パルスＳＰとして後段回ＭＶｃ供給される。The phase comparator 3 is used to control a PLL circuit (phase-locked Druze circuit) 6 along with a low-pass filter 4 and a 'voltage' oscillator.
Detects the constant sum between the 61 change point S3 and the output of the ridge pressure control generator 5, and applies this phase difference VC4r, + phase, q1g, to the low-pass filter 4. supply As a result, from the low-pass filter 4, the
If'+ No. 5 S4's Shoan suction part removed control No. 1 S No. S5 is output and the pressure is divided into two parts: oscillation of δ5.
The frequency is controlled to match the frequency of the ua picochalization point detection signal S2. The output of this voltage controlled oscillator 5 is supplied to the subsequent stage MVc as a periodic pulse SP.

ところで、このような従来のｌ＃Ｉ　ＪＪＪＪパルス抽
出回￥６ｖコ、ＮＲＺテジタル侶号から同期パルスを抽
出）　　　　　　する場合、ＰＬＬ回路を用いてこの抽
出動作を竹なっていることから初期状態において規則正
しく変化する多くの脚聚用パルス（例えば１００パルス
倒１を入力して、このＰＬＬ回路の出力周波数を所定範
囲内ＶＣする必資がわると共＆Ｃ，ＰＬＬ回路を用いて
いることから回路全体の１［Ｉ！Ｉ栢か蘭くなるという
不都合がある。By the way, when extracting the synchronizing pulse from the NRZ digital signal using the conventional l#I JJJJ pulse extraction circuit like this, the PLL circuit is used to perform this extraction operation regularly in the initial state. By inputting many changing pulses (for example, 100 pulses), it is necessary to keep the output frequency of this PLL circuit within a predetermined range. 1 [I!I have the inconvenience of becoming a firefly or an orchid.

この発明は上記の点ＶＣ海み、ｆＪＪルＪ状１１１＝４
　ｔＬおける調整用パルスを用いることなく同期パルス
を抽出することかできると共ＶＣ１その）間冷をも１け
ることかできる回期パルス抽出回＠を提供するもので、
変化点検出回路ＶＣよりシリアルデータとしテ惧組され
るナシタル１ｄ号の父化点を検出すると共に、この変化
点が検出ちれｆｃ時［補正］−頂其回路に、おいて基準
クロックに占ｒ叙して侍られる１−数値と予め定められ
ている設定値とを比威し、この比軟結末に基ついて梱正
鉋を求め、かつ基準１直頂鼻回路によりとの補正値に応
じて既に記憶されているｊｒｉＪ回の立上シ制卸テータ
を補正して今回の立上多制御データを求めると共ＶＣ，
同期パルス発生回路ＶＣより今回の立上＃）制動データ
と前記甜竿クロックパルスを劇゛叙して侍られｆｃｌ数
１１＃、とを比較し、この比Ｖ、鮎結末ＣｈＭついて同
期パルスを発生させるようにして４ｉＪ　ｇｒ２テジタ
ルｆｇ号のビットの中央部でｍＩＩ記回期パルスを立上
ｒ６るようにしたことを％似としている。This invention is based on the above point VC sea, fJJ le J shape 111=4
It provides a periodic pulse extraction time that can extract synchronizing pulses without using adjustment pulses at tL, and can also reduce the cooling time of VC1.
The change point detection circuit VC detects the change point of Nasital No. 1d, which is set as serial data, and when this change point is detected and fc [correction]-top circuit, the reference clock is Compare the 1-value and the predetermined setting value to be served by R, calculate the packing plane based on this comparison result, and according to the correction value according to the standard 1 straight apical nose circuit. When the current start-up control data is obtained by correcting the start-up control data of
The synchronization pulse generation circuit VC compares the current start-up braking data with the fcl number 11 #, which is given by illustrating the above-mentioned clock pulse, and generates a synchronization pulse with this ratio V and the end ChM. This is similar to the case in which the mII cycle pulse rises r6 at the center of the bit of the 4iJ gr2 digital fg signal.

以下この発明の−実り例を図「石にしたかって続開する
。第２図にこの発明ＶＣよる回期ノくルス抽出回鮎の一
物取りすを示すブロック図でめる。なお、この図ＶＣ不
す回路Ｆｉ受イ６テータのｌビットを／６分舶して１６
１期パルスの立上シタイミングを制御するようにしたも
のでりる。この図において、７ＩＩ′ｉ基年クロックパ
ルスＣＰか供給されるクロック入力端子でめり、この基
準クロックツくルスＣＰは変化点検出回路８のクロック
入力端子に供和される。The fruitful example of this invention is shown in the figure below. Figure 2 is a block diagram showing the extraction of sweetfish by the VC of this invention. Dividing the l bit of the VC filter Fi receiver by /6 to 16
It is designed to control the rise timing of the first-phase pulse. In this figure, the reference clock pulse CP of 7II'i is supplied to the clock input terminal, and this reference clock pulse CP is supplied to the clock input terminal of the change point detection circuit 8.

！また９はＮＺＲ方式等によって袈詞されたテジタル悟
号（受１ｉテータ）１）１か供給される信号入力端子で
めジ、このデジタル信号Ｄ１は変化点検出回路８０受侶
データ入力端子に供給される。変化点検出回路８は削把
デジタル侶号１）１の切挾シを検出するものでるり、こ
の明快りを検出した時にＮＪｉＪ　［基準クロックパル
スＣＰに同期した変化点検出信号８７（’０“のパル７
１８号）を出力して補正１直頂射、Ｌｇｌｌ１６９の匍
ｊ卸入力端子およびｌパルス遅処回１Ｍ１０の入力端子
ＶＣ供供給る。ｌパルス遅蝙回路１０はＭｌｊ記変化点
恢出検出信号をｌパルス分（例えば基準クロックパルス
の／パルス分）遅蜆させるものであり、この／パルス遅
姑回路１０の出力（！！Ｉ！！パルスＳｓ）は１／ジス
タ１１の匍ｊ■入力端子ＶＣ供帽される。このようにし
て前？！Ｉ；震化点恨出回路８および／パルス！ｍＬＬ
！Ｉｇ　１０　ｖｃよυ回ｙα各部の同期がとられる。! In addition, 9 is a signal input terminal that is supplied with a digital gogo (Uke 1i theta) 1) 1 which has been processed using the NZR method, etc. This digital signal D1 is supplied to the change point detection circuit 80 and the receiver data input terminal. be done. The changing point detection circuit 8 detects the cutting edge of the cutting digital part 1) 1, and when this clarity is detected, the changing point detection signal 87 ('0'' Pal 7
No. 18) is output to supply the correction 1 direct top radiation, the output terminal of the Lgll 169, and the input terminal VC of the l pulse delay processing circuit 1M10. The l pulse delay circuit 10 delays the Mlj change point detection signal by l pulses (for example, /pulse of the reference clock pulse), and the output of this /pulse delay circuit 10 (!!I! !Pulse Ss) is supplied to the input terminal VC of the register 11. Before like this? ! I; Seismic point grudge circuit 8 and/pulse! mLL
! Ig 10 vc, υ times yα, each part is synchronized.

７ｊ、Ｄ＋Ｉ記示早クロりクパルスＣＰは／６進のカウ
ンタ１２のクロック入力端子にも供転、される。7j, D+I The fast clock pulse CP is also supplied to the clock input terminal of the hexadecimal counter 12.

このカウンタ１２１ｄ、ｋｍクロックパルスＣＰのｄ↑
数を竹なうものでめり、この酊数結米（第７のカウント
データＬ）２）は第１の比較回路１３の第ｌ入力端子１
３ａＫ供給δれる。比軟回路１３は前記第７のカウント
データＤ２とその第一入力端子１３ｂ＆こ供柘される立
上シ匍ｊ御データＤ３とを比較してその大小を判別する
ものでおシ、第一のカウントデータＤ２の示す値が立上
シ制御テータｌ）３の示す値以上でりる場合に同期パル
ス立上り１ｇ号Ｓ　Ｓ　（＊　１ｊ佃号）を出力してＲ
８型フリッグフロ前記回ルｊパルスを立上けるようにし
たと・とを％像としている。This counter 121d, km clock pulse CP d↑
The number is counted with a bamboo counter, and this number (seventh count data L) 2) is input to the l-th input terminal 1 of the first comparator circuit 13.
3aK supply δ. The ratio soft circuit 13 compares the seventh count data D2 with the start-up control data D3 supplied from its first input terminal 13b and its first input terminal 13b to determine the magnitude thereof. When the value indicated by the count data D2 is greater than the value indicated by the rise control data l)3, the synchronizing pulse rise signal 1g signal S S (*1j signal) is output and R
The 8-type frig flow is shown as a percentage image when the pulse is raised.

以下この発明の一丈施例を図面にしたかつて直間する。The following is a drawing showing an embodiment of this invention.

第２図はこの発明による同期パルス抽出回路の一栴ＩＪ
ｙ、？！Ｉを示すブロック図でるる。なお、この図Ｖこ
示す回路は受（ｉ（データの／ビットを７６分ｍｌＪし
て同期パルスの立上りタイミングを制御するようにした
ものでめる。この図において、７は基準クロックパルス
ＣＰが供給されるクロック入力端子であシ、この基準ク
ロックパルスＣＰは変化点検出回路８のクロック入力端
子に供給σれる。Figure 2 shows a synchronous pulse extraction circuit according to the present invention.
Y,? ! This is a block diagram showing I. The circuit shown in this figure V is designed to control the rising timing of the synchronization pulse by inputting the / bit of the data by 76 minutes. In this figure, 7 indicates that the reference clock pulse CP is This reference clock pulse CP is supplied to the clock input terminal of the change point detection circuit 8.

まｆｃ９はＮＺＲ方式等によって変調されたデジタル１
６号（受イ６テータ）ＤＩが供給でれる信号入力端子で
あり、このデジタル信号Ｄ１は変化点検出回路８の受信
データ入力端子に供給される。変化点検出回路８はＭ１
１記テジタル佃号Ｄ１の切俣シを検出するものであり、
この明快りを検出した時に′　　　　　　　前記基準ク
ロックパルスＣＰＫ同Ｎｊシた変化点検出信号Ｓ７（’
０“のパルス信号）を出力して補正値ＹｊＬ）４：回路
９の制卸人力端子および／パルス遅延回路１ｏの入力端
子に供給する。／パルス遅延回路１０はハＩＳｇピ変化
点瑛出イ♂号Ｓ７をｌパル７分（例えば基準クロックパ
ルスの７パルス分）ｎｍｇせるものであり、この／パル
ス遅延回路１ｏの出力（、ｉ！１！姑パルスＳ８）はレ
ジスタ１１の制卸人力端子に供給される。このようＶＣ
してｓ＋Ｊ　ｓじ笈化点恢出回路８および／パルス遅延
回路１ｏにょシ旧１）＆各部の同期がとられる。fc9 is a digital 1 modulated by the NZR method etc.
This is a signal input terminal to which No. 6 (receiver 6 data) DI is supplied, and this digital signal D1 is supplied to the reception data input terminal of the change point detection circuit 8. The change point detection circuit 8 is M1
1. It detects Kirimata shi of digital number D1,
When this clarity is detected, the change point detection signal S7 ('
0" pulse signal) and supplies it to the control input terminal of the circuit 9 and the input terminal of the pulse delay circuit 1o. The output of this /pulse delay circuit 1o (i!1!mother pulse S8) is the control input terminal of the register 11. In this way, VC
Then, the synchronization of the signal conversion circuit 8 and the pulse delay circuit 1 and the various parts is achieved.

一万、前記−！！１￥早クロッりパルスＣＰＨ／　Ａ７
（／’）カウンタ１２のクロック入力端子にも供私され
る。10,000, above-! ! 1￥Fast clock pulse CPH/A7
(/') Also provided to the clock input terminal of the counter 12.

このカウンタ１２は基準クロックパルスＣＰの針数を行
なうものであり、このｉＩｒ数結朱（第７のカウントデ
ータ１）２）は第７の比較回路１３の第７入力端子１３
　ａＫ供給される。比較回路１３は前記第１のカウント
データＤ２とその第１入力端子１３　ｂ　ＶＣ供給され
る立上シｆｔ１ｌｌ　＃データＤ３とを比較してその大
小を判別するものであシ、第７の力１１１１１１１１ ウントテーメＤ２の示す値が立上シ制飾データＤ３の示
す佃１以上である場合に同期パルス立上シ信号Ｓ９（’
１′毎号）を出力してＲＳ型フリッグフロ第７入力端子
１８　ａ　Ｋ供給する。立上シ制伽１データ演算回′Ｎ
ｌ１８はそのに８Ｊｌ入力端子１８ａＧＣ供給さねるデ
ータ（補正埴データ１）６）とその第一入力端子１８　
ｂ　Ｋ９Ｌ［されるデータ（立上り制卸データＤ３）と
を加昇（ここでは、１６ビツトの加算）するものであり
、この７ＪＩｌ算粕朱は糾たな立上シ制剣＋−ｒ−タＤ
７としてレジスタ１１の入力端子に快ｍｌする。１／ジ
スタ１１：Ｌその１１ｉｌｉ御入力端子に遅姑パルスＳ
８が仲：袷された時に前記立上り匍＋　？１１１１デー
タｌ）７を取込んで８ｒ２ｊ］Ｘするものであり、この
１／ジスタ１１に１ｉｒ２１）依されたデータはｅまた
な立上シ制＠１ナータ１）３として的ｄ１シ立上シ制銅
・データ頂禅回路１８の第１入力端子１８ｂおよび比較
回路１３の第２入力端子１３ｂＶｃ供給される。すなわ
ち、これら補正１１η演九回鮎９、型土シ制御データ頂
其回路１８およびレジスタ１１は＋ｉｎ記変化点４ｐｔ
出侶刊８７の出力タイミングに比、ｌ；て前記立上り制
御データＤ３の補正を行なう。This counter 12 counts the number of stitches of the reference clock pulse CP, and this iIr number (seventh count data 1) 2) is supplied to the seventh input terminal 13 of the seventh comparator circuit 13.
aK is supplied. The comparator circuit 13 compares the first count data D2 and the rising shift data D3 supplied to the first input terminal 13b VC to determine the magnitude thereof. When the value indicated by the output theme D2 is equal to or greater than 1 indicated by the rising edge decoration data D3, the synchronous pulse rising edge signal S9 ('
1' every issue) and supplies it to the RS type frig flow seventh input terminal 18aK. Start-up system 1 data calculation cycle'N
l18 is the 8Jl input terminal 18aGC supply data (correction data 1) 6) and its first input terminal 18
b K9L[data (startup control wholesale data D3)] is incremented (in this case, 16 bits are added), and this 7JIl calculation is a D
7 to the input terminal of the register 11. 1/Jister 11:L Delay pulse S to the 11ili control input terminal
8 is in the middle: the above-mentioned rising 卍+ when being carried away? 1111 data l) 7 is taken in and 8r2j] The first input terminal 18b of the control circuit 18 and the second input terminal 13bVc of the comparator circuit 13 are supplied. In other words, these corrections 11η, 9 times ayu 9, the control data, the circuit 18, and the register 11 are +in change point 4pt.
The rise control data D3 is corrected in comparison with the output timing of Desukan 87.

１だ、１９はリセット（ｇ号Ｓ１３　（ゝゝ１“のパル
ス１８号）が供給されるリセット１−号入力端子であシ
、このリセット１Ｈ号Ｓ１３はカウンタ１２のリセット
入力端子に供給されると共ｒＣ１オアゲート２６を介し
て制御＋＋カウンタ１５のリセット入力端子にも供給さ
れる。ざらＩｒこの制御カウンタ１５のリセット入力端
子ｖｃｔｒｔオアケート２０を介して前記同期パルス立
上り（ｉ＝ｉ号Ｓ９が供給され、このｌｅ、ｌルｊパル
ス立上り１呂号Ｓ９が出力ざｔするシバＣ制伽カウンタ
１５がクリアされる。1, 19 is the reset 1- input terminal to which the reset (g number S13 (ゝゝ1'' pulse number 18) is supplied, and this reset 1H number S13 is supplied to the reset input terminal of the counter 12. rC1 is also supplied to the reset input terminal of the control counter 15 via the OR gate 26. Then, the counter 15, which is outputted by the rising edge of the pulse S9, is cleared.

次に以上の有イ成ｅｃなるこの実施例の促１作を第３図
に示すυに形図を該層しつつ直間する。なお以下のれ分
明においてに基準クロックパルスＣＰの周期はナシタル
佃号１）　１の７ビツト分の／／１６でおり、かつ基準
値設定回路１７ＫＦｉ値８が設定されているものとする
。まず第３図に示す時刻ｔ　Ｉ　ＶＣおいてリセット（
Ｋ号入力端子１９に同図（イ）Ｋ示すリセット１Ｈ号Ｓ
１３が供給δれると、カウンタ１２および制肯１カウン
タ１５はリセットされ、各々第３図（ハ）、に）ＶＣ示
すように時刻ｔｌから同図１口）に示す基準クロックパ
ルスＣＰのｌｔ数を開始する。ここで、時刻ｔ１以―ｉ
Ｊの補正蕩其動作により１７ジスタ１１１’ζ、？すえ
ば販１６か記憶されているとすれは、カウンタ１２の！
ｉ数結果が１１ηｉ６となった時Ｊｌｌｔ２において、
比軟回路１３は同図（ホ）に示す同期パルス立上り侶−
ＱＳ９を出力してＦ’Ｆ１４から同図（へ）に示す同期
パルスＳＰを出力略せると共に、制御４１カウンタ１５
をリセットする。次にこの制御カウンタ１５のｔｒ数結
呆がｌ＋ｆｔ　８　Ｋなシ、基準１直設定回路１７の値
８と一致すると、比較回路１６けのａｔ佐父帖末がＩＩ
Ｍ　１６　Ｋなる毎および市り伸ヤカウンタ１５の計数
結果が佃８になる毎ＶＣ上述した動作がくり返し行なわ
れる。Next, the first step of this embodiment, which has the above-mentioned effect, will be made directly by layering the shape diagram on υ shown in FIG. In the following explanation, it is assumed that the period of the reference clock pulse CP is /16, which corresponds to 7 bits of 1), and that the reference value setting circuit 17KFi value 8 is set. First, reset (
Reset No. 1H S shown in the same figure (A) K at No. K input terminal 19
13 is supplied, the counter 12 and the control 1 counter 15 are reset, and the lt number of the reference clock pulse CP shown from the time tl to the time tl shown in FIG. Start. Here, after time t1 -i
Due to the correction operation of J, 17 registers 111'ζ, ? If you remember that the number is 16, then the counter is 12!
When the i number result is 11ηi6, in Jllt2,
The ratio soft circuit 13 is connected to the rising edge of the synchronous pulse shown in the same figure (E).
By outputting QS9, it is possible to omit the output of the synchronizing pulse SP shown in FIG.
Reset. Next, when the tr number difference of this control counter 15 is l + ft 8 K, and it matches the value 8 of the reference 1 direct setting circuit 17, the comparison circuit 16 digits at the end of the register is set to II.
The above-described operation is repeated every time M 16 K and every time the count result of the market gain counter 15 reaches 8 VC.

一方上述しｔ（動作とＸｌｋ行して、例えば時刻ｔ３に
おいて、１ｇ号入力端子９に供帖されているデジタル信
号１）１か第３図（ホ）に示すように変化すると）　　
　　　　震化点恢出回路８がこれを４−ｙ！出して同図
（す）に示す変化点検出４ｇ号Ｓ７を出力し、補正頭頂
算回路９ＶＣ→１ｊ止値′ＯＡＩ算動作を行なわせる。On the other hand, if the digital signal 1 supplied to the input terminal 1g at time t3 changes as shown in FIG.
The seismic point extraction circuit 8 makes this 4-y! Then, the change point detection signal 4g S7 shown in FIG.

ここで、時刻ｔ３における制餉１カウンタ１５のカウン
トデータＤ４Ｓ　１２を出力しているから補正ｆｌｉｔ
　演ｎ　Ｉｒ’Ｊ路９は立よυ制御ム４：データ演昇回
路１８に子ｉｕ　ｊＥ　ｌ的−／を供縮し、コメ又上ハ
ＩＪ側ｒデータび其１包路１８によりこ（７）　ｊｔＵ
正ｉ（ｆ、ｊ　−／とこの時の立上り制御データｌ）３
の示す帥、とか加′Ｊ＃δれ出力される。次ＶＣ時刻ｔ
４となυ、ノハルス遅勉１す１路１０が遅勉パルスＳ８
ｆ、’、３図（２）ト照）を出力すると、レジスタ１１
　Ｐｉ　Ａ’ｌＪ記立上り制側ｊデータ頂算回路１８の
出力を取込みＮｃ憶すると共にこの記１．録シたデータ
（このデータの１１６ハ１５である）を−「たな立上り
匍」＠１テータＤ３として立上り制御ｂ１１データ演與
回路１８の虻コ人カ端子１８ｂおよび比軟回路１３の第
２人力端子１３ｂに供給する。これに上り、カウンタ１
２の計数結果が値１５吉なった時刻ｔｓｙｃおいて同期
パルスＳＰが立上る。ｒにＶＣ時刻ｔ６となシ、制卸カ
ウンタ１５のカウントデータＤ４が値８１でなった時に
、比較回路１６は同期パルス立下＃）信号ＳＩＯを出力
してＦＦ　１４をリセットする。またこの時Ｊｉｔ６に
おいてはＴジタル信−１９１）１が変化し、変化点検出
回路８が変化点検出信号Ｓ７を出力するから、補正１直
演尊回路９はこの時出力されている同期パルス立下シ信
号ＳｌＯに基ついて浦上値０を発生する。したがって、
この場合は、片側ｔ７で遅延パルスＳ８が出力された場
合においても立上シ制ＳＰが立上がる１でにすする期間
Ｔａの長σがこの同期パルスＳＰが立上がってから前記
デジタル信号Ｄ１が欠に変化するまでの期間Ｔｂよシ長
い場合（同期パルスＳＰの位相が遅れている場合）Ｖｃ
ｎ　、ａ　のｌ”３期パルスＳＰの立上がシがデジタル
信号Ｄ１のピット期間の中央部にくるように立上’９　
？！１１１ｉｎｒ　ｆ−タＤ３の胆が補正される。そし
てこのロ１期パルスＳＰ刀Ｓテジタル信号Ｄ１のビット
期間の中央部で立上がるようになった時に、この立上ジ
制御データＤ３の補正勤ｆ′Ｆ、が終了される吉共に、
この仙正済の立上り制卸データｌＪ３刀４記１諏されこ
の記憶さγした立上り制御データＤ３に基ついて同期パ
ルスＳＰの立上がりが制御される。Here, since the count data D4S12 of the control 1 counter 15 at time t3 is output, the correction flit
The operation n Ir'J path 9 is set up. 7) jtU
Positive i (f, j −/and rising control data l at this time) 3
The width indicated by , or addition'J#δ, is output. Next VC time t
4 and υ, Noharus slow study 1 and 1 road 10 is slow study pulse S8
When f,', (see Figure 3 (2)) is output, register 11
Pi A'lJ memory The output of the j data arithmetic circuit 18 on the rising edge control side is taken in and stored in Nc, and this memory 1. The recorded data (this data is 116 and 15) is set as - "Tana rise 匍"@1 data D3 and is applied to the rise control b11 data output circuit 18's foxtail terminal 18b and the second ratio soft circuit 13. It is supplied to the human power terminal 13b. Climb to this and counter 1
The synchronizing pulse SP rises at time tsyc when the count result of 2 becomes 15 good. At VC time t6, when the count data D4 of the control counter 15 reaches the value 81, the comparator circuit 16 outputs a synchronizing pulse fall signal SIO to reset the FF 14. Also, at this time, the T digital signal -191)1 changes in Jit6, and the change point detection circuit 8 outputs the change point detection signal S7, so the correction 1 direct performance detection circuit 9 The Urakami value 0 is generated based on the lower signal SlO. therefore,
In this case, even if the delayed pulse S8 is output at t7 on one side, the length σ of the period Ta that the synchronization pulse SP rises is the same as the length σ of the period Ta that the digital signal D1 is output from the rise of the synchronization pulse SP. If the period until it changes intermittently is longer than Tb (if the phase of the synchronizing pulse SP is delayed) Vc
The rise of the l"3-phase pulse SP of n and a is set so that the rise is at the center of the pit period of the digital signal D1 '9.
? ! 111 inr f-ta D3 is corrected. When the first period pulse SP digital signal D1 starts to rise at the center of the bit period, the correction function f'F of the rising edge control data D3 is completed.
The rising edge of the synchronizing pulse SP is controlled based on the rising edge control data D3 which has been compiled and stored.

またリセット・１ｇ号Ｓ１３により回路のリセットタル
信号Ｄ１のビット期間の中央部より前で同期パルスＳＰ
が立上がっている場合（期間’ｌ’ａｌが期間’ｒｂｘ
より小さい場合）にも上述した動作と同様にしてこの同
期パルスＳＰの立上がりがデジタル信号１）１のビット
期間の中央部にくるように立上り制御データＤ３の１直
が補正さｆる。In addition, the synchronization pulse SP is generated before the center of the bit period of the reset signal D1 of the circuit by the reset/1g signal S13.
is rising (period 'l'al is period 'rbx
1), the 1st shift of the rise control data D3 is corrected in the same manner as described above so that the rise of the synchronizing pulse SP is at the center of the bit period of the digital signal 1)1.

このようにこの夷厖例においては、デジタル信号Ｄ１の
７ビツト分を／乙分割していることから、同期パルスＳ
Ｐがデジタル信号Ｄ１のピット中央部で立上がっていな
い場合においても、デジタル信号Ｄ１が最低７回、破高
♂回変化すれば、この同期パルスＳＰをデジタル信号］
）１のビット期間の中央部で立よけることができる。In this example, since the 7 bits of the digital signal D1 are divided into /B, the synchronization pulse S
Even if P does not rise at the center of the pit of the digital signal D1, if the digital signal D1 changes at least 7 times and ♂ times, this synchronization pulse SP is converted into a digital signal]
) can be set aside at the center of the bit period of 1.

以上民間したようにこの発明による同期パルス抽出回路
は、デジタル１６号の変化点を１天出する変化点検出回
路と、基≧クロックパルスを計数し前記変化点検出回路
により前記変化点が＠出された時の計数１１１．と予め
定められている設定佃、とを比較し、この比軟給米に基
ついて補正ｔＷを求める補正鳴演昇１す１路と、この輛
止佃演算回路が出力する補正値ＶＣ基づいて、既ＶＣ記
１惠しているＡｉ１回の立上シ上り制御データと前うＣ
基準クロックパルスを計数して侍られた耐欽値とを比較
し、この比４！２結釆に基づいて同期パルスを発生する
同期パルス発生回路とを設けたので、初期状ｅ、ｖｃお
けるＮ＝１整用パルスを用いることなく父イぎ信号から
同期パルスを抽出することができると共に、従来回路の
ようにＰＬＬ回路を用いていないことからその価格をも
下りることができる。As described above, the synchronous pulse extraction circuit according to the present invention includes a change point detection circuit that detects one change point of digital No. 16, and a change point detection circuit that counts base≧clock pulses and detects the change point by the change point detection circuit. Count 111. and a predetermined setting Tsukuda, and calculate the correction tW based on this ratio soft rice based on the correction value VC outputted by the correction value VC output by this Soft rice. , the start-up control data of Ai 1 time, which has already been recorded in VC, and the previous C
Since a synchronization pulse generation circuit is provided that counts the reference clock pulses and compares them with the observed durability value and generates synchronization pulses based on this ratio 4:2, N in the initial states e and vc is The synchronizing pulse can be extracted from the father signal without using the =1 adjustment pulse, and the cost can also be reduced because a PLL circuit is not used unlike the conventional circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の同ル」パルス抽出回路の一例を示す回路
図、第２図はこの発明による同期パルス発生回路の一栴
成例をボす回路図、第３図および第弘図は第２図を説明
するだめの故形図である。 ９・・・・・・補正１直演昇回路、１２・・・・・・カ
ウンタ（同期パルス発生回路）、１８・・・・・・比較
回路（同期ハＡ／ス発生回路）、１４・・・・・・７リ
ツプ７０ツブ（同期ハルス発生回路）、１５・・・・・
・ｍｕカウンタ（補正イム漬−回路）、１６・・・・・
・比転回蹟（袖正１ム頂膵回路）、１８・・・・・・立
上り制御データ＠棹回路（基準１１演葬回詫）。 出線人　　神ｍ４癲株式会社。Fig. 1 is a circuit diagram showing an example of a conventional synchronous pulse extraction circuit, Fig. 2 is a circuit diagram showing an example of a synchronous pulse generation circuit according to the present invention, and Figs. This is a diagram of the decomposed form used to explain Figure 2. 9... Correction 1 direct boost circuit, 12... Counter (synchronous pulse generation circuit), 18... Comparison circuit (synchronous pulse generation circuit), 14. ...7 lip 70 tube (synchronized Hals generation circuit), 15...
・mu counter (correction im dipping circuit), 16...
・Hypothetical rotation (sode correction 1 mu apical pancreatic circuit), 18...Rise control data @ rod circuit (criteria 11 performance review). Outgoing person Shen m4 癲 Co., Ltd.

Claims (1)

【特許請求の範囲】[Claims] シリアルアータとして供給されるデジタル信号η・ら１
ｃｔ１ルｊパルスを抽出して出力する回期バルヌ抽出回
路において、Ａｉｌ配デジタル（１−Ｑの変化点を検出
する変化点検出回路と、春；卑クロックパルスをｎ−１
叙し前記変化点検出回路によりｍ記変化点が検出σ石７
Ｎ吟のｉｆ′を畝１１１．と予めＷめられている設定値
と紫比較し、この比軟帖＊に、μついて補正１１０を求
める補正旭頂鼻回路と、この補止１ｍ：　ｍ算回路が出
力−ｆ゛る油止１’ｌｋｌに射ついて既にｇじ１思して
いるＭｉＪ回の立上りＩＩＩ　俳ナータを補正して今回
の立上り制御テークとして記１慈する基準１１θ、頂其
回路と、この基準１１ｋ１．　ｂｊｌ　）４回顧か出力
する今１９１の立上り制仙・テークとＰＩｊｌ弓己私早
クロッりパルスをｄ１畝して得られたＫｆ数１１１Ｊと
を比軟し、との比軟精米ＶＣ基ついて同期パルスを兄生
ずる同期パルス発生回路とを具備したことを％似とする
ｌｂ、１期パルス遣出回路。Digital signal η・ra1 supplied as serial data
In the periodic Barne extraction circuit that extracts and outputs the ct1 le
m number of change points are detected by the change point detection circuit σ stone 7
If' of Ngin is 111. A correction Asahi top nose circuit which compares W with a predetermined set value and calculates a correction 110 by adding μ to this ratio, and this correction 1m: The reference 11θ, the top circuit, and this reference 11k1. which are corrected for the rise of the MiJ cycle and recorded as the current start-up control take, which I have already thought about after shooting at 1'lkl. bjl) Now output 4 times and compare the Kf number 111J obtained by d1 ridge of the 191 rise control pulse and PIjl Yumi's early clock pulse, and synchronize with the soft polished rice VC base. The lb, 1st period pulse output circuit is similar in that it is equipped with a synchronous pulse generation circuit that generates pulses.