JP2513602B2 - Horizontal drive pulse control circuit - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、デジタルテレビジョン受像機に用いられ
るもので、水平フライバックパルスとの位相関係を重視
した水平ドライブパルス制御回路に関する。Description: TECHNICAL FIELD The present invention relates to a horizontal drive pulse control circuit which is used in a digital television receiver and emphasizes a phase relationship with a horizontal flyback pulse.

〔発明の技術的背景〕[Technical background of the invention]

最近半導体技術の進歩により、ベースバンドのビデオ
信号をデジタル化して各種の信号処理を行なうデジタル
テレビジョン受像機が開発されている。このデジタルテ
レビジョン受像機においては、色復調処理を容易にする
ために、サンプリングクロックの周波数が、色副搬送波
周波数の３倍、又は４倍に選定され、サンプリングクロ
ックをカラーバースト信号に位相同期させる処理を行な
っている。Due to recent advances in semiconductor technology, digital television receivers that digitize baseband video signals and perform various signal processing have been developed. In this digital television receiver, in order to facilitate color demodulation processing, the frequency of the sampling clock is selected to be three times or four times the color subcarrier frequency, and the sampling clock is phase-synchronized with the color burst signal. It is processing.

一方テレビジョン受像機においては、水平ドライブパ
ルスを利用して水平方向画面位置、水平方向画面の幅等
を調整する手段が設けられている。上記水平ドライブパ
ルスは、通常は水平同期信号と水平フライバックパルス
とを同期させるAFC回路の出力で水平発振器を制御し、
水平発振器の出力を波形整形することによって作られて
いる。（水平同期回路） しかしながら、デジタル方式のテレビジョン受像機か
らみた場合、上記水平フライバックパルスの位相は、サ
ンプリングクロックに対して特に定まっていない。NTSC
方式のデジタルテレビジョン信号の場合は、サンプリン
グクロックは、約14.3MHzの周波数で、周期が約70nsec
である。デジタルテレビジョン信号は、上記サンプリン
グクロックを基本クロックとして動作する。したがっ
て、水平同期回路において上記サンプリングクロックの
レートで位相制御を行なうと、70nsecのジッタが生じる
ことになる。On the other hand, the television receiver is provided with means for adjusting the horizontal screen position, the horizontal screen width, etc. by using the horizontal drive pulse. The horizontal drive pulse normally controls the horizontal oscillator with the output of the AFC circuit that synchronizes the horizontal sync signal and the horizontal flyback pulse,
It is made by shaping the output of a horizontal oscillator. (Horizontal synchronization circuit) However, when viewed from a digital television receiver, the phase of the horizontal flyback pulse is not particularly fixed with respect to the sampling clock. NTSC
In the case of the digital television signal of the system, the sampling clock has a frequency of about 14.3MHz and a cycle of about 70nsec.
Is. The digital television signal operates using the sampling clock as a basic clock. Therefore, if phase control is performed at the sampling clock rate in the horizontal synchronizing circuit, a jitter of 70 nsec will occur.

〔発明の目的〕[Object of the Invention]

この発明は、上記の事情に鑑みてなされたもので、フ
ライバックパルスの位相検出を高精度で行ない、水平同
期回路におけるジッタを大幅に低減し得る水平ドライブ
パルス制御回路を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object thereof is to provide a horizontal drive pulse control circuit capable of performing phase detection of a flyback pulse with high accuracy and significantly reducing jitter in a horizontal synchronizing circuit. To do.

〔発明の概要〕[Outline of Invention]

この発明は基本的には例えば第９図に示すように、同
期化手段31にてフライバックパルスHFBをサンプリング
クロックφＳにて同期化する。次に、補正信号発生手段
32において、フライバックパルスHFBの同期化信号の位
相とサンプリングクロックφＳの所定位相との差である
フライバック位相補正信号FBΔτを得る。The present invention basically synchronizes the flyback pulse HFB with the sampling clock φS by the synchronizing means 31, as shown in FIG. 9, for example. Next, the correction signal generating means
At 32, the flyback phase correction signal FBΔτ which is the difference between the phase of the synchronization signal of the flyback pulse HFB and the predetermined phase of the sampling clock φS is obtained.

一方、水平ドライブ手段34は、水平同期信号を用いて
水平ドライブパルスHDを発生している。更に水平ドライ
ブパルスHDの位相は、水平ドライブ・フライバックパル
ス位相制御信号DFBにて制御されている。水平ドライブ
・フライバックパルス位相制御信号DFBは、サンプリン
グクロックφＳの周期に同期化したタイミング信号FBT
と、水平同期信号HSとの位相差を位相制御手段33にて積
分することによって得られている。On the other hand, the horizontal drive means 34 generates the horizontal drive pulse HD using the horizontal synchronizing signal. Further, the phase of the horizontal drive pulse HD is controlled by the horizontal drive flyback pulse phase control signal DFB. The horizontal drive / flyback pulse phase control signal DFB is a timing signal FBT synchronized with the cycle of the sampling clock φS.
And the phase difference between the horizontal synchronizing signal HS and the horizontal synchronizing signal HS are obtained by the phase control means 33.

従って、この位相制御手段33に更に、前記サンプリン
グクロックφＳの周期よりも細かい単位で前記フライバ
ックパルスHFBの位相情報をあらわすフライバック位相
補正信号FBΔτを入力し、前記位相制御信号DFBを補正
することで、フライバックパルスHFBに起因する水平ジ
ッタを低減できるものである。Therefore, the phase control means 33 further inputs the flyback phase correction signal FBΔτ representing the phase information of the flyback pulse HFB in a unit smaller than the cycle of the sampling clock φS to correct the phase control signal DFB. Thus, the horizontal jitter caused by the flyback pulse HFB can be reduced.

〔発明の実施例〕Example of Invention

以下この発明の実施例を図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

第１図は、この発明の一実施例によるデジタル水平同
期回路を示す。アナログビデオ信号AVSは、アナログ・
デジタル変換器11においてサンプリングクロックφＳに
よって、デジタルビデオ信号DVSに変換される。サンプ
リングクロックφＳの周波数は、本実施例では、色副搬
送周波数_Ｓの４倍に選ばれており、このクロックφＳ
がシステム全体の基本クロックとなる。FIG. 1 shows a digital horizontal synchronizing circuit according to an embodiment of the present invention. The analog video signal AVS is
The digital converter 11 converts into a digital video signal DVS by the sampling clock φS. The frequency of the sampling clock φS is selected to be four times the color sub-carrier frequency _{S in} this embodiment.
Is the basic clock for the entire system.

デジタルビデオ信号DVSは、同期分離回路12、サンプ
リングクロック間位相検出回路13に供給される。同期分
離回路12は、デジタルビデオ信号DVSと、同期分離レベ
ルSEPとのレベル比較を行なって、同期信号を分離し、
複合同期信号CSを得る。複合同期信号CSは、水平同期検
出回路14へ導かれる。水平同期検出回路14は、複合同期
信号CSのパルス周期、幅を検出することによって水平同
期検出信号HSを得る。The digital video signal DVS is supplied to the sync separation circuit 12 and the sampling clock phase detection circuit 13. The sync separation circuit 12 performs a level comparison between the digital video signal DVS and the sync separation level SEP to separate the sync signal,
Obtain the composite sync signal CS. The composite sync signal CS is guided to the horizontal sync detection circuit 14. The horizontal sync detection circuit 14 obtains a horizontal sync detection signal HS by detecting the pulse period and width of the composite sync signal CS.

サンプリングクロック間位相検出回路13は、第２図、
第３図で詳しく説明するように、サンプリングクロック
φＳと水平同期検出信号HSの立ち上がりエッジとの位相
差を検出し、位相補正信号CSΔτを得る。The sampling clock phase detection circuit 13 is shown in FIG.
As will be described in detail with reference to FIG. 3, the phase difference between the sampling clock φS and the rising edge of the horizontal synchronization detection signal HS is detected to obtain the phase correction signal CSΔτ.

上記した位相補正信号CSΔτを得るまでの手段を、第
２図、第３図を参照して説明する。Means for obtaining the above-described phase correction signal CSΔτ will be described with reference to FIGS. 2 and 3.

第２図は、水平同期信号の立ち上り部分を拡大して示
すタイムチャートである。図において、デジタルビデオ
信号DVSは、わかりやすくするためアナログ的に示して
いる。実際に、デジタル値として得られているのは、信
号DVSに黒丸を付した部分（サンプリングクロックφＳ
の立ち上り部分）のみである。従って、複合同期信号CS
の立ち上りエッジは、サンプリングクロックφＳの立ち
上りに同期し、また、複合同期信号CSから検出される水
平同期検出信号HSも複合同期信号CSの立ち上りエッジに
位相同期する。FIG. 2 is an enlarged time chart showing the rising portion of the horizontal synchronizing signal. In the figure, the digital video signal DVS is shown in an analog manner for the sake of clarity. Actually, what is obtained as a digital value is the portion marked with a black circle on the signal DVS (sampling clock φS
The rising part of)) only. Therefore, the composite sync signal CS
The rising edge of is synchronized with the rising edge of the sampling clock φS, and the horizontal sync detection signal HS detected from the composite sync signal CS is also phase-locked with the rising edge of the composite sync signal CS.

しかしながら、今、図示のＢ点で水平同期検出信号HS
が立ち上ったとすると、実際の水平同期信号が同期分離
レベルSEPを横切ったと思われる時刻は、図示Ｂ点より
もCSΔτだけ前の時点である。上記のCSΔτを求めれ
ば、サンプリングクロックφＳの周期よりも細かい精度
の水平同期検出信号HSの立ち上がり位相誤差を検出でき
る。However, at the point B shown in the figure, the horizontal sync detection signal HS
Is rising, the time at which the actual horizontal sync signal seems to have crossed the sync separation level SEP is a time point CSΔτ before the point B in the figure. If CSΔτ is obtained, the rising phase error of the horizontal sync detection signal HS can be detected with a precision smaller than the cycle of the sampling clock φS.

第３図は、上記のCSΔτを位相補正信号として求める
サンプリングクロック間位相検出回路13を示している。FIG. 3 shows the inter-sampling clock phase detection circuit 13 for obtaining the above CSΔτ as a phase correction signal.

分離レベルクロス点検出回路131は、水平同期検出信
号HSの立ち上り検出時点Ｂの直前の時点ＡのデータDAと
時点ＢのデータDBを得る。The separation level cross point detection circuit 131 obtains the data DA at the time point A and the data DB at the time point B immediately before the rising time point B of the horizontal synchronization detection signal HS.

このデータDA,DBは、クロック間位相演算回路132に入
力される。この演算回路132は、更に同期分離レベルSEP
も用いて、次の演算を行なう。The data DA, DB are input to the inter-clock phase calculation circuit 132. This arithmetic circuit 132 is further provided with a sync separation level SEP.
Is also used to perform the following calculation.

ここでは、ビデオ信号の同期分離レベル前後の傾き
は、一定であるという近似を行なっている。この演算に
よって、位相補正信号CSΔτが得られる。 Here, it is approximated that the inclination of the video signal before and after the sync separation level is constant. By this calculation, the phase correction signal CSΔτ is obtained.

第１図に戻って説明する。 Returning to FIG. 1, description will be made.

上記水平同期検出信号HS、位相補正信号CSΔτは、水
平位相誤差検出回路15に供給される。The horizontal synchronization detection signal HS and the phase correction signal CSΔτ are supplied to the horizontal phase error detection circuit 15.

水平位相誤差検出回路15は、第４図で詳述するように
ループフィルタ16、デジタル制御発振器17とともに、位
相同期ループを形成している。この水平位相同期ループ
は、デジタル制御発振器17の発振出力位相（水平カウン
タ出力の所定位相）と、ビデオ信号中の水平同期信号の
位相差を高精度で検出し、ビデオ信号中の水平同期信号
に水平カウント出力HCTRつまり、水平同期再生信号の所
定位相が正確にロックするように働く。The horizontal phase error detection circuit 15 forms a phase locked loop together with the loop filter 16 and the digitally controlled oscillator 17 as described in detail in FIG. This horizontal phase-locked loop detects the phase difference between the oscillation output phase of the digitally controlled oscillator 17 (predetermined phase of the horizontal counter output) and the horizontal sync signal in the video signal with high accuracy and converts it into the horizontal sync signal in the video signal. Horizontal count output HCTR, that is, works so that a predetermined phase of the horizontal sync reproduction signal is accurately locked.

第４図を参照して上記位相同期ループについて説明す
る。The phase locked loop will be described with reference to FIG.

デジタル制御発振器17は、水平同期検出信号HSにより
発振の周期が制御される全デジタル型の発振器であり、
クロックφＳ以上の高精度な動作が可能である。デジタ
ル制御発振器17は水平カウンタ171を有する。水平カウ
ンタ171は、水平カウンタリセット信号RSによりリセッ
トされ、クロックφＳを計数する。The digitally controlled oscillator 17 is an all-digital oscillator whose oscillation cycle is controlled by the horizontal synchronization detection signal HS,
It is possible to perform highly accurate operation of clock φS or more. The digitally controlled oscillator 17 has a horizontal counter 171. The horizontal counter 171 is reset by the horizontal counter reset signal RS and counts the clock φS.

水平カウンタ171の水平同期再生信号としてのカウン
ト出力HCTRは、一致検出回路172と、水平位相誤差検出
回路15内のラッチ回路151に供給される。The count output HCTR as the horizontal synchronization reproduction signal of the horizontal counter 171 is supplied to the coincidence detection circuit 172 and the latch circuit 151 in the horizontal phase error detection circuit 15.

ラッチ回路151は、水平カウント出力HCTRを先の水平
同期検出信号HSによってラッチし、その値を減算器152
に供給する。減算器152は、ラッチ回路151の出力値か
ら、先の位相補正信号CSΔτを減算する。このことは、
水平同期検出信号HSの位相を水平カウンタ出力の位相
（値）に変換し、この値から先の位相補正信号CSΔτを
引いたことに相当する。The latch circuit 151 latches the horizontal count output HCTR by the previous horizontal synchronization detection signal HS, and the value is subtracted by the subtractor 152.
Supply to. The subtractor 152 subtracts the previous phase correction signal CSΔτ from the output value of the latch circuit 151. This is
This is equivalent to converting the phase of the horizontal synchronization detection signal HS into the phase (value) of the horizontal counter output and subtracting the previous phase correction signal CSΔτ from this value.

減算器152の出力は、減算器153に入力される。減算器
153は、更に、前記デジタル制御発振器17から出力され
る水平カウンタ補正信号HCΔτを前記減算器152の出力
値から引き算する。これは、水平カウンタ171のカウン
ト出力位相と、水平同期検出信号HSの位相の関係が所定
の位相関係になったとしても、水平カウンタ171自身に
エラーがあった場合、真の同期が得られないからであ
る。The output of the subtractor 152 is input to the subtractor 153. Subtractor
153 further subtracts the horizontal counter correction signal HCΔτ output from the digitally controlled oscillator 17 from the output value of the subtractor 152. This is because even if the relationship between the count output phase of the horizontal counter 171 and the phase of the horizontal synchronization detection signal HS has a predetermined phase relationship, true synchronization cannot be obtained if the horizontal counter 171 itself has an error. Because.

次に、減算器153の出力は、更に減算器154に供給さ
れ、水平カウンタ目標位相値H_refを差し引かれる。つま
り、水平同期検出信号HSと、水平カウンタ171の出力位
相が所定の関係であれば、減算器154の出力値は予じめ
計算できる。従って、減算器154にて、水平カウンタ目
標位相値H_refを減算器153の出力値から減算すれば、目
標位相値H_refとの誤差を得ることができる。Next, the output of the subtractor 153 is further supplied to the subtractor 154, and the horizontal counter target phase value H _ref is subtracted. That is, if the horizontal synchronization detection signal HS and the output phase of the horizontal counter 171 have a predetermined relationship, the output value of the subtractor 154 can be calculated in advance. Therefore, if the subtracter 154 subtracts the horizontal counter target phase value H _ref from the output value of the subtracter 153, an error from the target phase value H _ref can be obtained.

減算器154の出力は、リミッタ回路155に供給される。
リミッタ回路155は、減算器154からの誤差の大きい信号
を制限する。このリミッタ回路155は、水平同期検出信
号HSが誤って検出された場合に、回路の安定動作を保つ
のに有効に働く。リミッタ回路155の出力は、ループフ
ィルタ16に供給される。The output of the subtractor 154 is supplied to the limiter circuit 155.
The limiter circuit 155 limits the signal with a large error from the subtractor 154. The limiter circuit 155 works effectively to maintain a stable operation of the circuit when the horizontal sync detection signal HS is erroneously detected. The output of the limiter circuit 155 is supplied to the loop filter 16.

ループフィルタ16は、フィードバックループ系の安定
度、収束時間等を決定する。本実施例では、リミッタ回
路155からの位相誤差信号ER1に対し、係数乗算器161で
係数ａが乗算され、また、係数乗算器165で係数ｂが乗
算される。係数ａ及びｂは、ループフィルタ16の時定数
を設定している。係数乗算器161の出力は、加算器162と
ラッチ回路163で構成される積分回路で積分される。積
分出力は、加算器164において、前記係数乗算器165の出
力と加算される。The loop filter 16 determines the stability of the feedback loop system, the convergence time, and the like. In this embodiment, the coefficient error multiplier 161 multiplies the phase error signal ER1 from the limiter circuit 155 by the coefficient a and the coefficient multiplier 165 multiplies the coefficient b by the coefficient b. The coefficients a and b set the time constant of the loop filter 16. The output of the coefficient multiplier 161 is integrated by an integrating circuit composed of an adder 162 and a latch circuit 163. The integrated output is added to the output of the coefficient multiplier 165 in the adder 164.

上記ループフィルタ16の出力は、水平周期信号CHを出
力する。水平周期信号CHは、デジタル制御発振器17の発
振周期を与えるものである。The output of the loop filter 16 outputs a horizontal cycle signal CH. The horizontal cycle signal CH gives the oscillation cycle of the digitally controlled oscillator 17.

水平周期信号CHは、整数成分CH1（上位ビット）と、
小数成分CH2（下位ビット）に分けられて、整数成分CH1
は加算器173に供給され、小数成分CH2は加算器174に供
給される。整数成分CH1は、クロックφＳ単位の発振周
期を示し、小数成分CH2はクロックφＳの１周期内の発
振周期を意味する。加算器173においては、整数成分CH1
と水平標準周期値との加算が行なわれる。また、加算器
174は、ラッチ回路175とともに積分回路を構成する。そ
して、加算器174のキャリーCRYは、前記加算器173に加
えられる。The horizontal period signal CH includes an integer component CH1 (upper bit),
Divided into fractional component CH2 (lower bit), integer component CH1
Is supplied to the adder 173, and the fractional component CH2 is supplied to the adder 174. The integer component CH1 indicates an oscillation cycle in units of clock φS, and the decimal component CH2 means an oscillation cycle within one cycle of the clock φS. In the adder 173, the integer component CH1
And the horizontal standard period value are added. Also, adder
174 and the latch circuit 175 form an integrating circuit. Then, the carry CRY of the adder 174 is added to the adder 173.

今、水平カウンタ171が１水平期間に、クロックφＳ
を910計数するものとする。ここで、位相誤差が何れの
箇所にも生じなかったとすると、水平周期信号CHはオー
ル０である。ここで、水平標準周期値として910が設定
されていれば、一致検出回路172からは、水平カウンタ1
71が、クロックφＳを910計数した時点で、一致パルスR
Sが得られる。この一致パルスRSは、水平カウンタ171の
リセット信号及びラッチ回路175のラッチパルスとして
用いられる。Now, the horizontal counter 171 is clocked by φS during one horizontal period.
910 shall be counted. Here, if the phase error does not occur at any place, the horizontal period signal CH is all 0s. Here, if 910 is set as the horizontal standard cycle value, the horizontal counter 1
When 71 counts 910 clocks φS, a match pulse R
S is obtained. The coincidence pulse RS is used as a reset signal for the horizontal counter 171 and a latch pulse for the latch circuit 175.

今、仮りに、４水平周期で、１クロックφＳ分の位相
ずれが生じるものとすると、小数整分CH2としては、φ
Ｓ周期の0.25分のデータがあらわれる。このデータは、
積分回路で蓄積され、４×0.25（４水平周期）で“1"と
なり、キャリーとして加算器173に入力される。従っ
て、このときは、水平カウンタ171は、910＋１個を計数
したときに、一致パルスRSによってリセットされる。ラ
ッチ回路175の出力は、水平位相誤差検出回路15の減算
器153にも与えられているので、上記のループは、クロ
ックφＳの１周期内を更に細かく分解しているかのよう
に、位相補正を行なう。上記のラッチ回路175の出力
は、水平カウンタ補正信号HCΔτである。Now, if it is assumed that a phase shift of 1 clock φS occurs in 4 horizontal cycles, the fractional adjustment CH2 is φ
The data for 0.25 minutes of the S cycle appears. This data is
It is accumulated in the integrating circuit, becomes “1” at 4 × 0.25 (4 horizontal cycles), and is input to the adder 173 as a carry. Therefore, at this time, the horizontal counter 171 is reset by the coincidence pulse RS when counting 910 + 1. Since the output of the latch circuit 175 is also given to the subtractor 153 of the horizontal phase error detection circuit 15, the above-described loop corrects the phase as if the loop ΦS is further divided into one cycle. To do. The output of the above latch circuit 175 is the horizontal counter correction signal HCΔτ.

第１図に戻って説明する。上記の回路は、まず、クロ
ックφＳのサンプリング周期のために存在する水平同期
検出信号HSの位相エラーを得て、更に水平カウント出力
の位相をクロックφＳの周期以上の精度で修正してい
る。Returning to FIG. 1, description will be made. The above circuit first obtains the phase error of the horizontal sync detection signal HS existing for the sampling period of the clock φS, and further corrects the phase of the horizontal count output with an accuracy equal to or higher than the period of the clock φS.

更に、水平カウント出力の位相が、ビデオ信号の水平
同期信号に対して所定の位相となるように、補正を行な
うことができる。Further, it is possible to perform correction so that the phase of the horizontal count output becomes a predetermined phase with respect to the horizontal synchronizing signal of the video signal.

上記した、水平カウンタ補正信号HSΔτ及び水平カウ
ント出力HCTRは、水平ドライブ回路21、フライバック位
相誤差検出回路19に供給される。The horizontal counter correction signal HSΔτ and the horizontal count output HCTR described above are supplied to the horizontal drive circuit 21 and the flyback phase error detection circuit 19.

フライバック位相誤差検出回路19は、テレビジョン受
像機のフライバックパルスHFBと水平同期信号との位相
関係を所定の位相にするのに用いられる。まず、フライ
バックパルスHFBは、サンプリングクロックφＳの１周
期内の位相を検出される。この検出回路は、サンプリン
グクロック間位相検出回路18である。The flyback phase error detection circuit 19 is used to set the phase relationship between the flyback pulse HFB of the television receiver and the horizontal synchronizing signal to a predetermined phase. First, the phase of the flyback pulse HFB within one cycle of the sampling clock φS is detected. This detection circuit is a sampling clock phase detection circuit 18.

上記サンプリングクロック間位相検出回路18は、フラ
イバック位相補正信号FBΔτと、この信号の読みとりタ
イミングパルスFBTをフライバック位相誤差検出回路19
に供給する。フライバック位相誤差検出回路19は、水平
カウント出力HCTRとタイミングパルスFBT（サンプリン
グクロックに同期している）との位相差情報を検出し、
次に、フライバック位相補正信号FBΔτと水平カウンタ
補正信号HCΔτを用いて、前記位相差情報を補正する。
さらに、このように補正された位相差情報は、水平画面
位置制御信号HPHによって補正される。水平画面位置制
御情報HPHは、受像機の特性に応じて、また、ユーザの
好みに応じて画面位置を調整するために、外部から操作
によって与えられる信号である。The sampling clock phase detection circuit 18 detects the flyback phase correction signal FBΔτ and the read timing pulse FBT of this signal as the flyback phase error detection circuit 19
Supply to. The flyback phase error detection circuit 19 detects the phase difference information between the horizontal count output HCTR and the timing pulse FBT (synchronized with the sampling clock),
Next, the phase difference information is corrected using the flyback phase correction signal FBΔτ and the horizontal counter correction signal HCΔτ.
Further, the phase difference information corrected in this way is corrected by the horizontal screen position control signal HPH. The horizontal screen position control information HPH is a signal externally provided to adjust the screen position according to the characteristics of the receiver and the preference of the user.

上記のフライバック位相誤差検出回路19は、フライバ
ック位相誤差信号ER2を得る。この信号ER2は、フライバ
ックループフィルタ20を介して水平ドライブ・フライバ
ックパルス間位相制御信号DFBとしてとりだされ、水平
ドライブ発生回路21に供給される。水平ドライブ発生回
路21は、第７図にて説明する水平ドライブ幅カウンタ21
4と、水平ドライブ幅制御信号HPWとを比較する比較器21
5を有し、水平ドライブパルスHDを得る。この場合、水
平ドライブパルスHDの位相は、水平カウンタ171（第４
図で示す）との位相関係、及びフライバックパルスHFB
との位相関係が所定の位相関係となる。ここで上記水平
カウンタ171は、水平同期信号との位相関係が所定の関
係に補正され、また、フライバックパルスHFBのサンプ
リングクロックφＳの１周期内の位相情報も得られてい
る。従って、水平ドライブパルスHDは、クロックφＳ以
上の精度で位相制御が得られる。The flyback phase error detection circuit 19 obtains the flyback phase error signal ER2. The signal ER2 is taken out as a horizontal drive / flyback pulse phase control signal DFB via the flyback loop filter 20 and supplied to the horizontal drive generation circuit 21. The horizontal drive generation circuit 21 is a horizontal drive width counter 21 described in FIG.
Comparator 21 that compares 4 with the horizontal drive width control signal HPW
With 5 to get the horizontal drive pulse HD. In this case, the phase of the horizontal drive pulse HD is the horizontal counter 171 (fourth
(Shown in the figure) and the flyback pulse HFB
The phase relationship with and becomes a predetermined phase relationship. Here, the horizontal counter 171 corrects the phase relationship with the horizontal synchronizing signal to a predetermined relationship, and also obtains the phase information within one cycle of the sampling clock φS of the flyback pulse HFB. Therefore, the phase control of the horizontal drive pulse HD can be obtained with accuracy higher than the clock φS.

上記した、クロック間位相検出回路18、フライバック
位相誤差検出回路19、ループフィルタ20、水平ドライブ
発生回路21の構成を更に具体的に説明する。The above-described configurations of the inter-clock phase detection circuit 18, the flyback phase error detection circuit 19, the loop filter 20, and the horizontal drive generation circuit 21 will be described more specifically.

第５図は、クロック間位相検出回路18を示しており、
第６図は、その動作説明のためのタイムチャートであ
る。FIG. 5 shows the inter-clock phase detection circuit 18,
FIG. 6 is a time chart for explaining the operation.

フライバックパルスHFBは、入力端子181を介してゲー
トディレイ回路182に供給される。ゲートディレイ回路1
82は、サンプリングクロックφＳのおよそ1/16の遅延量
を持つノンインバータによる16個のゲート遅延素子の直
列回路である。従って、各ゲート遅延素子の出力d1〜d1
6は、第６図に示すように、サンプリングクロックφＳ
の１周期の1/16期間づつずれている。The flyback pulse HFB is supplied to the gate delay circuit 182 via the input terminal 181. Gate delay circuit 1
Reference numeral 82 is a series circuit of 16 gate delay elements by non-inverters having a delay amount of about 1/16 of the sampling clock φS. Therefore, the outputs d1 to d1 of each gate delay element
6 is a sampling clock φS as shown in FIG.
1/16 period of 1 cycle is deviated.

出力d1〜d16は、これをサンプリングクロックφＳの
立ち上りでラッチするラッチ回路183に供給される。ラ
ッチ回路183は、d1〜d16に対応した出力e1〜e16を有
し、出力e1のみがラッチ回路184に供給され、他の出力e
2〜e16は、ラッチ回路185に供給される。ラッチ回路184
は、e1をサンプリングクロックφＳの立ち上がりでラッ
チし、その出力をラッチ回路185のクロック入力端に供
給する。また、ラッチ回路184の出力は、フライバック
位相補正信号FBΔτの読みとりタイミングパルスFBTと
して用いられる。ラッチ回路185の出力f2〜f16は、計数
回路186に供給される。この計数回路186は、出力f2〜f1
6のうち“1"を計数し、その値をフライバック位相補正
信号FBΔτとして出力する。このフライバック位相補正
信号FBΔτは、小数成分として扱われる。つまり、“1"
の計数値に（1/16）を乗算した値と等価に扱われる。The outputs d1 to d16 are supplied to a latch circuit 183 which latches the outputs at the rising edge of the sampling clock φS. The latch circuit 183 has outputs e1 to e16 corresponding to d1 to d16, only the output e1 is supplied to the latch circuit 184, and the other outputs e1 to e16 are supplied.
2 to e16 are supplied to the latch circuit 185. Latch circuit 184
Latches e1 at the rising edge of the sampling clock φS and supplies its output to the clock input terminal of the latch circuit 185. The output of the latch circuit 184 is used as a read timing pulse FBT of the flyback phase correction signal FBΔτ. The outputs f2 to f16 of the latch circuit 185 are supplied to the counting circuit 186. This counting circuit 186 has outputs f2 to f1.
"1" of 6 is counted and the value is output as a flyback phase correction signal FBΔτ. This flyback phase correction signal FBΔτ is treated as a decimal component. That is, "1"
It is treated as equivalent to the count value of multiplied by (1/16).

今、第６図に示すように、サンプリングクロックφＳ
の立ち上り時点t61で、フライバックパルスHFBの位相情
報がラッチされたとする。しかし、実際のフライバック
パルスFBTは、時点t61よりも以前の時点t60に立ち上が
っているから、図中のFBΔτが、フライバック位相補正
量に相当する。従って、ラッチ回路185内の“1"の数を
計数すれば、これを位相補正信号とすることができる。
位相補正信号FBΔτは、サンプリングクロックφＳの１
周期以内で読み出す必要があるので、サンプリングクロ
ックφＳの立ち下がり時点t62で、タイミングパルスFBT
が立ち上がるように構成されている。Now, as shown in FIG. 6, the sampling clock φS
It is assumed that the phase information of the flyback pulse HFB is latched at the rising time point t61. However, since the actual flyback pulse FBT has risen at time t60 before time t61, FBΔτ in the figure corresponds to the flyback phase correction amount. Therefore, by counting the number of "1" s in the latch circuit 185, this can be used as a phase correction signal.
The phase correction signal FBΔτ is 1 of the sampling clock φS.
Since it is necessary to read within the cycle, the timing pulse FBT is set at the falling time t62 of the sampling clock φS.
Is configured to stand up.

第７図は、フライバック位相誤差検出回路19、ループ
フィルタ20、水平ドライブ発生回路21を示している。FIG. 7 shows the flyback phase error detection circuit 19, the loop filter 20, and the horizontal drive generation circuit 21.

水平位相誤差検出回路15内の水平カウンタ171からの
カウント出力HCTRは、ラッチ回路191において、先のタ
イミングパルスFBTの立ち上がりでラッチされる。これ
によって、水平カウント出力HCTRと、タイミングパルス
FBTの位相情報が得られる。ラッチ回路191の出力は、減
算器192に供給される。減算器192では、ラッチ回路191
の出力から、フライバック位相補正信号FBΔτが減算さ
れる。更に減算器192の出力は、減算器193に供給され、
ここでは水平カウンタ171の位相補正信号HCΔτが差し
引かれる。これによって、サンプリングクロックφＳの
１周期よりも細かい単位で位相情報の補正が得られる。
この処理経路ではサンプリングクロックφｓの周期単位
の演算ビット列は整数分、１周期よりも細かい単位の演
算ビット列は小数分として割り当てられている。更に減
算器193の出力は、減算器194に供給され、ここでは、水
平画面位置制御信号HPHとの間の誤差が演算される。減
算器194の出力は、リミッタ195に供給され、大きな誤差
が制限され、フライバック位相誤差信号ER2として導出
される。The count output HCTR from the horizontal counter 171 in the horizontal phase error detection circuit 15 is latched in the latch circuit 191 at the rising edge of the previous timing pulse FBT. This allows horizontal count output HCTR and timing pulse
FBT phase information is obtained. The output of the latch circuit 191 is supplied to the subtractor 192. In the subtractor 192, the latch circuit 191
The flyback phase correction signal FBΔτ is subtracted from the output of. Further, the output of the subtractor 192 is supplied to the subtractor 193,
Here, the phase correction signal HCΔτ of the horizontal counter 171 is subtracted. As a result, the correction of the phase information can be obtained in a unit smaller than one cycle of the sampling clock φS.
In this processing path, the operation bit string of the sampling clock φs in a cycle unit is assigned as an integer, and the operation bit string in a unit smaller than one period is assigned as a decimal. Further, the output of the subtractor 193 is supplied to the subtractor 194, and the error between the output and the horizontal screen position control signal HPH is calculated here. The output of the subtractor 194 is supplied to the limiter 195, the large error is limited, and the flyback phase error signal ER2 is derived.

フライバック位相誤差信号ER2は、ループフィルタ20
の係数乗算器201で係数Ｃが乗算され、この結果得られ
た信号は、加算器202とラッチ回路203で構成される積分
回路で積分される。そしてこの積分出力は、水平ドライ
ブ・フライバックパルス間位相制御信号DFBとして、水
平ドライブ発生回路21の減算器211に供給される。The flyback phase error signal ER2 is sent to the loop filter 20
The coefficient C is multiplied by the coefficient multiplier 201, and the signal obtained as a result is integrated by the integrating circuit configured by the adder 202 and the latch circuit 203. Then, the integrated output is supplied to the subtractor 211 of the horizontal drive generation circuit 21 as the horizontal drive / flyback pulse phase control signal DFB.

水平ドライブ発生回路21は、上記のように位相誤差が
検出されるフライバックパルスと、水平ドライブパルス
HD間の位相関係を所定の関係に保持する。The horizontal drive generation circuit 21 uses the flyback pulse whose phase error is detected as described above and the horizontal drive pulse.
The phase relationship between HDs is maintained in a predetermined relationship.

水平ドライブ・フライバックパルス間位相制御信号DF
Bは、減算器211に入力される。この減算器211には、水
平画面位置制御信号HPHが供給されている。減算器211に
おいては、水平画面位置制御信号HPHから先の水平ドラ
イブ・フライバックパルス間位相制御信号DFBが差し引
かれ、水平ドライブパルスの立ち上り位相が決定され
る。減算器211ではフライバックパルスの遅延分が修正
される。Horizontal drive / flyback pulse phase control signal DF
B is input to the subtractor 211. The horizontal screen position control signal HPH is supplied to the subtractor 211. In the subtracter 211, the horizontal drive position / flyback pulse phase control signal DFB is subtracted from the horizontal screen position control signal HPH to determine the rising phase of the horizontal drive pulse. The subtractor 211 corrects the delay amount of the flyback pulse.

次に、減算器211の出力は、加算器212に供給され、水
平カウンタ位相補正信号HCΔτと加算される。これは、
φＳ単位の水平カウンタ出力HCTRとの比較が行なわれる
前にサンプリングクロックφＳの１周期よりも細かい精
度で修正し、結果として水平ドライブパルスHDの精度を
向上するためである。Next, the output of the subtractor 211 is supplied to the adder 212 and is added to the horizontal counter phase correction signal HCΔτ. this is,
This is because before the comparison with the horizontal counter output HCTR in the unit of φS is performed, the correction is performed with a precision smaller than one cycle of the sampling clock φS, and as a result, the precision of the horizontal drive pulse HD is improved.

加算器212の出力の上位ビットの整数分CF1は、一致回
路213に供給され、下位ビットの小数分CF2は選択回路21
7に制御信号として与えられる。一致回路213において
は、整数分CF1と水平カウンタ出力HCTRとが一致したと
きに、リセットパルスRS2が得られ、このリセットパル
スRS2は、水平ドライブ幅カウンタ214をリセットする。The integer CF1 of the upper bits of the output of the adder 212 is supplied to the matching circuit 213, and the decimal CF2 of the lower bits is selected by the selection circuit 21.
7 is given as a control signal. In the matching circuit 213, a reset pulse RS2 is obtained when the integer CF1 and the horizontal counter output HCTR match, and the reset pulse RS2 resets the horizontal drive width counter 214.

水平ドライブ幅カウンタ214は、リセットされること
により、φＳ単位のドライブパルスHDSを立ち上がら
せ、クトックφＳを計数する。この計数値は、比較器21
5において、水平ドライブ幅制御信号HPWと比較される。
比較器215は、水平ドライブ幅制御信号HPWよりも、水平
ドライブ幅カウンタ214の出力の値が大きくなったとき
に、ドライブパルスHDSを立ち下らせる。When the horizontal drive width counter 214 is reset, it causes the drive pulse HDS in the unit of φS to rise, and counts the ctoock φS. This count value is the comparator 21
At 5, the horizontal drive width control signal HPW is compared.
The comparator 215 causes the drive pulse HDS to fall when the output value of the horizontal drive width counter 214 becomes larger than the horizontal drive width control signal HPW.

ドライブパルスHDSは、ゲートディレイ回路216に供給
される。このゲートディレイ回路216は、第５図に示し
たゲートディレイ回路182と同様な構成であり、クロッ
クφＳの周期よりも細かい精度の位相を有した複数のド
ライブパルスを得る。この複数のドライブパルスのう
ち、いずれか１つは、選択回路217により選択され、真
の水平ドライブパルスHDとして出力される。選択回路21
7は、加算器212からの小数成分CF2に応じて、選択パル
スを決定する。つまり、水平ドライブパルスHDは、サン
プリングクロックφＳの周期よりも細かい精度の位相に
制御される。The drive pulse HDS is supplied to the gate delay circuit 216. The gate delay circuit 216 has the same configuration as the gate delay circuit 182 shown in FIG. 5, and obtains a plurality of drive pulses having a phase with a precision smaller than the cycle of the clock φS. Any one of the plurality of drive pulses is selected by the selection circuit 217 and output as a true horizontal drive pulse HD. Selection circuit 21
7 determines a selection pulse according to the fractional component CF2 from the adder 212. That is, the horizontal drive pulse HD is controlled to have a phase with a finer precision than the cycle of the sampling clock φS.

上記のフライバック位相誤差検出回路19、ループフィ
ルタ20、水平ドライブ発生回路21は、第８図に示すよう
に、水平フライバックパルスHFBの立ち上り位相を、水
平カウンタ171の値と水平画面位置制御信号HPHの値とが
一致する時点t81に合わせるように働く。このために、
水平ドライブパルスHDが発生されてから、水平フライバ
ックパルスHFBが得られるまでの時間遅れ情報、つまりD
FBをフライバック位相誤差検出回路19、ループフィルタ
20によって得る。この場合、フライバックパルスから得
るタイミング情報の位相は、クロックφＳよりも細かい
位相修正がなされ、また、水平カウンタ171のカウント
出力から得るカウント情報に対してもクロックφＳより
も細かい位相修正がなされている。そして、上記水平ド
ライブ・フライバック間位相制御信号DFBに基づいて、
前記水平ドライブパルスHDの位相が精度良く決定され
る。As shown in FIG. 8, the flyback phase error detection circuit 19, the loop filter 20, and the horizontal drive generation circuit 21 determine the rising phase of the horizontal flyback pulse HFB from the value of the horizontal counter 171 and the horizontal screen position control signal. It works to match the time point t81 when the HPH value matches. For this,
Time delay information from when the horizontal drive pulse HD is generated to when the horizontal flyback pulse HFB is obtained, that is, D
FB is flyback phase error detection circuit 19, loop filter
You get by 20. In this case, the phase of the timing information obtained from the flyback pulse is finer than the clock φS, and the phase of the count information obtained from the count output of the horizontal counter 171 is finer than the clock φS. There is. Then, based on the horizontal drive-flyback phase control signal DFB,
The phase of the horizontal drive pulse HD is accurately determined.

第９図は第５図のサンプリングクロック間位相検出回
路18と第７図の回路の基本的原理をブロック化して示し
ている。したがって、同期化手段31と補正信号発生手段
32は、サンプリングクロック間位相検出回路18を意味
し、位相制御手段33はフライバック位相誤差検出回路19
を意味し、水平ドライブ手段34は水平ドライブ発生回路
21を意味する。また、位相制御手段33には、水平同期検
出信号HSが入力しているように示しているが、実際には
水平同期検出信号HSに同期した水平カウント出力HCTRで
ある。第９図に示すように、同期化手段31にて水平フラ
イバックパルスHFBをサンプリングクロックφＳにて同
期化する。次に、補正信号発生信号32において、水平フ
ライバックパルスHFBの同期化信号の位相とサンプリン
グクロックφＳの所定位相との差であるフライバック位
相補正信号FBΔτを得る。FIG. 9 shows the basic principle of the inter-sampling clock phase detection circuit 18 of FIG. 5 and the circuit of FIG. 7 in blocks. Therefore, the synchronization means 31 and the correction signal generation means
Reference numeral 32 denotes the sampling clock phase detection circuit 18, and phase control means 33 is the flyback phase error detection circuit 19
Means the horizontal drive means 34 is a horizontal drive generation circuit.
Means 21 Further, although the horizontal synchronization detection signal HS is shown as being input to the phase control means 33, it is actually a horizontal count output HCTR synchronized with the horizontal synchronization detection signal HS. As shown in FIG. 9, the synchronizing means 31 synchronizes the horizontal flyback pulse HFB with the sampling clock φS. Next, in the correction signal generation signal 32, the flyback phase correction signal FBΔτ which is the difference between the phase of the synchronization signal of the horizontal flyback pulse HFB and the predetermined phase of the sampling clock φS is obtained.

一方、水平ドライブ手段34は、水平同期検出信号HSを
用いて水平ドライブパルスHDを発生している。更に水平
ドライブパルスHDの位相は、水平ドライブ・フライバッ
クパルス位相制御信号DFBにて制御されている。水平ド
ライブ・フライバックパルス位相制御信号DFBは、サン
プリングクロックφＳの周期に同期化したタイミング信
号FBTと、水平同期信号との位相差を位相制御手段33に
て積分することによって得られている。On the other hand, the horizontal drive means 34 uses the horizontal synchronization detection signal HS to generate the horizontal drive pulse HD. Further, the phase of the horizontal drive pulse HD is controlled by the horizontal drive flyback pulse phase control signal DFB. The horizontal drive / flyback pulse phase control signal DFB is obtained by the phase control means 33 integrating the phase difference between the timing signal FBT synchronized with the cycle of the sampling clock φS and the horizontal synchronization signal.

従って、この位相制御手段33に更に、前記サンプリン
グクロックφＳの周期よりも細かい単位で前記フライバ
ックパルスHFBの位相情報をあらわすフライバック位相
補正信号FBΔτを入力し、前記位相制御信号DFBを補正
することで、フライバックパルスHFBに起因する水平ジ
ッタを低減できるものである。Therefore, the phase control means 33 further inputs the flyback phase correction signal FBΔτ representing the phase information of the flyback pulse HFB in a unit smaller than the cycle of the sampling clock φS to correct the phase control signal DFB. Thus, the horizontal jitter caused by the flyback pulse HFB can be reduced.

〔発明の効果〕〔The invention's effect〕

以上説明したように、この発明によると、フライバッ
クパルスの位相検出をサンプリングクロックの精度より
も高い精度で検出し、該フライバックパルスの位相情報
を高精度化することにより、高精度の位相の水平ドライ
ブパルスを得ることができる。As described above, according to the present invention, the phase detection of the flyback pulse is detected with higher accuracy than the accuracy of the sampling clock, and the phase information of the flyback pulse is made highly accurate. A horizontal drive pulse can be obtained.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示す構成説明図、第２図
は水平同期補正信号を得るために示した動作波形図、第
３図は第１図のクロック間位相検出回路を詳しく示す
図、第４図は第１図の水平同期再生信号発生部を更に詳
しく示す図、第５図は第１図のフライバッククロック間
位相検出回路を詳しく示す図、第６図は第５図の回路の
動作波形図、第７図は第１図の水平ドライブパルス発生
部を更に詳しく示す図、第８図は第１図の回路の動作を
示す波形図、第９図は第７図の回路をブロック化して示
す図である。 11……アナログ・デジタル変換器、12……同期分離回
路、13……サンプリングクロック間位相検出回路、14…
…水平同期検出回路、15……水平位相誤差検出回路、16
……水平ループフィルタ、17……デジタル制御発振器、
18……サンプリングクロック間位相検出回路、19……フ
ライバック位相誤差検出回路、20……フライバックルー
プフィルタ、21……水平ドライブ発生回路。FIG. 1 is an explanatory view showing a configuration of an embodiment of the present invention, FIG. 2 is an operation waveform diagram shown for obtaining a horizontal synchronization correction signal, and FIG. 3 shows the inter-clock phase detection circuit of FIG. 1 in detail. 4 and FIG. 4 are more detailed views of the horizontal sync reproduction signal generator of FIG. 1, FIG. 5 is a detailed view of the flyback clock phase detection circuit of FIG. 1, and FIG. 6 is of FIG. FIG. 7 is a waveform diagram showing the operation of the circuit of FIG. 1, FIG. 7 is a waveform diagram showing the operation of the circuit of FIG. 1, and FIG. 9 is a circuit diagram of FIG. It is a figure which makes it into a block and shows. 11 ... Analog / digital converter, 12 ... Synchronous separation circuit, 13 ... Sampling clock phase detection circuit, 14 ...
… Horizontal sync detection circuit, 15… Horizontal phase error detection circuit, 16
...... Horizontal loop filter, 17 …… Digitally controlled oscillator,
18 …… Sampling clock phase detection circuit, 19 …… Flyback phase error detection circuit, 20 …… Flyback loop filter, 21 …… Horizontal drive generation circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】サンプリングクロックを基本クロックとし
て動作するデジタルテレビジョンシステムにおいて、 水平フライバックパルスを前記サンプリングクロックに
同期化させたフライバックタイミングパルスを得る手段
と、 前記水平フライバックパルスが供給される複数直列接続
された第１のゲート遅延群と、 前記サンプリングクロックにより前記第１のゲート遅延
群の各遅延素子出力をラッチし、このラッチしたデータ
に基づいて前記水平フライバックパルスと前記サンプリ
ングクロックとの所定の位相間の位相差をあらわす水平
フライバック位相補正信号を得る手段と、 前記サンプリングクロックをカウントする水平カウンタ
を水平同期信号に同期させて、前記水平カウンタのカウ
ント出力を得る手段と、 前記カウント出力をフライバックタイミングパルスでサ
ンプリングすることにより、前記フライバックタイミン
グパルスの位相を前記カウント出力のサンプリング値で
あらわす位相差信号を得る手段と、 前記位相差信号から前記水平フライバック位相補正信号
および前記水平画面位置制御信号を減算し、この結果を
積分することにより、画面の水平位置を設定する水平ド
ライブパルスと前記水平フライバックパルス間の位相差
に対応した位相制御信号を得る手段と、 画面の水平位置を制御するために予め予定されている水
平画面位置制御信号から前記位相制御信号を減算し、補
正水平画面位置制御信号を得る手段と、 前記水平カウンタのカウント出力と前記補正水平画面位
置制御信号の整数値に対応する上位ビットの値との比較
を行い、一致した時点から画面位置設定期間のパルス幅
を持つ第１の水平ドライブパルスを得る手段と、 前記第１の水平ドライブパルスを用いて複数の位相の異
なる水平ドライブパルス群を作成するゲートディレイ手
段と、 前記補正水平画面位置制御信号の小数値に対応する下位
ビットの値に応じて、前記複数の位相の異なる水平ドラ
イブパルス群の中の１つを選択して、最終的な前記水平
トライブパルスを得る手段とを具備したことを特徴とす
る水平ドライブパルス制御回路。1. A digital television system which operates using a sampling clock as a basic clock, wherein a means for obtaining a flyback timing pulse in which a horizontal flyback pulse is synchronized with the sampling clock, and the horizontal flyback pulse are supplied. A plurality of first gate delay groups connected in series, each delay element output of the first gate delay group is latched by the sampling clock, and the horizontal flyback pulse and the sampling clock are based on the latched data. A means for obtaining a horizontal flyback phase correction signal representing a phase difference between the predetermined phases, a means for obtaining a count output of the horizontal counter by synchronizing a horizontal counter for counting the sampling clock with a horizontal synchronization signal, Count output Means for obtaining a phase difference signal representing the phase of the flyback timing pulse by a sampling value of the count output by sampling with a back timing pulse; and the horizontal flyback phase correction signal and the horizontal screen position from the phase difference signal. By subtracting the control signal and integrating the result, a means for obtaining a phase control signal corresponding to the phase difference between the horizontal drive pulse for setting the horizontal position of the screen and the horizontal flyback pulse, and the horizontal position of the screen Means for subtracting the phase control signal from a horizontal screen position control signal scheduled in advance for control to obtain a corrected horizontal screen position control signal; and a count output of the horizontal counter and an adjustment of the corrected horizontal screen position control signal. The value of the upper bit corresponding to the numerical value is compared, and the screen position setting Means for obtaining a first horizontal drive pulse having a pulse width of a fixed period, gate delay means for creating a plurality of horizontal drive pulse groups having different phases using the first horizontal drive pulse, and the corrected horizontal screen position A means for selecting one of the plurality of horizontal drive pulse groups having different phases according to the value of the lower bit corresponding to the decimal value of the control signal to obtain the final horizontal drive pulse. A horizontal drive pulse control circuit characterized in that