JPH01189102A - 回路部品の電極製造方法 - Google Patents
回路部品の電極製造方法Info
- Publication number
- JPH01189102A JPH01189102A JP1431088A JP1431088A JPH01189102A JP H01189102 A JPH01189102 A JP H01189102A JP 1431088 A JP1431088 A JP 1431088A JP 1431088 A JP1431088 A JP 1431088A JP H01189102 A JPH01189102 A JP H01189102A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- substrate
- elements
- layers
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 20
- 239000010410 layer Substances 0.000 abstract description 73
- 239000011241 protective layer Substances 0.000 abstract description 6
- 239000003795 chemical substances by application Substances 0.000 abstract description 3
- 229910002482 Cu–Ni Inorganic materials 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 2
- 229910045601 alloy Inorganic materials 0.000 abstract 1
- 239000000956 alloy Substances 0.000 abstract 1
- 229910052802 copper Inorganic materials 0.000 abstract 1
- 229910052759 nickel Inorganic materials 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 229910052709 silver Inorganic materials 0.000 abstract 1
- 238000007747 plating Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical class [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
Landscapes
- Details Of Resistors (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、各種電気、電子機器に用いられる回路部品の
電極製造方法に関する。
電極製造方法に関する。
(従来の技術)
この種の回路部品の電極製造方法の従来例を、第7図に
示す集合体処理により製造されるチップ型部品としての
抵抗器20を例にとって説明する。
示す集合体処理により製造されるチップ型部品としての
抵抗器20を例にとって説明する。
従来方法は、基板21上に抵抗体層22を形成し、さら
にこの抵抗体層22の両側上面に接合電極層23a、2
3bを形成した後、前記接合電極層23a、23bの上
面からそれぞれ抵抗体層22の両側端部、基板21の上
面2両側面を経てこの基板21の下面側に至る領域まで
対称配置に一対の端部電極部24a、24bを形成する
。
にこの抵抗体層22の両側上面に接合電極層23a、2
3bを形成した後、前記接合電極層23a、23bの上
面からそれぞれ抵抗体層22の両側端部、基板21の上
面2両側面を経てこの基板21の下面側に至る領域まで
対称配置に一対の端部電極部24a、24bを形成する
。
この俊、前記端部電極部24a、24bの上面の一部9
両接合電極層23a、23bの露出部分及び抵抗体層2
2の露出部分を例えば合成樹脂製の保護層25により被
覆することにより、有効抵抗値エリア(縦方向の長さ0
.9an程度)W2の抵抗器20を得るようにしている
。
両接合電極層23a、23bの露出部分及び抵抗体層2
2の露出部分を例えば合成樹脂製の保護層25により被
覆することにより、有効抵抗値エリア(縦方向の長さ0
.9an程度)W2の抵抗器20を得るようにしている
。
しかしながら、上述したような方法で形成される抵抗器
20の端部電極部24a、24bは、その一部が保護層
25で覆われ、かつ基板21の両端部分で階段状となる
ため、端部寸法が個々の製品毎にばらつき他の回路部品
2回路パターンに対する良好な接続状態を得る上で支障
が生じるという問題がある。また、上述したような端部
電極部24a、24bの形状に起因してこの端部電極部
24a、24bと接合電極層23a、23bとの密着強
度の点でも不十分となる。
20の端部電極部24a、24bは、その一部が保護層
25で覆われ、かつ基板21の両端部分で階段状となる
ため、端部寸法が個々の製品毎にばらつき他の回路部品
2回路パターンに対する良好な接続状態を得る上で支障
が生じるという問題がある。また、上述したような端部
電極部24a、24bの形状に起因してこの端部電極部
24a、24bと接合電極層23a、23bとの密着強
度の点でも不十分となる。
ざらに、上述した端部電極部24a、24bを形成すべ
き抵抗体層22及び接合電極層23a。
き抵抗体層22及び接合電極層23a。
23bに着目すると、抵抗体層22の両側上面のある程
度の面積を占める部分に接合電極層23a。
度の面積を占める部分に接合電極層23a。
23bを形成したものであるから、有効抵抗値エリアW
2が小さくなりこの抵抗器20の抵抗値の取得範囲が狭
くなるという問題がある。
2が小さくなりこの抵抗器20の抵抗値の取得範囲が狭
くなるという問題がある。
(発明が解決しようとする課題)
上述したように、従来方法においては端部電極部の寸法
のばらつきが生じ、密着強度の点でも不十分であり、さ
らに有効素子エリアも小さいという問題を包含している
。
のばらつきが生じ、密着強度の点でも不十分であり、さ
らに有効素子エリアも小さいという問題を包含している
。
そこで本発明は、端部電極部の寸法の正確性を期するこ
とができ、充分な密着強度が得られ、ざらに、有効素子
エリアの拡大を図ることができる回路部品の電極製造方
法を提供することを目的とするものである。
とができ、充分な密着強度が得られ、ざらに、有効素子
エリアの拡大を図ることができる回路部品の電極製造方
法を提供することを目的とするものである。
[発明の構成]
(課題を解決するための手段)
本発明は、集合体処理により製造される回路部品の電極
製造方法であって、基板及びこの基板上に多数形成され
た回路素子のそれぞれの平坦な開放面に、この各回路素
子よりも狭面積を占める剥離層を対応配置に形成する工
程と、前記各回路素子を基板毎個別に分割する工程と、
分割された回路素子、基板及び剥離層の全周に下地電極
層を形成する工程と、前記剥離層及びこれに対応する領
域の下地電極層を除去する工程と、残余の下地電極層の
外周に端部電極部を形成する工程とを有するものである
。
製造方法であって、基板及びこの基板上に多数形成され
た回路素子のそれぞれの平坦な開放面に、この各回路素
子よりも狭面積を占める剥離層を対応配置に形成する工
程と、前記各回路素子を基板毎個別に分割する工程と、
分割された回路素子、基板及び剥離層の全周に下地電極
層を形成する工程と、前記剥離層及びこれに対応する領
域の下地電極層を除去する工程と、残余の下地電極層の
外周に端部電極部を形成する工程とを有するものである
。
(作 用)
上述した構成からなる本発明方法は、まず各回路素子及
び基板のそれぞれの平坦な開放面に、各回路素子よりも
狭面積の剥離層を対応配置に形成し、次いで、各回路素
子を基板毎個別に分割した後、分割された回路素子、基
板及び剥離層の全周に下地電極層を形成し、さらに、剥
離層及びこれに対応する領域の下地電極層を除去し、回
路素子及び基板の外周に残存している下地電極層の外周
に端部電極部を形成するようにしたものである。
び基板のそれぞれの平坦な開放面に、各回路素子よりも
狭面積の剥離層を対応配置に形成し、次いで、各回路素
子を基板毎個別に分割した後、分割された回路素子、基
板及び剥離層の全周に下地電極層を形成し、さらに、剥
離層及びこれに対応する領域の下地電極層を除去し、回
路素子及び基板の外周に残存している下地電極層の外周
に端部電極部を形成するようにしたものである。
したがって、剥離層除去後の端部電極部を形成する領域
が下地電極層により明確に画されることになり、これに
より、端部電極部の寸法が全て正確となる。
が下地電極層により明確に画されることになり、これに
より、端部電極部の寸法が全て正確となる。
また、電極部は下地電極層と端部電極部との二重構造と
なり、かつこれらが回路素子及び基板の外周の一部(端
部外周)を包囲する状態となるので、密着強度が大とな
ると共に、基板上の有効素子エリアも従来例に比べ拡大
することができる。
なり、かつこれらが回路素子及び基板の外周の一部(端
部外周)を包囲する状態となるので、密着強度が大とな
ると共に、基板上の有効素子エリアも従来例に比べ拡大
することができる。
(実施例)
以下に本発明の実施例を詳細に説明する。
第1図は本実施例方法により下地電極層2a。
2b及び端部電極部3a、3bが形成された回路部品と
しての抵抗器1を示すものである。この抵抗器1は、ア
ルミナ製の基板4と、この基板4の平坦な上面に形成さ
れた回路素子としての抵抗素子5と、この基板4及び抵
抗素子5の両端部外周にそれぞれ形成された前記下地電
極112a、2b及び端部電極部3a、3bとを有し、
その外形寸法が2.071.IIX 1.25 MX
O15調となっている。
しての抵抗器1を示すものである。この抵抗器1は、ア
ルミナ製の基板4と、この基板4の平坦な上面に形成さ
れた回路素子としての抵抗素子5と、この基板4及び抵
抗素子5の両端部外周にそれぞれ形成された前記下地電
極112a、2b及び端部電極部3a、3bとを有し、
その外形寸法が2.071.IIX 1.25 MX
O15調となっている。
前記抵抗素子5は、基板4の上面における端部領域を除
く面に形成された抵抗体層6と、基板4の上面における
両端部領域において抵抗体層6に接合する状態に形成さ
れた接合電極層7a、7bと、この接合電極層7a、7
bの上面の一部及び抵抗体層6の上面を覆う状態に形成
された合成樹脂製の保護層8とを具備している。
く面に形成された抵抗体層6と、基板4の上面における
両端部領域において抵抗体層6に接合する状態に形成さ
れた接合電極層7a、7bと、この接合電極層7a、7
bの上面の一部及び抵抗体層6の上面を覆う状態に形成
された合成樹脂製の保護層8とを具備している。
そして、前記抵抗体層6が接合電極層7a。
7bで覆われない領域を、有効抵抗値エリア(縦方向の
長さ1.4調程度>Wlとして機能させるようになって
いる。
長さ1.4調程度>Wlとして機能させるようになって
いる。
次に、前記抵抗器1の製造工程について第2図乃至第6
図を参照して説明する。
図を参照して説明する。
まず、第2図に示すように基板4上に集合体処理により
4個の抵抗素子5を一定間隔を有するように形成した抵
抗素子集合体10を用意する。
4個の抵抗素子5を一定間隔を有するように形成した抵
抗素子集合体10を用意する。
そして、各抵抗素子5を構成する保護層8の上面に、第
3図に示すように前記有効抵抗値エリアW1よりも若干
狭面積を占めるように、かつ所定の厚さとなるように4
個の上面剥離層9aを形成すると共に、基板4の下面側
にも前記各上面剥離層9aに対応する位置に4個の下面
剥離層9bを形成する。この下面剥離層9bは、上面剥
離層9aと同大で、かつ等厚に形成する。尚、上面。
3図に示すように前記有効抵抗値エリアW1よりも若干
狭面積を占めるように、かつ所定の厚さとなるように4
個の上面剥離層9aを形成すると共に、基板4の下面側
にも前記各上面剥離層9aに対応する位置に4個の下面
剥離層9bを形成する。この下面剥離層9bは、上面剥
離層9aと同大で、かつ等厚に形成する。尚、上面。
下面剥離層9a、9bは幅1.2771ffi、厚さ約
10μmでおる。
10μmでおる。
次に、上面及び下面剥離層9a・、9bを形成した抵抗
素子集合体10を、第4図に示すように基板4の切断端
面と接合電極層7b(又は7a)とが垂直方向に合致す
るように切断処理し個別に分割してスティック状とする
。
素子集合体10を、第4図に示すように基板4の切断端
面と接合電極層7b(又は7a)とが垂直方向に合致す
るように切断処理し個別に分割してスティック状とする
。
さらに、分割された基板4及び抵抗素子5に対して、こ
れらの外周全体に第5図に示すように導電性の有る金属
(CL、l、Cu合金等)製の下地電極部2をCIJ−
Ni合金を用いたスパッタリング等の方法で約2000
Aの厚さに形成する。
れらの外周全体に第5図に示すように導電性の有る金属
(CL、l、Cu合金等)製の下地電極部2をCIJ−
Ni合金を用いたスパッタリング等の方法で約2000
Aの厚さに形成する。
尚、下地電極層2a、 2bは必要に応じてCr又はN
iCrを100乃至500Aの厚さに形成した後、CL
Jを約1500への厚さで積層し、ざらにCu−Niを
約500への厚さで積層する方法等でもよい。
iCrを100乃至500Aの厚さに形成した後、CL
Jを約1500への厚さで積層し、ざらにCu−Niを
約500への厚さで積層する方法等でもよい。
この後、キシレン、活性ソーダの稀薄水溶液。
レジスト専用剥離剤等の剥離剤を用いて、前記上面及び
下面剥離層9a、9b及びこれらに接触してる領域の下
地電極部2の一部を剥離し、第6図に示すように前記基
板4の端部領域、接合電極層7a、7bの露出領域及び
保護層8の端部領域を包囲し、かつ上下対称配置の下地
電極層2a、2bを形成する。
下面剥離層9a、9b及びこれらに接触してる領域の下
地電極部2の一部を剥離し、第6図に示すように前記基
板4の端部領域、接合電極層7a、7bの露出領域及び
保護層8の端部領域を包囲し、かつ上下対称配置の下地
電極層2a、2bを形成する。
さらに、下地電極@2a、2bの外周全域に湿式バレル
メッキの方法により、cu、Nr、Ag。
メッキの方法により、cu、Nr、Ag。
Au、Sn等の導電性金属製の端部電極部3a。
3bを形成することにより、第1図に示す抵抗器1を製
造する。尚、端部電極部3a、3bとしては、Niを約
2μmの厚さにメツキした後、3nを約3μmの厚さに
積層したものが好適である。
造する。尚、端部電極部3a、3bとしては、Niを約
2μmの厚さにメツキした後、3nを約3μmの厚さに
積層したものが好適である。
上述した工程からなる本実施例方法によれば、上面及び
下面剥離層8a、8bの剥離工程を経て形成される下地
電極層2a、2bが、端部電極部3a、3bを形成する
際の寸法ガイドとして機能し、これにより端部電極部3
a、3bの寸法が画一化されその正確性を期することが
できる。
下面剥離層8a、8bの剥離工程を経て形成される下地
電極層2a、2bが、端部電極部3a、3bを形成する
際の寸法ガイドとして機能し、これにより端部電極部3
a、3bの寸法が画一化されその正確性を期することが
できる。
また、下地電極層2a、2bをスパッタリングの方法に
より形成し、端部電極部3a、3bを湿式バレルメッキ
の方法により形成するものであるから、下地電極層2a
、2bと接合電極層7a。
より形成し、端部電極部3a、3bを湿式バレルメッキ
の方法により形成するものであるから、下地電極層2a
、2bと接合電極層7a。
7bとの密着強度が大きく、また、下地電極層2a、
2bに対する端部電極部3a、3bのメツキ時の付き回
りも良好なものとすることができる。
2bに対する端部電極部3a、3bのメツキ時の付き回
りも良好なものとすることができる。
ざらに、上述したような抵抗器1の場合には、従来例の
場合と異なり保護層8の端部領域まで下地電極層2a、
2b及び端部電極部3a、3bを覆うことができるので
、接合電極層7a、7bを従来例の場合よりも基板4上
のより端部側に形成でき、この結果、有効抵抗値エリア
W1を縦方向の長さ約1.4Mとすることができ、従来
例の有効抵抗値エリアW2より大きくなり、この抵抗器
1の抵抗値の取得範囲の拡大が図れる。
場合と異なり保護層8の端部領域まで下地電極層2a、
2b及び端部電極部3a、3bを覆うことができるので
、接合電極層7a、7bを従来例の場合よりも基板4上
のより端部側に形成でき、この結果、有効抵抗値エリア
W1を縦方向の長さ約1.4Mとすることができ、従来
例の有効抵抗値エリアW2より大きくなり、この抵抗器
1の抵抗値の取得範囲の拡大が図れる。
本発明は上述した実施例に限定されるものではなく、そ
の要旨の範囲内で種々の変形が可能である。
の要旨の範囲内で種々の変形が可能である。
例えば、上述した実施例では回路素子として抵抗素子を
用いた場合について説明したが、これに限らず、インダ
クタンス素子、コンデンサ、トランス等各種のチップ部
品を製造する場合にも適用可能である。
用いた場合について説明したが、これに限らず、インダ
クタンス素子、コンデンサ、トランス等各種のチップ部
品を製造する場合にも適用可能である。
[発明の効果]
以上詳述した本発明によれば、電極部の寸法の正確性を
記すことができ、電極部の密着強度も大きく、しかも、
有効素子エリアの拡大をも図ることができる回路部品の
電極製造方法を提供することができる。
記すことができ、電極部の密着強度も大きく、しかも、
有効素子エリアの拡大をも図ることができる回路部品の
電極製造方法を提供することができる。
第1図は本発明の実施例方法を適用して得られる回路部
品としての抵抗器を示す断面図、第2図乃至第6図はれ
それぞれ本発明の実施例方法による製造工程を示す断面
図、第7図は従来方法で得られる抵抗器を示す断面図で
ある。 1・・・回路部品の一例としての抵抗器、2a、2b・
・・下地電極層、 3a、3b・・・端部電極部、4・・・基板、5・・・
回路素子の一例としての抵抗素子。
品としての抵抗器を示す断面図、第2図乃至第6図はれ
それぞれ本発明の実施例方法による製造工程を示す断面
図、第7図は従来方法で得られる抵抗器を示す断面図で
ある。 1・・・回路部品の一例としての抵抗器、2a、2b・
・・下地電極層、 3a、3b・・・端部電極部、4・・・基板、5・・・
回路素子の一例としての抵抗素子。
Claims (1)
- 集合体処理により製造される回路部品の電極製造方法で
あって、基板及びこの基板上に多数形成された回路素子
のそれぞれの平坦な開放面に、この各回路素子よりも狭
面積を占める剥離層を対応配置に形成する工程と、前記
各回路素子を基板毎個別に分割する工程と、分割された
回路素子、基板及び剥離層の全周に下地電極層を形成す
る工程と、前記剥離層及びこれに対応する領域の下地電
極層を除去する工程と、残余の下地電極層の外周に端部
電極部を形成する工程とを有することを特徴とする回路
部品の電極製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63014310A JP2668375B2 (ja) | 1988-01-25 | 1988-01-25 | 回路部品の電極製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63014310A JP2668375B2 (ja) | 1988-01-25 | 1988-01-25 | 回路部品の電極製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01189102A true JPH01189102A (ja) | 1989-07-28 |
JP2668375B2 JP2668375B2 (ja) | 1997-10-27 |
Family
ID=11857524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63014310A Expired - Lifetime JP2668375B2 (ja) | 1988-01-25 | 1988-01-25 | 回路部品の電極製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2668375B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03165501A (ja) * | 1989-10-20 | 1991-07-17 | Sfernice Soc Fr Des Electro Resistance | チップ形電気抵抗器およびその製造方法 |
KR100495130B1 (ko) * | 2002-11-19 | 2005-06-14 | 엘에스전선 주식회사 | 열융착을 이용한 인쇄회로기판용 표면실장형 전기장치제조방법 및 이를 통해 제조된 표면실장형 전기장치 |
JP2009277834A (ja) * | 2008-05-14 | 2009-11-26 | Taiyosha Electric Co Ltd | チップ抵抗器の製造方法及びチップ抵抗器 |
WO2013137338A1 (ja) * | 2012-03-16 | 2013-09-19 | コーア株式会社 | 基板内蔵用チップ抵抗器およびその製造方法 |
JP2019096834A (ja) * | 2017-11-27 | 2019-06-20 | パナソニックIpマネジメント株式会社 | 抵抗器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6314402A (ja) * | 1986-07-04 | 1988-01-21 | 多摩電気工業株式会社 | チツプ抵抗器の製造方法 |
-
1988
- 1988-01-25 JP JP63014310A patent/JP2668375B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6314402A (ja) * | 1986-07-04 | 1988-01-21 | 多摩電気工業株式会社 | チツプ抵抗器の製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03165501A (ja) * | 1989-10-20 | 1991-07-17 | Sfernice Soc Fr Des Electro Resistance | チップ形電気抵抗器およびその製造方法 |
KR100495130B1 (ko) * | 2002-11-19 | 2005-06-14 | 엘에스전선 주식회사 | 열융착을 이용한 인쇄회로기판용 표면실장형 전기장치제조방법 및 이를 통해 제조된 표면실장형 전기장치 |
JP2009277834A (ja) * | 2008-05-14 | 2009-11-26 | Taiyosha Electric Co Ltd | チップ抵抗器の製造方法及びチップ抵抗器 |
WO2013137338A1 (ja) * | 2012-03-16 | 2013-09-19 | コーア株式会社 | 基板内蔵用チップ抵抗器およびその製造方法 |
CN104160459A (zh) * | 2012-03-16 | 2014-11-19 | 兴亚株式会社 | 基板内置用芯片电阻器及其制造方法 |
JPWO2013137338A1 (ja) * | 2012-03-16 | 2015-08-03 | コーア株式会社 | 基板内蔵用チップ抵抗器およびその製造方法 |
JP2019096834A (ja) * | 2017-11-27 | 2019-06-20 | パナソニックIpマネジメント株式会社 | 抵抗器 |
Also Published As
Publication number | Publication date |
---|---|
JP2668375B2 (ja) | 1997-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2724044B2 (ja) | 薄膜表面実装ヒューズ | |
US7782173B2 (en) | Chip resistor | |
TWI394175B (zh) | 電阻器及其製造方法 | |
JP7382451B2 (ja) | チップ抵抗器 | |
US20050125991A1 (en) | Resistor and method for fabricating the same | |
JP2003168601A (ja) | チップ抵抗器 | |
JPH11144904A (ja) | チップ電子部品 | |
US6724295B2 (en) | Chip resistor with upper electrode having nonuniform thickness and method of making the resistor | |
JP2001118701A (ja) | 電流検出用低抵抗器及びその製造方法 | |
JP3239806B2 (ja) | 電子部品の製造方法 | |
EP0148506A2 (en) | Circuit board | |
JPH01189102A (ja) | 回路部品の電極製造方法 | |
US20030172522A1 (en) | Chip resistor and method of making the same | |
JPH05267025A (ja) | チップ部品の製造法及び電子部品の製造法 | |
JPH0774002A (ja) | 電子部品の製造方法 | |
JP4067923B2 (ja) | チップ抵抗器の製造方法 | |
JP2005268302A (ja) | チップ抵抗器およびその製造方法 | |
JP2001284166A (ja) | レーザートリマブルコンデンサ | |
JP2002231120A (ja) | チップ型電子部品 | |
US9806145B2 (en) | Passive chip device and method of making the same | |
JP2002231502A (ja) | フィレットレス形チップ抵抗器及びその製造方法 | |
JP2654655B2 (ja) | 抵抗器の製造方法 | |
JP3772270B2 (ja) | 小型電子部品の製造方法およびチップ抵抗器 | |
JP2005108865A (ja) | チップ抵抗器及びチップ抵抗器の製造方法 | |
JP2003151425A (ja) | チップ型電流ヒューズ及びその製造方法 |