JPS6392127A - 半導体回路装置 - Google Patents
半導体回路装置Info
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- JPS6392127A JPS6392127A JP61238447A JP23844786A JPS6392127A JP S6392127 A JPS6392127 A JP S6392127A JP 61238447 A JP61238447 A JP 61238447A JP 23844786 A JP23844786 A JP 23844786A JP S6392127 A JPS6392127 A JP S6392127A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路装置に関し、特にダイナミック動作
のＲ８７！Ｊツブフロツプと同様に動作する半導体＠路
装置に関する。
のＲ８７！Ｊツブフロツプと同様に動作する半導体＠路
装置に関する。
ｐｎｐ トランジスタとｎｐｎ ）ランジスタとの直列
回路、またはＰチャンネルＦＥＴとｎチャンネルＦＥＴ
との直列回路はダイナミック動作のＲＳフリップ７０ツ
ブと同様に動作するので、電子装置のｔ４ ｒｆｊ、要
素として広く用いらｎている。
回路、またはＰチャンネルＦＥＴとｎチャンネルＦＥＴ
との直列回路はダイナミック動作のＲＳフリップ７０ツ
ブと同様に動作するので、電子装置のｔ４ ｒｆｊ、要
素として広く用いらｎている。
第３図は、従来のかかる半導体回路装置の一例の回路図
である。
である。
第３図に示す従来例は、ベースにセット信号≦七人カし
エミッタが電源端子ｖＤＤに接続さｎ、ｆｃｐ全入力し
エミッタが愛他されたｎｐｎのトランジスタ２とｔ−備
えて構成さ扛ている。トランジスタト２のコレクタを共
通に接続し、この共泊接続点の電位全出力信号Ｑ２とす
る。
エミッタが電源端子ｖＤＤに接続さｎ、ｆｃｐ全入力し
エミッタが愛他されたｎｐｎのトランジスタ２とｔ−備
えて構成さ扛ている。トランジスタト２のコレクタを共
通に接続し、この共泊接続点の電位全出力信号Ｑ２とす
る。
第４図は、第３図に示す従来例の動作全説明する之めの
タイムチャートである。
タイムチャートである。
以下の説明において、電源端子ＶＤｒ）の電位に正であ
るものとし、各信号の電位が電源端子ＶＤＤの電位（に
近い電位）のときＨ１接地電位（に近い電位）のときＬ
ということにする。
るものとし、各信号の電位が電源端子ＶＤＤの電位（に
近い電位）のときＨ１接地電位（に近い電位）のときＬ
ということにする。
ｓ ＝Ｒ＝Ｌのとき、トランジスタ１がオン、トランジ
スタ２がオフになり、出力信号Ｑ２はＨになる。この状
態からセット信号Ｆｓ ｗＨｖｃ変えてもトランジスタ
ト２は共にオフであるので、出力信号（ｈ’に受ける外
部負荷が容量性であるという条件のもとで出力信号Ｑｚ
ｔｉＨのままである。
スタ２がオフになり、出力信号Ｑ２はＨになる。この状
態からセット信号Ｆｓ ｗＨｖｃ変えてもトランジスタ
ト２は共にオフであるので、出力信号（ｈ’に受ける外
部負荷が容量性であるという条件のもとで出力信号Ｑｚ
ｔｉＨのままである。
５＝Ｒ＝Ｈのときは出力信号Ｑ２はＬになり。
この状態からリセット信号Ｒｔ−ＬＫｉえても、外部負
荷が容量性であるという条件のもとでは出力信号Ｑ２は
Ｌのままである。
荷が容量性であるという条件のもとでは出力信号Ｑ２は
Ｌのままである。
第４図に図示する工うに、第３図に示す従来例は、セッ
ト信号Ｓの立下りで出力信号ＱｚをＨにセットし、リセ
ット信号Ｒの立上ｎで出力信号Ｑ１’ｋＬにリセットす
るダイナミック動作のＲＳ ７１Ｊツブフロツプと１■
］じ頓作全する。
ト信号Ｓの立下りで出力信号ＱｚをＨにセットし、リセ
ット信号Ｒの立上ｎで出力信号Ｑ１’ｋＬにリセットす
るダイナミック動作のＲＳ ７１Ｊツブフロツプと１■
］じ頓作全する。
トランジスタ１−２のかわりにＰチャンネルのＦＥＴお
よびｎチャンネルのＦＥＴ’に用いても同様に動作する
半導体回路装置が得らｎる。
よびｎチャンネルのＦＥＴ’に用いても同様に動作する
半導体回路装置が得らｎる。
上述し几従来の半導体回路装置ハ、セット信号′１次は
リセット信号を伝送する信号線からノイズ？ひろって両
トランジスタ（両ＦＥＴ）が同時にオンになり、ｉ！源
端子ＶＤＤと接地娼子との間がショートし、両トランジ
スタ（両ＦＥＴ）に過電流が流ｎてこわｎる恐ｎがある
という欠点がある。
リセット信号を伝送する信号線からノイズ？ひろって両
トランジスタ（両ＦＥＴ）が同時にオンになり、ｉ！源
端子ＶＤＤと接地娼子との間がショートし、両トランジ
スタ（両ＦＥＴ）に過電流が流ｎてこわｎる恐ｎがある
という欠点がある。
例えば、第３図に示す従来例において、≦＝Ｌのとき、
リセット信号ＲＫ第４図に図示するノイズ５が混入する
と２期間６においてトランジスタ１・２が共にオンにな
る。Ｒ＝Ｈのときセット信号Ｓにノイズ７が混入すると
期間８においてトランジスタ１−２が共にオンになる。
リセット信号ＲＫ第４図に図示するノイズ５が混入する
と２期間６においてトランジスタ１・２が共にオンにな
る。Ｒ＝Ｈのときセット信号Ｓにノイズ７が混入すると
期間８においてトランジスタ１−２が共にオンになる。
ノイズが混入しない工うにセット信号・リセット信号の
信号練上ノイズの影響の少いところ全選んで走らぜ工う
とすｎばこｎら信号線が長くなって信号遅延の問題が生
じ、ま７ｃ、信号線が長くなるとかえってノイズをひろ
いやすくなる恐れもある。前段に近接して配置すること
にエフ信号線上ごく短くてきｎばノイズの混入は少くな
るが、−般にはそうできるとは限らない。信号線の途中
にバッファを入ｎるという方法もめるが、バッファをど
こにいくつ入ｎるかの問題が生じ、また、ひろったノイ
ズ全バッファが誤って信号として再生出力してしまう恐
ｎもある。
信号練上ノイズの影響の少いところ全選んで走らぜ工う
とすｎばこｎら信号線が長くなって信号遅延の問題が生
じ、ま７ｃ、信号線が長くなるとかえってノイズをひろ
いやすくなる恐れもある。前段に近接して配置すること
にエフ信号線上ごく短くてきｎばノイズの混入は少くな
るが、−般にはそうできるとは限らない。信号線の途中
にバッファを入ｎるという方法もめるが、バッファをど
こにいくつ入ｎるかの問題が生じ、また、ひろったノイ
ズ全バッファが誤って信号として再生出力してしまう恐
ｎもある。
本発明の目的に、上記欠点を解決してセット信号−リセ
ット信号にノイズが混入しても両トジンジスタ（両ＦＥ
Ｔ）が同時にオンになることのない半導体回路装置を提
供するこζにある。
ット信号にノイズが混入しても両トジンジスタ（両ＦＥ
Ｔ）が同時にオンになることのない半導体回路装置を提
供するこζにある。
本発明の半導体回路装置ｉは、ベースまたにゲートの電
位が論理＠０′のときオン、論理“１” のときオフに
なる第一のトランジスタと、この第一のトランジスタに
直列に接続され、ベースまたはゲートの電位が論理“１
″ のときオン、論理′０“のときオフになる第二のト
ランジスタと、第一・第二の入力信号全入力し出力端が
前記第一のトランジスタのベースま７Ｉｃはゲートに接
続されたＯＲ回路および前記第一・第二の入力信号を入
力し出力端が前記第二のトランジスタのベース１１コバ
ゲートに接続されたＡＮＤ回路の組、あるいに前記第一
・第二の入力信号全入力し出力端が前記第一のトランジ
スタのベース１７ｃｏゲートに接続さｎｙｃＮＡＮＤ回
路および８１」記第−・第二の入力信号全入力し出力端
が前記第二のトランジスタのベースまたはゲートに接続
妊ｎたＮＯＲ回路の組のうちいずｆか一万の組と紮巾−
えて構成さ才りる０〔実施例〕 次に１本発明について図面會参照して説明する。
位が論理＠０′のときオン、論理“１” のときオフに
なる第一のトランジスタと、この第一のトランジスタに
直列に接続され、ベースまたはゲートの電位が論理“１
″ のときオン、論理′０“のときオフになる第二のト
ランジスタと、第一・第二の入力信号全入力し出力端が
前記第一のトランジスタのベースま７Ｉｃはゲートに接
続されたＯＲ回路および前記第一・第二の入力信号を入
力し出力端が前記第二のトランジスタのベース１１コバ
ゲートに接続されたＡＮＤ回路の組、あるいに前記第一
・第二の入力信号全入力し出力端が前記第一のトランジ
スタのベース１７ｃｏゲートに接続さｎｙｃＮＡＮＤ回
路および８１」記第−・第二の入力信号全入力し出力端
が前記第二のトランジスタのベースまたはゲートに接続
妊ｎたＮＯＲ回路の組のうちいずｆか一万の組と紮巾−
えて構成さ才りる０〔実施例〕 次に１本発明について図面會参照して説明する。
第１図に、本発明の第一の実施例の回路図でらるＯ
第１図に示す実施例（ゴ、セット信号Ｓ・リセット信−
号Ｒを入力しＧ号Ｖｌ ｋ−出力するＯＲ回路３と、セ
ット４５’＜ ４’ｔ Ｑ・リセット信号Ｒ？入力しく
ｉ号ｖ２′に出力するＡＮＤ回路４と、ベースに信号Ｖ
１を入力しエミッタ、が電力ｖメ子■Ｄに妥恍されたｐ
ｎｐのトランジスタ１と、ベースに信号Ｖｚ’ＦＣ入力
しエミッタがτに地さｆ’Ｌ７’ｊｎｐｎのトラ′シフ
′２とｔλえて構成さｎている。トランジスタ１・２の
コレクタを共通ＫｆｆＵ’し、この共通圏続点の電位と
出力信号Ｑｌ とする。１３に外部負荷の容量分である
。
号Ｒを入力しＧ号Ｖｌ ｋ−出力するＯＲ回路３と、セ
ット４５’＜ ４’ｔ Ｑ・リセット信号Ｒ？入力しく
ｉ号ｖ２′に出力するＡＮＤ回路４と、ベースに信号Ｖ
１を入力しエミッタ、が電力ｖメ子■Ｄに妥恍されたｐ
ｎｐのトランジスタ１と、ベースに信号Ｖｚ’ＦＣ入力
しエミッタがτに地さｆ’Ｌ７’ｊｎｐｎのトラ′シフ
′２とｔλえて構成さｎている。トランジスタ１・２の
コレクタを共通ＫｆｆＵ’し、この共通圏続点の電位と
出力信号Ｑｌ とする。１３に外部負荷の容量分である
。
第２図に、第１図に示す実施例の動作を説明するための
タイムチャートである。
タイムチャートである。
第１必に示す実施例に第３図に示す従来例にＯＲ回路３
・ＡＮＤ回路４七付加した描収になっている。
・ＡＮＤ回路４七付加した描収になっている。
セットするとき、すなわ−ｃ）Ｓ＝Ｒ＝ＬのときＶ１＝
≦（＝Ｌ）、Ｖ２ ＝Ｒ（＝ Ｌ ）となる。リセット
するとき、すなわち≦＝工ζ＝Ｈのときも、また。
≦（＝Ｌ）、Ｖ２ ＝Ｒ（＝ Ｌ ）となる。リセット
するとき、すなわち≦＝工ζ＝Ｈのときも、また。
セットもリセットもしないとき、すなわち’Ｑ ＝ Ｈ
。
。
Ｒ＝Ｌのときも同懸にＶｌ ＝臥 ｖ、＝Ｒとフよる。
その結果、第１図（（示す実施例は第３図に示す従来例
と同じフリップフロッグ動作をする。
と同じフリップフロッグ動作をする。
セット中に、第４図にロチする工うに、リセット１δ号
Ｒにノイズ５が混入してＲ＝Ｈになっても。
Ｒにノイズ５が混入してＲ＝Ｈになっても。
この期間６において信号ｖ２はＬのま筐であり、トラン
ジスタ２ａオフのまＩ″Ｔ：ある。同様に、リセット中
にセット信号百にノイズ７が混入して９＝Ｌになっても
信号ｖｌにＨのままでめ９、トランジスタ１はオフのま
までりる０したがって、第１しＩに示す実施例において
、セット信号・リセット信号にノイズが混入してもトラ
ンジスタ１＠２が同時にオンになることばｌい。
ジスタ２ａオフのまＩ″Ｔ：ある。同様に、リセット中
にセット信号百にノイズ７が混入して９＝Ｌになっても
信号ｖｌにＨのままでめ９、トランジスタ１はオフのま
までりる０したがって、第１しＩに示す実施例において
、セット信号・リセット信号にノイズが混入してもトラ
ンジスタ１＠２が同時にオンになることばｌい。
なお、期間６・８において、第２図に図示する工うに信
号Ｖ１ ＠Ｖ、がＨ＠Ｌになり、セット動作・リセット
動作に中断さｎるが、外部負荷が６董性であるといやＳ
′−ヰのもとで、出力信号Ｑｔは前の状態を保つ。
号Ｖ１ ＠Ｖ、がＨ＠Ｌになり、セット動作・リセット
動作に中断さｎるが、外部負荷が６董性であるといやＳ
′−ヰのもとで、出力信号Ｑｔは前の状態を保つ。
纂５区に、本発明の第二の芙凋例の回路図でらる０
８ｇ５図に示す実施例は、セット信号Ｓ・リセット信号
Ｒｔ−入力し信号Ｖｓ ｔ’比出力るＮＡＮＤ回路１１
と、セット信号Ｓ・リセット信号Ｒ’？入力し信号Ｖ４
音出力するＮＯＲ回路１２と、ゲートに信号Ｖ３ ｋ
入力しソースが電源端子ｖＤＤＫ接続さｎ７’１ｌ−１
）チャンネルのＦＥＴ９と、ゲートに信号ｖ４を入力し
ソースが接地さｎ ｆＣｎチャンネルのＦＥＴ１０とに
備えて構成さｎているＯ ＦＥＴ９−１０のドレイン全
共通に接続し、この共通徽続点の電位を出力信号Ｑｌと
する。
Ｒｔ−入力し信号Ｖｓ ｔ’比出力るＮＡＮＤ回路１１
と、セット信号Ｓ・リセット信号Ｒ’？入力し信号Ｖ４
音出力するＮＯＲ回路１２と、ゲートに信号Ｖ３ ｋ
入力しソースが電源端子ｖＤＤＫ接続さｎ７’１ｌ−１
）チャンネルのＦＥＴ９と、ゲートに信号ｖ４を入力し
ソースが接地さｎ ｆＣｎチャンネルのＦＥＴ１０とに
備えて構成さｎているＯ ＦＥＴ９−１０のドレイン全
共通に接続し、この共通徽続点の電位を出力信号Ｑｌと
する。
信号Ｖｊ＠Ｖ、に対する出力信号Ｑｌの対応関係は、第
１図に示す実施例における信号Ｖ１・ｖ２に対する出力
信号Ｑ１の対応関係と等しく、ま几。
１図に示す実施例における信号Ｖ１・ｖ２に対する出力
信号Ｑ１の対応関係と等しく、ま几。
両入力信号が反転信号であるときのＮＡＮＤ回路・ＮＯ
Ｒ回路の出力は両入力信号が非反転信号であるときのＯ
Ｒ回路・ＡＮＤ回路の出力に等しいから、第５図に示す
実施例の動作は、第１図に示す実施例においてセット信
号ｇ −リセット信号ｒ＜ ２七ｎらの反転信号である
セット信号Ｓ・リセット信号ｋにおきかえた場合の動作
に等しい。いいかえしは、第５図に示す実施例は（且＝
Ｈのとき）セット信号Ｓの立止りで出力信号（ｈｋＨに
セットし、（Ｓ＝Ｌのとき）リセット信号且の立下りで
出力信号ＱｌｋＬにリセットする。Ｓ＝Ｌ、Ａ＝Ｈで６
ｎば出力信号Ｑ１に以前からの状態を保持する。セット
信号Ｓ・リセット信号且 にノイズが混入してＳ＝Ｈ，
且＝ＬになってもＶｓ ＝Ｈ１ｖ４＝Ｌになり、ＦＥＴ
９・１０は共にオフである。
Ｒ回路の出力は両入力信号が非反転信号であるときのＯ
Ｒ回路・ＡＮＤ回路の出力に等しいから、第５図に示す
実施例の動作は、第１図に示す実施例においてセット信
号ｇ −リセット信号ｒ＜ ２七ｎらの反転信号である
セット信号Ｓ・リセット信号ｋにおきかえた場合の動作
に等しい。いいかえしは、第５図に示す実施例は（且＝
Ｈのとき）セット信号Ｓの立止りで出力信号（ｈｋＨに
セットし、（Ｓ＝Ｌのとき）リセット信号且の立下りで
出力信号ＱｌｋＬにリセットする。Ｓ＝Ｌ、Ａ＝Ｈで６
ｎば出力信号Ｑ１に以前からの状態を保持する。セット
信号Ｓ・リセット信号且 にノイズが混入してＳ＝Ｈ，
且＝ＬになってもＶｓ ＝Ｈ１ｖ４＝Ｌになり、ＦＥＴ
９・１０は共にオフである。
第５図に示す実施例のＦＥＴ９・１〇七ｐｎｐ ）ラン
ジスタ・ｎｐｎ トランジスタでおきかえても。
ジスタ・ｎｐｎ トランジスタでおきかえても。
同じ動作の本発明の半導体回路装置が得らｎる。
同様に、累１図に示す実施例のトランジスタ１・２ｋｐ
チヤンネルＦ”ＥＴ＋ＩｎチャンネルＦＥＴでおきかえ
ても本発明の半導体回路装置が得らｎる〇また、第１図
・第５図に示すそｎぞｎの実施例において、′電源端子
ＶＤＤ ｋ接地端子、接地端子上負電位の電源端子に変
更すｎば、負電源を用いる本発明の半導体回路装置が得
られる。
チヤンネルＦ”ＥＴ＋ＩｎチャンネルＦＥＴでおきかえ
ても本発明の半導体回路装置が得らｎる〇また、第１図
・第５図に示すそｎぞｎの実施例において、′電源端子
ＶＤＤ ｋ接地端子、接地端子上負電位の電源端子に変
更すｎば、負電源を用いる本発明の半導体回路装置が得
られる。
以上説明しｆＣ工うに不発明は％”ｐｎｌ） ）ランジ
スタ・ｎｐｎ ）ランジスタの直列回路、あるいにＰチ
ヤンネルＦＥＴ−ｎチャンネルＦＥＴの直列回路金偏え
る従来の半導体回路装置にＯＲ回路−ＡＮＤ回路の組、
あるいはＮＡＮＤ回路・Ｎ ＯＲ回路の組のいずｎか一
方全付加することにエリ、セット信号・リセット信号に
ノイズが混入しても両トランジスタ（両ＦＥＴ）が同時
にオンにはならない工うにしているので、こｆら両トラ
ンジスタ（両ＦＥＴ）に過電流が流ｎてこわｎる恐ｎが
ないという効果がある。
スタ・ｎｐｎ ）ランジスタの直列回路、あるいにＰチ
ヤンネルＦＥＴ−ｎチャンネルＦＥＴの直列回路金偏え
る従来の半導体回路装置にＯＲ回路−ＡＮＤ回路の組、
あるいはＮＡＮＤ回路・Ｎ ＯＲ回路の組のいずｎか一
方全付加することにエリ、セット信号・リセット信号に
ノイズが混入しても両トランジスタ（両ＦＥＴ）が同時
にオンにはならない工うにしているので、こｆら両トラ
ンジスタ（両ＦＥＴ）に過電流が流ｎてこわｎる恐ｎが
ないという効果がある。
第１図に本発明の第一の実施例の回路〆１、第２図に、
第１図に示す実施例の動作を説明するためのタイムチャ
ート、 第３図は、従来の半導体回路装置の一例の回路図、 第４図は、第３図に示す従来例の動作全説明するための
タイムチャート、 第５図は本発明の第二の実施例の回路図である。 １・２・・・・・・トランジスタ、３・・・・・・ＯＲ
回路、４・ 、、、ＡＮｌ）回路、９−１０−−−−−
・Ｆ Ｅ Ｔ、 １１ ・−・−ＮＡＮＤ回路、１２・
・・・・・ＮＯＲ回路、１３・・−・・・外部負荷の容
量分。 茅 ／ 図 、第 ３”ａ
第１図に示す実施例の動作を説明するためのタイムチャ
ート、 第３図は、従来の半導体回路装置の一例の回路図、 第４図は、第３図に示す従来例の動作全説明するための
タイムチャート、 第５図は本発明の第二の実施例の回路図である。 １・２・・・・・・トランジスタ、３・・・・・・ＯＲ
回路、４・ 、、、ＡＮｌ）回路、９−１０−−−−−
・Ｆ Ｅ Ｔ、 １１ ・−・−ＮＡＮＤ回路、１２・
・・・・・ＮＯＲ回路、１３・・−・・・外部負荷の容
量分。 茅 ／ 図 、第 ３”ａ
Claims (1)
- 【特許請求の範囲】 ベースまたはゲートの電位が論理“０”のときオン、論
理“１”のときオフになる第一のトランジスタと、 この第一のトランジスタに直列に接続され、ベースまた
はゲートの電位が論理“１”のときオン、論理“０”の
ときオフになる第二のトランジスタと第一・第二の入力
信号を入力し出力端が前記第一のトランジスタのベース
またはゲートに接続されたＯＲ回路および前記第一・第
二の入力信号を入力し出力端が前記第二のトランジスタ
のベースまたはゲートに接続されたＡＮＤ回路の組、あ
るいは前記第一・第二の入力信号を入力し出力端が前記
第一のトランジスタのベースまたはゲートに接続された
ＮＡＮＤ回路および前記第一・第二の入力信号を入力し
出力端が前記第二のトランジスタのベースまたはゲート
に接続されたＮＯＲ回路の組のうちいずれか一方の組と を備えることを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238447A JPS6392127A (ja) | 1986-10-06 | 1986-10-06 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61238447A JPS6392127A (ja) | 1986-10-06 | 1986-10-06 | 半導体回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6392127A true JPS6392127A (ja) | 1988-04-22 |
Family
ID=17030355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61238447A Pending JPS6392127A (ja) | 1986-10-06 | 1986-10-06 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6392127A (ja) |
-
1986
- 1986-10-06 JP JP61238447A patent/JPS6392127A/ja active Pending
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