JPH05102402A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05102402A JPH05102402A JP3259969A JP25996991A JPH05102402A JP H05102402 A JPH05102402 A JP H05102402A JP 3259969 A JP3259969 A JP 3259969A JP 25996991 A JP25996991 A JP 25996991A JP H05102402 A JPH05102402 A JP H05102402A
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- JP
- Japan
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- mos transistor
- channel mos
- output
- semiconductor device
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【目的】半導体装置において、出力回路の過電流防止回
路を第２のＮチャネル型ＭＯＳトランジスタ２と定電圧
素子３を用いて構成し、応答の高速化を図る。 【構成】ドレインに電源が供給され、ソースが出力端子
６に接続される第１のＮチャネル型ＭＯＳトランジスタ
１と、ゲートが電源電位に保持されソースが前記出力端
子６に接続される第２のＮチャネル型ＭＯＳトランジス
タ２と、アノードが前記第１のＮチャネル型ＭＯＳトラ
ンジスタのゲートおよびブートストラップ回路４の出力
に接続され、ソースが前記第２のＮチャネル型ＭＯＳト
ランジスタのドレインに接続される定電圧素子３とで構
成される。出力トランジスタである第１のＮチャネル型
ＭＯＳトランジスタ１の出力電圧の変化を、前記第２の
Ｎチャネル型ＭＯＳトランジスタ２と定電圧素子３とに
より前記第１のＮチャネル型ＭＯＳトランジスタ１のゲ
ートにフィードバックさせ、過電流防止動作を高速に実
行する。
路を第２のＮチャネル型ＭＯＳトランジスタ２と定電圧
素子３を用いて構成し、応答の高速化を図る。 【構成】ドレインに電源が供給され、ソースが出力端子
６に接続される第１のＮチャネル型ＭＯＳトランジスタ
１と、ゲートが電源電位に保持されソースが前記出力端
子６に接続される第２のＮチャネル型ＭＯＳトランジス
タ２と、アノードが前記第１のＮチャネル型ＭＯＳトラ
ンジスタのゲートおよびブートストラップ回路４の出力
に接続され、ソースが前記第２のＮチャネル型ＭＯＳト
ランジスタのドレインに接続される定電圧素子３とで構
成される。出力トランジスタである第１のＮチャネル型
ＭＯＳトランジスタ１の出力電圧の変化を、前記第２の
Ｎチャネル型ＭＯＳトランジスタ２と定電圧素子３とに
より前記第１のＮチャネル型ＭＯＳトランジスタ１のゲ
ートにフィードバックさせ、過電流防止動作を高速に実
行する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、Ｎ
チャネル型絶縁ゲート電界効果トランジスタ（以下Ｎチ
ャネル型ＭＯＳトランジスタと称する）を出力トランジ
スタとして使用し、且つブートストラップ回路を用いた
出力回路の、特に応答速度の速い過電流防止回路に関す
る。
チャネル型絶縁ゲート電界効果トランジスタ（以下Ｎチ
ャネル型ＭＯＳトランジスタと称する）を出力トランジ
スタとして使用し、且つブートストラップ回路を用いた
出力回路の、特に応答速度の速い過電流防止回路に関す
る。
【０００２】
【従来の技術】従来、この種の半導体装置は、図３に示
すように第１のＮチャネル型ＭＯＳトランジスタ１、ブ
ートストラップ回路４、出力負荷５、出力端子６、出力
抵抗８、電流検出回路９、制御回路１０とで構成されて
いる。図中の（Ｄ）、（Ｓ）、（Ｇ）は、このトランジ
スタ１のドレイン、ソース、ゲートをそれぞれ示す。
すように第１のＮチャネル型ＭＯＳトランジスタ１、ブ
ートストラップ回路４、出力負荷５、出力端子６、出力
抵抗８、電流検出回路９、制御回路１０とで構成されて
いる。図中の（Ｄ）、（Ｓ）、（Ｇ）は、このトランジ
スタ１のドレイン、ソース、ゲートをそれぞれ示す。
【０００３】次に、従来の半導体装置の動作について説
明する。
明する。
【０００４】図３において、出力端子６に電流が流れる
際、出力抵抗８の両端に生じる電位差を利用して電流検
出回路９により電流検出を行ない、その結果を制御回路
１０にフィードバックすることによって、出力トランジ
スタである第１のＮチャネル型ＭＯＳトランジスタ１の
ゲート電圧を制御する。
際、出力抵抗８の両端に生じる電位差を利用して電流検
出回路９により電流検出を行ない、その結果を制御回路
１０にフィードバックすることによって、出力トランジ
スタである第１のＮチャネル型ＭＯＳトランジスタ１の
ゲート電圧を制御する。
【０００５】例えば第１のＮチャネル型ＭＯＳトランジ
スタ１が非導通の時は出力電流が流れないため、出力抵
抗８の両端に電位差は生じない。一方、第１のＮチャネ
ル型ＭＯＳトランジスタ１が導通の時は出力電流が流
れ、出力抵抗８の両端に電位差が生じる。この電位差
は、電流検出回路９であらかじめ決められた一定電圧以
上になると、電流検出回路内のコンパレータ出力が反転
し、その信号が制御回路１０へ伝えられる。制御回路１
０は信号を受けるとブートストラップ回路４の駆動電圧
を下げる方向に働き、第１のＮチャネル型ＭＯＳトラン
ジスタ１のゲート電位を下げ、電流制御が行なわれる。
スタ１が非導通の時は出力電流が流れないため、出力抵
抗８の両端に電位差は生じない。一方、第１のＮチャネ
ル型ＭＯＳトランジスタ１が導通の時は出力電流が流
れ、出力抵抗８の両端に電位差が生じる。この電位差
は、電流検出回路９であらかじめ決められた一定電圧以
上になると、電流検出回路内のコンパレータ出力が反転
し、その信号が制御回路１０へ伝えられる。制御回路１
０は信号を受けるとブートストラップ回路４の駆動電圧
を下げる方向に働き、第１のＮチャネル型ＭＯＳトラン
ジスタ１のゲート電位を下げ、電流制御が行なわれる。
【０００６】図４（ａ）に第１のＮチャネル型ＭＯＳト
ランジスタ１に流れる電流の波形図を示す。
ランジスタ１に流れる電流の波形図を示す。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置は、過電流を検出した後制御回路１０及びブートス
トラップ回路４によって第１のＮチャネル型ＭＯＳトラ
ンジスタ１のゲート電圧を制御しているため、応答速度
が遅く、そため出力端子６が不所望により接地（出力シ
ョート）された場合に、前記の制御が完了するまで第１
のＮチャネル型ＭＯＳトランジスタ１及び出力負荷５に
過大な電流が流れることになり、素子の破壊が起きると
いう欠点を有している。
装置は、過電流を検出した後制御回路１０及びブートス
トラップ回路４によって第１のＮチャネル型ＭＯＳトラ
ンジスタ１のゲート電圧を制御しているため、応答速度
が遅く、そため出力端子６が不所望により接地（出力シ
ョート）された場合に、前記の制御が完了するまで第１
のＮチャネル型ＭＯＳトランジスタ１及び出力負荷５に
過大な電流が流れることになり、素子の破壊が起きると
いう欠点を有している。
【０００８】加えて、第１のＮチャネル型ＭＯＳトラン
ジスタ１と直列に抵抗が接続されているため大電流を流
すのに問題があった。
ジスタ１と直列に抵抗が接続されているため大電流を流
すのに問題があった。
【０００９】本発明の目的は、このような欠点を除去す
ることにより、過電流時に第１のＮチャネル型ＭＯＳト
ランジスタに流れる電流制御を高速で行なう半導体装置
を提供することにある。
ることにより、過電流時に第１のＮチャネル型ＭＯＳト
ランジスタに流れる電流制御を高速で行なう半導体装置
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の特徴は、ブート
ストラップ回路と、ドレインに電源電位が供給されると
共にゲートに前記ブートストラップ回路の出力が供給さ
れ、且つソースが出力端子に接続される第１のＮチャネ
ル型ＭＯＳトランジスタと、ゲートが前記電源電位に保
持され、ソースが前記出力端子に接続される第２のＮチ
ャネル型ＭＯＳトランジスタと、前記第１のＮチャネル
型ＭＯＳトランジスタのゲートと前記第２のＮチャネル
型ＭＯＳトランジスタのドレインとの間に定電圧素子が
接続されている半導体装置にある。
ストラップ回路と、ドレインに電源電位が供給されると
共にゲートに前記ブートストラップ回路の出力が供給さ
れ、且つソースが出力端子に接続される第１のＮチャネ
ル型ＭＯＳトランジスタと、ゲートが前記電源電位に保
持され、ソースが前記出力端子に接続される第２のＮチ
ャネル型ＭＯＳトランジスタと、前記第１のＮチャネル
型ＭＯＳトランジスタのゲートと前記第２のＮチャネル
型ＭＯＳトランジスタのドレインとの間に定電圧素子が
接続されている半導体装置にある。
【００１１】前記定電圧素子はダイオードであり、該ダ
イオードのアノードが前記第１のＮチャネル型ＭＯＳト
ランジスタのゲートに接続され、カソードが前記第２の
Ｎチャネル型ＭＯＳトランジスタのドレインに接続がで
きる。
イオードのアノードが前記第１のＮチャネル型ＭＯＳト
ランジスタのゲートに接続され、カソードが前記第２の
Ｎチャネル型ＭＯＳトランジスタのドレインに接続がで
きる。
【００１２】前記定電圧素子はツェナーダイオードであ
り、該ダイオードのカソードが前記第１のＮチャネル型
ＭＯＳトランジスタのゲートに接続され、アノードが前
記第２のＮチャネル型ＭＯＳトランジスタのドレインに
接続ができる。
り、該ダイオードのカソードが前記第１のＮチャネル型
ＭＯＳトランジスタのゲートに接続され、アノードが前
記第２のＮチャネル型ＭＯＳトランジスタのドレインに
接続ができる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の半導体装置の第１の実施例
を示すブロック図である。
て説明する。図１は本発明の半導体装置の第１の実施例
を示すブロック図である。
【００１４】本実施例の半導体装置は、第１のＮチャネ
ル型ＭＯＳトランジスタ１、第２のＮチャネル型ＭＯＳ
トランジスタ２、定電圧素子３、ブートストラップ回路
４、出力負荷５、出力端子６で構成されている。図中の
（Ｓ）、（Ｄ）、（Ｇ）はトランジスタ１及び２のソー
ス、ドレイン、ゲートをそれぞれ示す。
ル型ＭＯＳトランジスタ１、第２のＮチャネル型ＭＯＳ
トランジスタ２、定電圧素子３、ブートストラップ回路
４、出力負荷５、出力端子６で構成されている。図中の
（Ｓ）、（Ｄ）、（Ｇ）はトランジスタ１及び２のソー
ス、ドレイン、ゲートをそれぞれ示す。
【００１５】次に、本実施例の動作について説明する。
【００１６】通常動作時において、出力トランジスタで
ある第１のＮチャネル型ＭＯＳトランジスタ１が導通状
態の時は、ブートストラップ回路４の出力の電圧は、前
記第１のＮチャネル型ＭＯＳトランジスタ１が十分に導
通状態になる電圧まで昇圧されている。
ある第１のＮチャネル型ＭＯＳトランジスタ１が導通状
態の時は、ブートストラップ回路４の出力の電圧は、前
記第１のＮチャネル型ＭＯＳトランジスタ１が十分に導
通状態になる電圧まで昇圧されている。
【００１７】正常な負荷５が接続されている場合は、出
力電圧が正の電源電圧（ＶDD）に近い電位になっている
ため、第２のＮチャネル型ＭＯＳトランジスタ２は非導
通となって、動作には全く影響はない。
力電圧が正の電源電圧（ＶDD）に近い電位になっている
ため、第２のＮチャネル型ＭＯＳトランジスタ２は非導
通となって、動作には全く影響はない。
【００１８】前記第１のＮチャネル型ＭＯＳトランジス
タ１が導通状態で、出力端子６の出力負荷５に異常が発
生した場合、例えば出力端子６が不所望により接地（出
力ショート）されると、出力端子６の電圧は急速に低下
するとともに、第１のＮチャネル型ＭＯＳトランジスタ
１に流れる電流が増加する。その状態で、出力電圧が第
２のＮチャネル型ＭＯＳトランジスタ２のしきい値電圧
以下になると、第２のＮチャネル型ＭＯＳトランジスタ
２は導通し、ブートストラップ回路４の出力電圧（第１
のＮチャネル型ＭＯＳトランジスタ１のゲート電圧）を
第２のＮチャネル型ＭＯＳトランジスタ２のしきい値電
圧に定電圧素子３のツェナー電圧と出力電圧とを加えた
電圧まで下げ、図４（ｂ）に示すように第１のＮチャネ
ル型ＭＯＳトランジスタ１に流れる電流を一定電流に制
限し、過電流を防止する。
タ１が導通状態で、出力端子６の出力負荷５に異常が発
生した場合、例えば出力端子６が不所望により接地（出
力ショート）されると、出力端子６の電圧は急速に低下
するとともに、第１のＮチャネル型ＭＯＳトランジスタ
１に流れる電流が増加する。その状態で、出力電圧が第
２のＮチャネル型ＭＯＳトランジスタ２のしきい値電圧
以下になると、第２のＮチャネル型ＭＯＳトランジスタ
２は導通し、ブートストラップ回路４の出力電圧（第１
のＮチャネル型ＭＯＳトランジスタ１のゲート電圧）を
第２のＮチャネル型ＭＯＳトランジスタ２のしきい値電
圧に定電圧素子３のツェナー電圧と出力電圧とを加えた
電圧まで下げ、図４（ｂ）に示すように第１のＮチャネ
ル型ＭＯＳトランジスタ１に流れる電流を一定電流に制
限し、過電流を防止する。
【００１９】次に、本発明の第２の実施例について図２
を用いて説明する。
を用いて説明する。
【００２０】第１の実施例と異なるのは定電圧素子にツ
ェナーダイオード７を使用していることである。実施例
１と同様に、第１のＮチャネル型ＭＯＳトランジスタ１
のゲート電圧を、ツェナーダイオード７のツェナー電圧
に第２のＮチャネル型ＭＯＳトランジスタ２のしきい値
電圧と出力電圧とを加えた電圧まで下げることにより、
第１のＮチャネル型ＭＯＳトランジスタ１に流れる電流
を制限する。
ェナーダイオード７を使用していることである。実施例
１と同様に、第１のＮチャネル型ＭＯＳトランジスタ１
のゲート電圧を、ツェナーダイオード７のツェナー電圧
に第２のＮチャネル型ＭＯＳトランジスタ２のしきい値
電圧と出力電圧とを加えた電圧まで下げることにより、
第１のＮチャネル型ＭＯＳトランジスタ１に流れる電流
を制限する。
【００２１】従って、第１のＮチャネル型ＭＯＳトラン
ジスタ１のゲートと出力端子６の間の電圧は、ツェナー
ダイオード７のツェナー電圧を任意に選択することで設
定することができる。その範囲は、第１のＮチャネル型
ＭＯＳトランジスタ１のゲート電圧から第２のＮチャネ
ル型ＭＯＳトランジスタ２のしきい値電圧を引いた電圧
を越えない範囲である。
ジスタ１のゲートと出力端子６の間の電圧は、ツェナー
ダイオード７のツェナー電圧を任意に選択することで設
定することができる。その範囲は、第１のＮチャネル型
ＭＯＳトランジスタ１のゲート電圧から第２のＮチャネ
ル型ＭＯＳトランジスタ２のしきい値電圧を引いた電圧
を越えない範囲である。
【００２２】動作については第１の実施例と同様であ
り、説明を省略する。
り、説明を省略する。
【００２３】電流防止動作速度を従来例と比較すると、
従来例で１００μｓ（マイクロ秒）に対し、本発明では
１０μｓ（マイクロ秒）となり約１０倍の高速化が実現
出来る。
従来例で１００μｓ（マイクロ秒）に対し、本発明では
１０μｓ（マイクロ秒）となり約１０倍の高速化が実現
出来る。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置は、出力電圧の変化を第１のＮチャネル型ＭＯＳトラ
ンジスタ１のゲートにフィードバックさせる方法とし
て、第２のＮチャネル型ＭＯＳトランジスタ２と定電圧
素子３とで構成される回路を用いることにより、過電流
防止動作を約１０倍高速に実行できる効果を有する。さ
らにこの動作が高速化されることにより、出力トランジ
スタである第１のＮチャネル型ＭＯＳトランジスタ１及
び出力負荷５の破壊を防止できる。また、回路の簡略化
により動作の安定化とチップ面積の小型化が可能という
効果を有している。
置は、出力電圧の変化を第１のＮチャネル型ＭＯＳトラ
ンジスタ１のゲートにフィードバックさせる方法とし
て、第２のＮチャネル型ＭＯＳトランジスタ２と定電圧
素子３とで構成される回路を用いることにより、過電流
防止動作を約１０倍高速に実行できる効果を有する。さ
らにこの動作が高速化されることにより、出力トランジ
スタである第１のＮチャネル型ＭＯＳトランジスタ１及
び出力負荷５の破壊を防止できる。また、回路の簡略化
により動作の安定化とチップ面積の小型化が可能という
効果を有している。
【図１】本発明の半導体装置の第１の実施例を示すブロ
ック図である。
ック図である。
【図２】本発明の半導体装置の第２の実施例を示すブロ
ック図である。
ック図である。
【図３】従来の半導体装置の一例を示すブロック図であ
る。
る。
【図４】（ａ）従来の半導体装置の出力電流波形図であ
る。 （ｂ）本発明の半導体装置の出力電流波形図である。
る。 （ｂ）本発明の半導体装置の出力電流波形図である。
１ 第１のＮチャネル型ＭＯＳトランジスタから成る
出力トランジスタ ２ 第２のＮチャネル型ＭＯＳトランジスタ ３ 定電圧素子 ４ ブートストラップ回路 ５ 出力負荷 ６ 出力端子 ７ ツェナーダイオード ８ 出力抵抗 ９ 電流検出回路 １０ 制御回路
出力トランジスタ ２ 第２のＮチャネル型ＭＯＳトランジスタ ３ 定電圧素子 ４ ブートストラップ回路 ５ 出力負荷 ６ 出力端子 ７ ツェナーダイオード ８ 出力抵抗 ９ 電流検出回路 １０ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/90 Ｄ 8225−4Ｍ
Claims (3)
- 【請求項１】 ブートストラップ回路と、ドレインに電
源電位が供給されると共にゲートに前記ブートストラッ
プ回路の出力が供給され、且つソースが出力端子に接続
される第１のＮチャネル型絶縁ゲート電界効果トランジ
スタと、ゲートが前記電源電位に保持され、ソースが前
記出力端子に接続される第２のＮチャネル型絶縁ゲート
電界効果トランジスタと、前記第１のＮチャネル型絶縁
ゲート電界効果トランジスタのゲートと前記第２のＮチ
ャネル型絶縁ゲート電界効果トランジスタのドレインと
の間に定電圧素子が接続されていることを特徴とする半
導体装置。 - 【請求項２】 前記定電圧素子はダイオードであり、該
ダイオードのアノードが前記第１のＮチャネル型絶縁ゲ
ート電界効果トランジスタのゲートに接続され、カソー
ドが前記第２のＮチャネル型絶縁ゲート電界効果トラン
ジスタのドレインに接続されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記定電圧素子はツェナーダイオードで
あり、該ダイオードのカソードが前記第１のＮチャネル
型絶縁ゲート電界効果トランジスタのゲートに接続さ
れ、アノードが前記第２のＮチャネル型絶縁ゲート電界
効果トランジスタのドレインに接続されていることを特
徴とする請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259969A JPH05102402A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
| US07/957,797 US5387830A (en) | 1991-10-08 | 1992-10-08 | Semiconductor device with excess current prevention circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3259969A JPH05102402A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102402A true JPH05102402A (ja) | 1993-04-23 |
Family
ID=17341444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3259969A Pending JPH05102402A (ja) | 1991-10-08 | 1991-10-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5387830A (ja) |
| JP (1) | JPH05102402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929686A (en) * | 1996-08-20 | 1999-07-27 | Nec Corporation | Semiconductor device with boot-strap output circuit and clamping circuit |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0135735B1 (ko) * | 1992-11-04 | 1998-05-15 | 기다오까 다까시 | 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치 |
| JPH07121252A (ja) * | 1993-10-26 | 1995-05-12 | Rohm Co Ltd | 安定化電源回路内蔵ｉｃ |
| US6107867A (en) * | 1994-09-30 | 2000-08-22 | Lucent Technologies Inc. | Load termination sensing circuit |
| JPH09321586A (ja) * | 1996-05-29 | 1997-12-12 | Toshiba Microelectron Corp | レベル比較器 |
| US5777502A (en) * | 1996-08-07 | 1998-07-07 | Texas Instruments Incorporated | Method to protect gate-source elements of external power fETS from large pre-drive capacity |
| US5966038A (en) * | 1997-12-15 | 1999-10-12 | Motorola, Inc. | Circuit with overvoltage protection |
| KR100449864B1 (ko) * | 2002-07-18 | 2004-09-22 | 주식회사 하이닉스반도체 | 부스팅 회로 |
| US6742456B1 (en) * | 2002-11-14 | 2004-06-01 | Hewlett-Packard Development Company, L.P. | Rapid prototyping material systems |
| US7119606B2 (en) * | 2003-07-10 | 2006-10-10 | Qualcomm, Incorporated | Low-power, low-area power headswitch |
| US7667491B2 (en) * | 2006-02-24 | 2010-02-23 | Freescale Semiconductor, Inc. | Low voltage output buffer and method for buffering digital output data |
| US8315111B2 (en) * | 2011-01-21 | 2012-11-20 | Nxp B.V. | Voltage regulator with pre-charge circuit |
-
1991
- 1991-10-08 JP JP3259969A patent/JPH05102402A/ja active Pending
-
1992
- 1992-10-08 US US07/957,797 patent/US5387830A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| US5929686A (en) * | 1996-08-20 | 1999-07-27 | Nec Corporation | Semiconductor device with boot-strap output circuit and clamping circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5387830A (en) | 1995-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010321 |