JPS58171145A - Decoding device - Google Patents

Abstract

PURPOSE:To reduce the probability of overlooking error, by correcting single and double errors in the first decoder and adding disappearance information (flag information) if double or more errors exist and using disappearance information to correct errors up to double errors in the second decoder. CONSTITUTION:The device consists of decoder 23 and 25, which have error detecting and error correcting functions, and a deinterleaving circuit 24 which deinterleaves the output of the decoder 23. The decoder 23 is provided with a circuit which notonly corrects errors but also adds a flag to data to make the data disappearance information if an error is detected, and the decoder 25 is provided with a function to correct errors up to 2 errors. One error is corrected; and when two errors are decided, a presence or absence of the flag is discriminated. In case that flags are added to both or one of them, the error correction processing is performed when the total number of flags is <=4 or <=3 respectively and the error detection processing is performed when it is >=5 or >=4. In case that no flag added to them, the error correction processing is performed when the total number of flag is <=1, and the decoding operation is performed when it is 3, and the error detection processing is performed when it is >=2 or >=4, and the error detection processing is performed in other case.

Description

【発明の詳細な説明】 本発明はディジタル清報の復号化装置に係り。[Detailed description of the invention] The present invention relates to a decoding device for digital information.

特にディジタル情報の誤り訂正機能および誤り検出機能
をもつ符号の復号化装置の改良に関するものである。In particular, the present invention relates to an improvement in a code decoding device having an error correction function and an error detection function for digital information.

従来この種の装置として矛１図、牙２図、矛３図、第１
４図および第５図に示すものがあった。Conventionally, this type of device includes 1 figure, 2 figures, 3 figures, and 1 figure.
There were those shown in Figures 4 and 5.

矛１図において（１）は復号化装置への入力端子。In Figure 1, (1) is the input terminal to the decoding device.

（２）は矛ｌの復号器（以後Ｃ１復号器と呼ぶ）　、　
ｆ３＋はデ・インターリーブ回路（遅延回路）、（４）
は矛２の復号器（以後Ｃ１復号器と呼ぶ）　、　（５ａ
）、（５ｂ）はそれぞれ復号化装置のフラグ（検出情報
）とデータの出力端子である。(2) is a C1 decoder (hereinafter referred to as C1 decoder),
f3+ is a de-interleave circuit (delay circuit), (4)
is the decoder of spear 2 (hereinafter referred to as C1 decoder), (5a
) and (5b) are flag (detection information) and data output terminals of the decoding device, respectively.

矛２図はＣ１復号器の構成図を示したものであり１図中
、（６）は上記Ｃ１復号器の出力端子、（７）は記憶回
路、（８）は誤り訂正回路、（９）はシンドローム演算
回路、ｕＯ）は誤りなし検出回路、　ｕｌｌは１重誤り
であることを検出する回路、α力は１１誤りの位置と大
きさを演算する回路、（１３１は上記回路を制御する制
御回路である。Figure 2 shows the configuration of the C1 decoder. In Figure 1, (6) is the output terminal of the C1 decoder, (7) is the storage circuit, (8) is the error correction circuit, and (9) is the output terminal of the C1 decoder. is a syndrome calculation circuit, uO) is a no-error detection circuit, ULL is a circuit that detects a single error, α power is a circuit that calculates the position and magnitude of 11 errors, (131 is a control that controls the above circuit) It is a circuit.

矛３図は従来の０２復号器の構成図を示したものであり
１図に８いて圓はＣ２復号器への入力端子、０５）は人
力データの記憶回路、ｕＯ）は誤り訂正回路、ａηはシ
ンドローム演算回路・０８１は誤りなし検出回路、ｕ９
）は１　ｆｉＬ””誤りを検出する回路、ｔ２［１は１
重誤りの位置と大きさを演算する回路、　＋２１１はフ
ラグを発生する回路、囚は上記各回路を制御する制御回
路である。Figure 3 shows a configuration diagram of a conventional 02 decoder. is the syndrome calculation circuit, 081 is the error detection circuit, u9
) is 1 fiL"" error detection circuit, t2[1 is 1
211 is a circuit that calculates the position and size of a serious error; 211 is a circuit that generates a flag; and 211 is a control circuit that controls each of the above circuits.

矛４図は従来のＣ１復号器の復号動作の７０−チャート
であり、矛５図は従来のＣ２復号器の復号動作のフロー
チャートである。Figure 4 is a 70-chart of the decoding operation of the conventional C1 decoder, and Figure 5 is a flowchart of the decoding operation of the conventional C2 decoder.

次に動作について矛１図、矛２図、矛３図。Next, the movements are shown in Figure 1, Figure 2, and Figure 3.

矛４図８よび矛５図を参照しながら説明する。This will be explained with reference to Figures 4 and 5.

符号Ｃ１，Ｃ，としてはガロア体ＵＦ（２’）上におけ
る（３２．２８．５　）リード・ンロモン符号ｇよび（
２８゜２４、５　）　リード・ンロモン符号をそれぞれ
用いた場合を例にとって説明する。Ｃ１復号器、Ｃ２復
号器ではそれぞれＣ，、Ｃ２を復号する。内符号とも最
小距ＡＩｔｔは５であるので２シンボル誤り（ｌシンボ
ルは８ビツトで朽成される）まで訂正可能であるが、見
逃し誤りとなる割合を減じるためにｃｌ、　Ｃ，復号器
ではいずれも１シンボル誤りのみ訂正するものとする。The codes C1 and C are (32.28.5) Reid-Nromon codes g and (
28°24,5) An example will be explained in which Reed-Nromon codes are used. The C1 decoder and C2 decoder decode C, C2, respectively. Since the minimum distance AItt for both inner codes is 5, it is possible to correct up to 2 symbol errors (l symbol is corrupted by 8 bits), but in order to reduce the rate of missed errors, cl, C, and decoders It is also assumed that only one symbol error is corrected.

通信路あるいは磁気記録その他の記録媒体において誤り
が混入したデータ３２シンボルが入力端子（１）からＣ
１復号器（２）へ人力する。Ｃ１復号器（２）では、入
力データ３２シンボルのうち１シンボル誤りがあれはこ
れを訂正して情報部２８シンボル（３２シンボルのうち
、２８シンボルが情報部、４シンボルが検査部である）
を出力し、それ以外の場合には入力データ３２シンボル
のうち情報部２８シンボルをそのままデ・インターリー
ブ回路（遅延間１ｇ　）　ｆ３＋へ出力する。デ・イン
ターリーブ回路（３）では各シンボルが遅延され、バー
スト誤りはランダム誤りに変換される。32 symbols of data containing errors in the communication path or magnetic recording or other recording medium are sent from input terminal (1) to C.
1 to the decoder (2) manually. In the C1 decoder (2), if there is an error in one symbol among the 32 symbols of input data, it is corrected and the information part becomes 28 symbols (out of 32 symbols, 28 symbols are the information part and 4 symbols are the check part).
In other cases, 28 symbols of the information part out of 32 symbols of input data are output as they are to the de-interleave circuit (delay interval 1g) f3+. In the de-interleaving circuit (3) each symbol is delayed and burst errors are converted into random errors.

Ｃ２復号器（４）では入力データ２８シンボルのうちｌ
シンボル誤りがあればこれを訂正し、情報部２４　　シ
ンボルを出力し、それ以外の場合には入力データ２８シ
ンボルのうち情報部２４シンボルをそのまま出力端子（
５ｂ）へ出力する。ただし。In the C2 decoder (4), l out of 28 symbols of input data
If there is a symbol error, it is corrected and the information section 24 symbols are output. Otherwise, the information section 24 symbols out of the input data 28 symbols are directly sent to the output terminal (
5b). however.

ｌシンボル誤り以外の誤りが検出された場合には入力デ
ータに対応してフラグ発生回路ｆ２１１でフラグを付加
して出力端子（５ａ）より出力する。If an error other than the l-symbol error is detected, a flag is added to the input data by the flag generating circuit f211 and outputted from the output terminal (5a).

次にＣ１復号器（２＋　０）復号動作について矛２図に
よび矛４図を参照しながら詳細に説明する。Next, the decoding operation of the C1 decoder (2+0) will be explained in detail with reference to Figures 2 and 4.

人力データ３２シンボル（２８シンボルガ情報ｅ。Human power data 32 symbols (28 symbols information e.

残り４シンボルが検査部である）が入力端子＋１１より
人力し、ａピ憶回路（７）とシンドローム演算回路（９
）へ入力する。シンドローム演算回路（９）では上記３
２シンボル ｒ＝＝　（ｒｏ＋　ｒｌ＋　ｒ２．　＋＋＋＋°、　ｒ
ｓ＋ｌ　°曲−−聞“°四−−°°（１１によって次式
のとおりシンドロームＳ。ｌｓ、　ｐＳ２，８３　ヲＲ
７Ｊする。The remaining 4 symbols are the inspection section) are input manually from the input terminal +11, and the a memory circuit (7) and the syndrome calculation circuit (9
). In the syndrome calculation circuit (9), the above 3
2 symbols r== (ro+ rl+ r2. +++++°, r
s + l ° song - - listening " °4 - - ° ° (by 11, the syndrome S.ls, pS2,83 woR
Do 7J.

Ｓｏ”、Σｒｉ・・−・・・・・・・・・・・・・・・
・・・・・−曲・・・・・・曲・・曲間・・−・・　ｆ
２１３０ Ｓ＋＝、Σｒｉ・αゴー・・・・・・・・・・・・・・
・・・・・卯・・・・曲間・・・・・・・・・　（３１
−０ ８２＝　Σｒｉ・（αす２・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・開・・川・　（
４１−Ｏ Ｓ、＝、Σｒｉ・（αす３・・・・・・・曲間曲・・・
・・・・曲・・・・四・・・・　（５）＋＝０ 但し。So”, Σri・・・・・・・・・・・・・・・・・・
・・・・・・−Songs・・Songs・Between songs・・・・ f
2130 S+=, Σri・α go・・・・・・・・・・・・・
... Rabbit ... Between songs ...... (31
−0 82= Σri・(αsu2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・Open...river...
41-OS, =, Σri・(αS3・・・・・・・Inter-song song...
...Song...Four... (5)+=0 However.

ｒｉＥ（０，Ｃ１）（０≦１≦３１，０≦ｉ≦２５４１
−・−・−−（６）Ｓｋ　Ｅ　（０，α！）（０≦に≦
３．０≦夏≦２５４）・・・・・・・・−・・・　（７
）であり、（２）式、（３）式、（４）式および（５）
式に８ける和は２を法とする。αはガロア体Ｇｋ’（２
”）上の根である。riE (0, C1) (0≦1≦31, 0≦i≦2541
−・−・−−(6) Sk E (0, α!) (0≦≦
3.0≦Summer≦254)・・・・・・・・・−・・・ (7
), and equations (2), (3), (4), and (5)
The sum by 8 in the equation is modulo 2. α is the Galois field Gk'(2
”) is the upper root.

上記シンドローム８ｇ＋　ｓｌ、　Ｓ　２＋　８３　（
Ｅ（０，Ｕ’　）（０≦ｉ≦２５４１１を入力として、
誤りなし検出回路Ｕαでは、シンドロームＳ。、Ｓ□、
Ｓ２．Ｓ、が丁べて０かどうかを判定する。シンドロー
ムＳＵ＋ＳＬ＋８２、　Ｓ３がすべて０であれば、誤り
が発生していなかったと判定し、そうでなけれは、１重
以上の誤りが発生していたと判定する。The above syndrome 8g+ sl, S 2+ 83 (
E(0, U') (0≦i≦25411 as input,
In the error-free detection circuit Uα, syndrome S occurs. , S□,
S2. Determine whether S is 0 in total. If the syndromes SU+SL+82 and S3 are all 0, it is determined that no error has occurred; otherwise, it is determined that one or more errors have occurred.

誤りなし検出回路（１４１１で、誤りが発生していなか
ったと判定した場合には、誤りＫＪ正回路＋８１では訂
正動作なせずに記憶回路（７）から人力データ３２ンン
ボルのうち情報部２８シンボルをそのまま出力端子（６
）へ出力する。If the error-free detection circuit (1411) determines that no error has occurred, the error KJ positive circuit +81 directly outputs 28 symbols of the information part of the 32 symbols of human data from the memory circuit (7) without performing a correction operation. Output terminal (6
).

誤りなし検出回路ｕｌＪで、１車以上の誤りが発生して
いたと判定した場合には、１車勝り検出回路（Ｉｌｌで
１重誤りかどうかを利足する動作をおこなう。シンドロ
ーム８０１８１　＋　８３＋　８３を入力として、１に
誤り検出回路αＤでは。If the error-free detection circuit ulJ determines that one or more cars have made an error, the one-car win detection circuit (Ill) performs an operation to determine whether there is a single error. Syndrome 80181 + 83 + 83 In the error detection circuit αD to 1 as input.

８ｕ”ｅＯ，Ｓ１’？０．８２”ＦＯ、Ｓ３”ＦＯ力）
つ ８ｘ７Ｓｏ＝８２／５ｘ＝Ｓ３／Ｓｔ が満足されているかどうかを判定する。上記の条件が満
足されていれは、１重誤りが発生していたと判定する。8u”eO, S1’?0.82”FO, S3”FO force)
It is determined whether or not 8x7So=82/5x=S3/St is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.

上記の条件が満足されていなければ、２車以上の誤りが
発生していたとｆ（ＩＶ１重誤り検出回路０１１で１東
誤りが発生していたと判定した場合には、１東誤りの位
置と大きさの演算回路＠で誤りの位置α８（α、Ｅ（α
ｉ）、０≦ｉ≦３１１と大きさ、ｅｘ（ｅｘＥ（Ｃ１）
、０≦ｉ≦２５４）をαウーＳｓ力０・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・　（８）ｅｚ＝
８６　・・・・・・・・−・・・・・・・・・・・・・
・・・・・・・・・・−曲・・・・・・・・・・・・・
・曲−＋９１と演算する（演算はいずれもガロア体にお
ける演算である）。Ｃｘｄ号器（２）への人力データ３
２シンボルと誤りパターンを多項式で表現するとそれぞ
れ ｒｌＸｌ　＝＝、Σｏｒ、・Ｘト・・・・・・・・・・
・・叩曲・・・・叩・・聞・曲・・　ｏＯ）ｅ（Ｘ）＝
ｅｘ−Ｘｘ・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・−・・・・・・
・・・　０ｖと皆けるから誤り訂正回路（８）では Ｃ（Ｘｌ含ΣＣｉＸ’＝ｒ（Ｘ）（ｉｅｔＸ）　＋・＋
＋Ｈ１ｌＨ＋＋−・・・・・　αり＋＝０ 但し。If the above conditions are not satisfied, it is assumed that two or more cars have made an error. The error position α8(α, E(α
i), 0≦i≦311 and the size, ex(exE(C1)
, 0≦i≦254) as αW Ss force 0...
・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・ (8) ez=
86 ・・・・・・・・・−・・・・・・・・・・・・・
・・・・・・・・・・・・－Song・・・・・・・・・・・・・
- Calculate song -+91 (all calculations are in the Galois field). Human power data 3 to Cxd unit (2)
When two symbols and error patterns are expressed as polynomials, rlXl ==, Σor, ・Xt, respectively.
・・beat・・listen・・・・oO) e(X)=
ex-Xx・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・・・
... Since all outputs are 0V, in the error correction circuit (8), C(Xl included ΣCiX'=r(X)(ietX) +・+
+H1lH++-... αri+=0 However.

ＣＩＥ（０，α；）、（ｏ≦ｊ≦２５４）によって誤り
を訂正しく■は２を法とする）Ｊ＋］算である）、出力
端子（５ｂ）へ清＠ｉ部２８シンボルを出力する。Correct the error by CIE (0, α;), (o≦j≦254) and output the 28 symbols of the clear @i part to the output terminal (5b). .

１重誤り検出回路αＤで、２重以上の誤りが発生してい
たと判定した場合には、誤り訂正回路（８）で誤り訂正
動作をせずに、入力データ３２シンボルのうち情報部２
８シンボルをそのまま出力端子（６）へ出力する。If the single error detection circuit αD determines that a double or more error has occurred, the error correction circuit (8) does not perform an error correction operation, and the information part 2 of the 32 symbols of input data is
The 8 symbols are output as they are to the output terminal (6).

以上Ｃ二よって、入力端子（１）より人力された３２シ
ンボルのデータに対するＣ１傷号器の復号動作が終ｒす
る。As a result of the above C2, the decoding operation of the C1 decoder for the 32 symbols of data manually input from the input terminal (1) is completed.

さらシニ、Ｃ２復号器（４１の動作については矛３図の
Ｃ２復号器の構成図Ｓよび矛５図の動作フローチャート
を参照しなか、ら説明する。The operation of the C2 decoder (41) will be explained with reference to the block diagram S of the C2 decoder shown in Figure 3 and the operation flowchart shown in Figure 5.

上記Ｃ２復号器の入力端子圓より２８シンボル（２４シ
ンボルが情報部であり、残りの４シンボルが検査部であ
る）のデータが人力し、記憶回路１５１とシンドローム
演算回路σ７）へ人力する。Data of 28 symbols (24 symbols are the information section and the remaining 4 symbols are the inspection section) is inputted from the input terminal circle of the C2 decoder, and inputted to the storage circuit 151 and the syndrome calculation circuit σ7).

シンドローム演算回ｇａｒ＋では上記２８シンボル１ｒ
＝Ｌｒｏ＋　ｒｌ＋　ｒ２．・・・、　ｒ２７１　・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・−・・　（１３１を用いて Ｓｏ＝　Σｒ１・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・叩・　４１４１−０ ８ｔ＝、Σｒｉ・α墓・・・・・・・・・・曲・・・・
・・・・・・・曲・聞・・・・・・・・・・・・・・　
αω−０ ７ Ｓ２＝　Σｒｉ・（αｉ１２　・・・・・・・・・曲・
・・・・・・・・曲・曲・・開開・　（１６）−Ｏ Ｓ、二、Σｒ・（αｉｌｌ　・・・・・−・曲−・・・
・・・・・・・・・・・・・・・開開−・・　０η、−
０１ によってシンドローム８０１８１１８２１８ｇを計算す
る。ここで。In the syndrome calculation time gar+, the above 28 symbols 1r
=Lro+rl+r2. ..., r271...
・・・・・・・・・・・・・・・・・・・・・・・・
・・・－・・・ (Using 131, So= Σr1・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・Tap・ 4141-0 8t=, Σri・α grave・・・・・・・・・Song...
・・・・・・Song・listening・・・・・・・・・・・・・・・・
αω−0 7 S2= Σri・(αi12 ・・・・・・・・・Song・
......Song, song, opening and opening (16)-OS, 2, Σr・(αill......Song-...
・・・・・・・・・・・・・・・Opening−・・0η,−
01 to calculate syndrome 8018118218g. here.

ｒ、Ｅ（（）１ａｉｌｌＯ≦ｉ≦２７．０≦１≦２５４
１−・−−−−−−−−−・−（１８）であり、αはカ
ロア体０Ｆ（２”）上の根である。r, E(()1aillO≦i≦27.0≦1≦254
1−・−−−−−−−−・−(18), and α is the root on the Calois field 0F (2″).

上記シンドローム５Ｌ１１８１．８２１　ｓ、ＩＥ（ｏ
、Ｃ１）。The above syndrome 5L1181.821 s, IE(o
, C1).

（０≦≦ｚ５４１１　全人力とシテ、誤すナシ検出ｌ！
ｌ！１ｖｌｒｕ８）では、シンドロームＳｏｎ　８１　
＋　８２１８Ｂが丁べて０かどうかを判定する。シンド
ロームＳｏ、　Ｓｓ、　８２．Ｓｍがすべて０であれば
、誤りが発生していなかったと判定し、そうでなければ
、１重以上の誤りが発１していたと判定する。(0≦≦z5411 Full human effort and shite, no mistakes detected!
l! 1vlru8), syndrome Son 81
+ Determine whether 8218B is 0 or not. Syndrome So, Ss, 82. If Sm is all 0, it is determined that no error has occurred; otherwise, it is determined that one or more errors have occurred.

誤りなし検出回路ｕ８Ｉで誤りが発生していなかったと
判定した場合には、誤り訂正回路ｔ１６Ｉでは訂正動作
なせずに、記憶回路αωから入力データ２８シンボルの
うち情報ｓ２４シンボルをそのまま出力端子（５ｂ）へ
出力する。同時に、フラグ発生回路（２１１でそのブロ
ック（ｌブロックは２４シンボルで構成される）に対応
したフラグな０にリセットして出力端子（５ａ）へ出力
する。If the error-free detection circuit u8I determines that no error has occurred, the error correction circuit t16I does not perform any correction operation, and outputs the information s24 symbols out of the input data 28 symbols directly from the storage circuit αω to the output terminal (5b). Output to. At the same time, the flag generating circuit (211) resets the flag corresponding to the block (l block consists of 24 symbols) to 0 and outputs it to the output terminal (5a).

誤りなし検出回路０８１で１重以上の誤りが発生してい
たと判定した場合には、１重誤り検出回路ａωで１重誤
りかどうかを判定する動作をおこなう。１重誤り検出回
路α９ではシンドロームＳ　Ｏ＋Ｓ！、　８２．　Ｓｍ
を入力として Ｓｏ＼０＋８１＼０．Ｓ２＼０．８　ｓ　ＮＯＯ１９ ｓｔ／８０−８２／Ｓ１＝Ｓｍ／８２ が満足されているかどうかを判定する。上記の条件が満
足されていれば、１重誤りが発生していたと判定する。When the error-free detection circuit 081 determines that one or more errors have occurred, the single error detection circuit aω performs an operation to determine whether or not there is a single error. In the single error detection circuit α9, the syndrome S O+S! , 82. Sm
As input, So\0+81\0. It is determined whether S2\0.8 s NOO19 st/80-82/S1=Sm/82 is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.

上記の条件が満足されていなければ、２重以上の誤りが
発生していたと判定する。If the above conditions are not satisfied, it is determined that two or more errors have occurred.

１重誤り検出回路１９１で１重誤りが発生していたと判
定した場合には、１重誤りの位置と大きさの演算回路□
□□で１重誤りの位置α８と大きさｅｘを０１復号器と
同様Ｋ（８）式および（９）式で計算する。When the single error detection circuit 191 determines that a single error has occurred, a calculation circuit for calculating the position and size of the single error □
In □□, the position α8 and magnitude ex of the single error are calculated using equations K(8) and (9), similar to the 01 decoder.

Ｃ２復号器（４）への入力データ２８シンボルおよび誤
りパターンを多項式で表現するとそれぞれｅ　（Ｘｉ　
＝　ｅｘＸＸ・・・−・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・　■と書けるので誤り訂正回路（１６）ではによ
って誤りを訂正しく■は２を法とする加算である）、情
報部２４シンボルを出力端子（５ｂ）へ出力する。When the 28 symbols of input data to the C2 decoder (4) and the error pattern are expressed as polynomials, e (Xi
= exXX・・・−・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
-... Since it can be written as (2), the error correction circuit (16) corrects the error by ((2) is addition modulo 2) and outputs the 24 symbols of the information part to the output terminal (5b).

と同時にフラグ発生回路１２Ｄでそのブロックに対応し
たフラグをリセットして出力端子（５ａ）へ出力する。At the same time, the flag generating circuit 12D resets the flag corresponding to that block and outputs it to the output terminal (5a).

１重誤り検出回路ａ印で、２重以上の誤りが発生してい
たと判定した場合には、誤り訂正回路（１Ｇ＋で誤り訂
正動作をせずに、入力データ２８シンボルのうち情報部
２４シンボルをそのまま出力端子（５ｂ）へ出力する。If the single error detection circuit (a) determines that a double or more error has occurred, the error correction circuit (1G+ detects 24 information part symbols out of 28 symbols of input data without performing error correction) It is output as is to the output terminal (5b).

同時にフラグ発生回路Ｃ２１１では、訂正不能な誤りが
検出されたとしてそのブロックに対応したフラグをセッ
ト（ｌにセット）して出力端子（ｓｂ）へ出力する。At the same time, the flag generating circuit C211 determines that an uncorrectable error has been detected, sets a flag corresponding to the block (sets it to l), and outputs the flag to the output terminal (sb).

このようにして入力端子−より入力された２８シンボル
のデータに対するＣ２復号器の復号動作が終了する。In this way, the decoding operation of the C2 decoder for the 28 symbols of data input from the input terminal is completed.

以上に示されたＣ１復号器、Ｃ２復号器の動作によって
、入力端子（１）より入力した３２シンボルのデータと
デ・インタリーブされた２８シンボルのデータの復号が
終了し、所望の情報部２４シンボルが得られる。このよ
うな復号動作を繰り返して次々とすべての入力データを
復号する。By the operations of the C1 decoder and C2 decoder shown above, the decoding of the 32 symbols of data input from the input terminal (1) and the 28 symbols of data deinterleaved is completed, and the desired information part 24 symbols are decoded. is obtained. This decoding operation is repeated to decode all input data one after another.

従来の復号化装置は以上のように構成されているので、
Ｃ１復号器で誤りを見逃すのは通信路あるいは記録媒体
等で２シンボル以上の誤りが生じた場合であるからＣ２
復号器で誤りを検出する確率のオーダーはＰｓ’（Ｐｓ
は通信路あるいは記録媒体等におけるシンボル誤り率で
ある）に比例し、誤りを見逃す確率のオーダーはＰｓ”
に比例する。このように従来の復号化装置は二重に構成
されているにもかかわらず誤りを検出する確率あるいは
誤りを見逃す確率があまり改善されないという欠点がめ
った。Since the conventional decoding device is configured as described above,
The C1 decoder misses errors when two or more symbols occur in the communication channel or recording medium, so the C2 decoder
The order of the probability of detecting an error in the decoder is Ps'(Ps
is the symbol error rate in the communication channel or recording medium, etc.), and the order of the probability of missing an error is Ps"
is proportional to. As described above, although the conventional decoding apparatus has a dual structure, it rarely improves the probability of detecting an error or overlooking an error.

本発明は上記のような従来のものの欠点を除去するため
になされたもので、上記Ｃ１復号器において誤り検出情
報を消失とし、上ＨｅＣ２復号器における復号の際上記
消失情報を利用することにより、誤りを検出する確率お
よび誤りを見逃す確率を改善できる復号化装置を提供す
ることを目的としている。The present invention has been made to eliminate the drawbacks of the conventional ones as described above, and by erasing the error detection information in the C1 decoder and using the erasure information during decoding in the HeC2 decoder, It is an object of the present invention to provide a decoding device that can improve the probability of detecting an error and the probability of overlooking an error.

以下、この発明の一実施例を図について説明する。第６
図において（１）は復号化装置への入力端子、（２３１
はガロア体ＧＦ（２”ｌ上におけるＣ１符号（ガロア体
ＧＦ　（２８１上における（　３２．２８．５１リード
・ソロモン符号）を復号するためのＣｘ復号器、Ｈはフ
ラグとデータとをデ・インターリーブするデ・インター
リーブ回路、□□□はＣ２符号（ガロア体ＧＦ　＋２”
ｌ上における（２８．２４．５１リード・ソロモン符号
）を復号するためのＣ２復号器、　＋５ａｌはＣ２復号
器からのフラグ（０２フラグ）の出力端子。An embodiment of the present invention will be described below with reference to the drawings. 6th
In the figure, (1) is the input terminal to the decoding device, (231
is a Cx decoder for decoding a C1 code (a (32.28.51 Reed-Solomon code) on a Galois field GF (281) on a Galois field GF (2"l), and H is a De-interleaving circuit, □□□ is C2 code (Galois field GF +2”
C2 decoder for decoding (28.24.51 Reed-Solomon code) on l, +5al is the output terminal of the flag (02 flag) from the C2 decoder.

（５ｂ）はＣ２復号器からの復号データの出力端子であ
る。(5b) is an output terminal for decoded data from the C2 decoder.

第７図は上記Ｃ１復号器の構成例を示したものであり９
図において□□□は入力端子はｊより入力した復号化す
るデータを記憶する記憶回路、縮はシンドローム演算回
路、＠は誤りなし検出回路。FIG. 7 shows an example of the configuration of the above C1 decoder9.
In the figure, the input terminal □□□ is a storage circuit that stores the data to be decoded inputted from j, the contraction is a syndrome calculation circuit, and @ is a no-error detection circuit.

（３ｏ）′＃よ１重誤りを検出する回路、　（３１１は
１重誤りの位置と大きさを演算する回路、弼は２重誤り
を検出する回路、（３３１は２重誤りの位置と大きさを
演算する回路、（財）は１重誤りおよび２重誤りを訂正
する回路、　ｃＪＳｌは２重以上の誤りのときにフラグ
をたてるフラグ発生回路、＋３６）は上記各回路を制御
する制御回路、　（２６ａｌはフラグ（Ｃエフラグ）の
出力端子であり、　＋２６ｂｌは復号データの出力端子
である。(3o) '# is a circuit that detects a single error, (311 is a circuit that calculates the position and size of a single error, 弼 is a circuit that detects a double error, (331 is a circuit that calculates the position and size of a double error) cJSl is a flag generation circuit that sets a flag when there is a double or more error; +36) is a control that controls each of the above circuits. circuit, (26al is the output terminal of the flag (Cefrag), +26bl is the output terminal of decoded data.

第８図は上記Ｃ２復号器の構成例を示したものであり９
図において（３７ａｌはフラグ（Ｃｉミツラグの入力端
子、　＋３７ｂｌはデータ（２８シンボルを１ブロツク
とする）の入力端子１時はフラグのたっているシンボル
の位置と個数を記憶し、０２フラグを発生する記憶回路
、＠は入力端子（３７ｂｌより入力した復号化するデー
タを記憶する記憶回路、　（［はシンドローム演算回路
、　＋４１１は誤りなし検出回りの位置と大きさを演算
する回路、　＋４４１は２重誤りを検出する回路、　１
４５＋は２重誤りの位置と大きさの演算回路、　（４６
１は誤り訂正回路、　ｆｔ？）は２重誤りが検出された
ときにその誤りの位置にフラグが付いているかどうかを
判定する比較回路であり、（機はフラグ発生回路、（４
９は３重消失の大きさ演算回路、Ｃ５０＋は３重消失と
して訂正されたデータなで旦記憶する記憶回路、（５υ
は３重消失訂正動作の確認回路、（５２）は上記各回路
を制御する制御回路である。FIG. 8 shows an example of the configuration of the above C2 decoder9.
In the figure (37al is the input terminal of the flag (Ci Mitsuragu), +37bl is the input terminal of data (28 symbols constitute one block). At 1 o'clock, it is a memory that stores the position and number of flagged symbols and generates the 02 flag. circuit, @ is a storage circuit that stores the data to be decoded input from the input terminal (37bl), ([ is a syndrome calculation circuit, +411 is a circuit that calculates the position and size around no error detection, +441 is a double error detection circuit) Detection circuit, 1
45+ is a calculation circuit for the position and magnitude of double error, (46
1 is an error correction circuit, ft? ) is a comparison circuit that determines whether a flag is attached to the position of the error when a double error is detected;
9 is a triple erasure size calculation circuit, C50+ is a memory circuit that stores data corrected as a triple erasure, (5υ
(52) is a confirmation circuit for the triple erasure correction operation, and (52) is a control circuit that controls each of the above circuits.

第９図は本発明による上記Ｃ１復号器の復号動作のフロ
ーチャートであり、第１Ｏ図は本発明による上記Ｃ２復
号器の復号動作のフローチャートである。FIG. 9 is a flowchart of the decoding operation of the C1 decoder according to the present invention, and FIG. 1O is a flowchart of the decoding operation of the C2 decoder according to the present invention.

次に動作について第６図、第７図、第８図。Next, the operation is shown in FIGS. 6, 7, and 8.

＠９図および第１Ｏ図を参照しながら説明する。This will be explained with reference to Figure @9 and Figure 1O.

符号Ｃ１，Ｃ２としては前述のようにガロア体ＧＦ　（
２”ｌ上における＋３２．２８．５＋　リード・ソロモ
ン符号および（２８，２４，５１１Ｊ−ド・ソロモン符
号を用いた場合を例にとって説明する。符号Ｃ１，Ｃ２
とも最小距離αは５であるのでＣ１復号器では１重誤り
および２重誤りは訂正するものとし、２重以上の誤りを
検出した場合にはそのブロックに消失情報（フラグ）を
付加する１２重誤りの場合は誤りを訂正しかつフラグを
付４加する）。Ｃ２復号器では上記消失情報を用いてＣ
，復号器で見逃されたＮｅ個以下の誤りと上記消失情報
の付加されたＮｘｉ固以下の誤りが訂正され、訂正能力
を超える誤りのうち検出できるものにはそのブロックに
フラグを付加し、Ｃ２復号器における検出情報とする。As mentioned above, the symbols C1 and C2 are Galois field GF (
An example will be explained using a +32.28.5+ Reed-Solomon code and a (28,24,511J-de-Solomon code) on 2"l. Codes C1, C2
In both cases, the minimum distance α is 5, so the C1 decoder corrects single and double errors, and when it detects double or more errors, it adds erasure information (flag) to the block. If there is an error, correct the error and add a flag). The C2 decoder uses the above erasure information to
, Ne errors missed by the decoder and Nxi errors to which the above erasure information was added are corrected, and for errors that exceed the correction ability that can be detected, a flag is added to the block, and C2 This is the detection information in the decoder.

ただし、Ｎｅ、Ｎｘは ２　（Ｎｘ＋Ｎｅｔ　＋１≦５・・・・・・・・・・・
・・・−・・・・・・・・・・・・・・・・・・・・・
・・　＠を満足する整数であり６本発明においてはＮｘ
。However, Ne and Nx are 2 (Nx+Net +1≦5...
・・・－・・・・・・・・・・・・・・・・・・・・・
... is an integer that satisfies @, and in the present invention, Nx
.

Ｎｅの組み合せとしては （１）　Ｎｘ＝２．Ｎｅ＝０１消失情報の付加された２
個以下の誤りを訂正する） （ｉｉＪ　Ｎｘ＝１．Ｎｅ＝＝１　（消失情報の付加さ
れたｉ＋ｉの誤りとＣ１復号器で見逃された１個の誤り
を訂正する） （Ｉｉｉ）　Ｎｘ＝０．Ｎｅ＝２　（Ｃ１復号器で見逃
された２個以下の誤りを訂正する） について考える。The combination of Ne is (1) Nx=2. Ne=01 2 with added loss information
) (iiJ Nx=1.Ne==1 (Correct i+i errors with erasure information added and one error missed by the C1 decoder) (Iii) Nx=0 Consider .Ne=2 (correcting two or fewer errors missed by the C1 decoder).

まず＋Ｃ１復号器内の動作について説明する。First, the operation inside the +C1 decoder will be explained.

入力端子（υより３２シンボル（２８シンボルが情報部
であり、残りの４シンボルが検査部である）の１ブロツ
クのデータが入力し、記憶回路−とシンドローム演算回
路（２）へ入力する。シンドローム演算回路（支）では
上記３２シンボル）ｒ　＝＝；（ｒｏ、ｒｒ＋　ｒ２°
１°＋’ｌｏ、’ｌｌｌ　＋＋＋＋＋＋＋＋ｌｌ＋＋＋
＋＋＋＋＋＋＋°Ｅｌｌ罠よって１次式のとおりシンド
ローム５ＬＳ１＋８ｘ、Ｓ＝を計算する。One block of data of 32 symbols (28 symbols are the information part and the remaining 4 symbols are the inspection part) is input from the input terminal (υ) and input to the storage circuit and the syndrome calculation circuit (2).Syndrome In the arithmetic circuit (support), the above 32 symbols) r ==; (ro, rr + r2°
1°+'lo,'llll +++++++++ll+++
++++++++°Ell Trap According to the linear equation, calculate the syndrome 5LS1+8x, S=.

Ｓ０＝Σｒ１・・−・・・−・−・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・−・・・・・　（至）ｍＯ １ Ｓ０＝Σｒ１・αｉ・・・・・・・・・・・−・・−・
・・・・・・・・・・・・−・・・・・・・・・・−・
・・・・・　（２５）−〇 Ｓ２−Σｒｉ・（Ｃ１）２・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・　団）１雪Ｏ ８，＝　ΣｒＨ・（α１戸・−・・・・・・・・・・・
・・・・・・・−・・・・・・・・・・・・・・・・・
・・・　万−０ 但し。S0=Σr1・・−・−・−・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・−・・・・・・ (To) mO 1 S0=Σr1・αi・・・・・・・・・・・・・−・・−・
・・・・・・・・・・・・－・・・・・・・・・・・・－・
・・・・・・ (25)−〇S2−Σri・(C1)2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ Group) 1 snow O 8,= ΣrH・(α1 house・−・・・・・・・・・・・・・
・・・・・・・・・－・・・・・・・・・・・・・・・・・・
... 10,000-0 However.

ｒｉ　ｇ　（０，Ｃ１）（０≦１≦３１，０≦ｊ≦２５
４）・・・・・・・・−・・・　（ハ）８１（０，αｒ
）　Ｃｏ≦に≦３．０≦；≦２５４）・・・・・・・・
−・・・・・　（支）であり、αはガロア体ＧＦ（２８
１上の根である。ri g (0, C1) (0≦1≦31, 0≦j≦25
4)・・・・・・・・・・・・(c)81(0, αr
) Co≦≦3.0≦;≦254)・・・・・・・・・
-... (branch), and α is Galois field GF (28
It is the root above 1.

上５己シンドロームＳｏ、　Ｓｔ、　８２．８８　（Ｆ
ｉ　（０，αｉｌ　（０≦ｉ≦２５４１１を入力として
、誤りなし検出回路（支）では、シンドローム８０．Ｓ
ｌ、　８２．　Ｓ−がすべて０かどうかを判定する。シ
ンドロームＳＯ＋　８１＋　８２＋　８ｓがすべてＯで
あれば誤りが発生していなかったと判定し、そうでなけ
れば１重以上の誤りが発生していたと判定する。Upper 5 self syndrome So, St, 82.88 (F
i (0, αil (0≦i≦25411 as input), in the error-free detection circuit (support), syndrome 80.S
l, 82. Determine whether S- is all 0. If all of the syndromes SO+ 81+ 82+ 8s are O, it is determined that no error has occurred, and if not, it is determined that one or more errors have occurred.

誤りなし検出回路（支）で、誤りが発生していなかった
と判定した場合には、誤り訂正回路図では訂正動作なせ
ずに記憶回路□□□から入力データ３２シンボルのうち
情報部２８シンボルをそのまま出力端子＋２６ｂｌへ出
力する。If the error-free detection circuit (support) determines that no error has occurred, the error correction circuit directly outputs 28 symbols of the information part of the 32 symbols of input data from the storage circuit without performing any correction operation. Output to output terminal +26bl.

誤りなし検出回路（２）で１重以上の誤りが発生してい
たと判定した場合には、１重誤り検出回路側で１重誤り
かどうかを判定する動作をおこなう。シンドローム８Ｇ
、Ｓｌ、Ｓ２．Ｓ、を入力として。When the error-free detection circuit (2) determines that one or more errors have occurred, the single error detection circuit performs an operation to determine whether a single error has occurred. Syndrome 8G
, Sl, S2. S, as input.

１重誤り検出回路（至）では ８０＼０．Ｓ１＼０．Ｓ２＼０．Ｓ、＼０カ１つ Ｓ＋／Ｓｏ　＝８２／Ｓ　１　＝８−／８２が満足され
ているかどうかを判定する。上記の条件が満足されてい
れば、１重誤りが発生していたと判定する。The single error detection circuit (up to) is 80\0. S1\0. S2\0. It is determined whether S, \0, S+/So = 82/S 1 = 8-/82 is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.

上記の条件が満足されていなければ、２重以上の誤りが
発生していたと判定する。If the above conditions are not satisfied, it is determined that two or more errors have occurred.

１重誤り検出回路（３０）で１重誤りが発生していたと
判定した場合には、１重誤りの位置と大きさの演算回路
−で（８）式および（９）式によって誤りの位置αＸと
大きさｅｘを計算する。但し、ｅｘＥ（αす、（ｏ≦ｉ
≦３１１であり、ｅｘＥ（α’１１（０≦ｉ≦２５４）
である。Ｃ，復号器（２）への入力データ３２シンボル
および誤りパターンを多項式で表現するとそれぞれ ｒ（Ｘｌ”＝ΣｒｉＸｉ・・・・・・・・・・・・・−
・・・・・・・・−・・・・・・・・・・・・・・・・
・　（至）トＯ ｅ　（Ｘｉ　＝　ｅｘＸＸ・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・　３１１と書けるから、誤り訂正回
路（財）ではＣ（Ｘ１分ΣＣ＋）（ｉ＝ｒｌＸｌ■ｅ（
ＸＩ・・・・・・・・・・・・・・・・・・　国−〇 によって誤りを訂正しく■は２を法とする加算である）
・情報部２８シンボルを出力端子（２６ｂ）へ出力する
。同時にフラグ発生回路□□□では上記あシンボルに対
応したフラグをリセットして出力端子（２６ａ）へ出力
する◎ ２重誤り検出回路図で２亀誤りが検出された場合には２
重誤りの位置と大きさの演算回路（２）で例えば下記の
ように位置αＸ−αｙ（Ｃ８，αｙＥ（αす。If the single error detection circuit (30) determines that a single error has occurred, the position and magnitude calculation circuit for the single error calculates the error position αX using equations (8) and (9). and calculate the size ex. However, exE(αs, (o≦i
≦311, exE(α'11 (0≦i≦254)
It is. C, the 32 symbols of input data to the decoder (2) and the error pattern are expressed as polynomials, respectively r(Xl”=ΣriXi・・・・・・・・・・・・・−
・・・・・・・・・－・・・・・・・・・・・・・・・・・・
・ (To) O e (Xi = exXX・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・ Since it can be written as 311, in the error correction circuit, C(X1minΣC+)(i=rlXl■e(
XI・・・・・・・・・・・・・・・ Country-Correct the error by 〇■ is addition modulo 2)
- Output the information section 28 symbols to the output terminal (26b). At the same time, the flag generation circuit □□□ resets the flag corresponding to the above A symbol and outputs it to the output terminal (26a). ◎ If a double error is detected in the double error detection circuit diagram,
The position and magnitude calculation circuit (2) of the heavy error calculates the position αX-αy(C8, αyE(α), for example, as shown below.

０≦ｉ≦３１１と大きさｅｘ、ｅｙｌｅｘ、ｅｙＦ３（
αＱ、０≦６２５４１を算出する。0≦i≦311 and the size ex, eylex, eyF3(
Calculate αQ, 0≦62541.

位置ｎｚ　、ｅｙについては例えはチーンサーチ（Ｃｈ
ｉｅｎ　５ｅａｒｃｈ）と呼ばｔＬ　ル方法（：　ヨッ
”ｃなるｆ　（ＸｌへαＯ１αｌ、α２・・・、α＄１
を代入していってｆ（Ｘｌ＝０・・・・・・・・・・・
・・・・・・・・−・・・・・・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・・・　（財）を
満足する２＠αＸ、ｅｙを求める。上記２根αＸα、が
求まったとき、２重誤りが検出され々とじてもよい。上
記２根α１ｑ、アが求まればｅｙ　＝＝　８６　＋　ｅ
ｘ　　・・・・・・・・・・・・−・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・（至）によって大きさｅｚｇｅｙが求められる
　（演算はいずれもガロア体における演算）。For the positions nz and ey, for example, Chin search (Ch.
ieen 5earch) called tL le method (: yo "c na f (Xl to αO1αl, α2..., α$1
Substituting f(Xl=0...
・・・・・・・・・−・・・・・・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・ Find 2@αX, ey that satisfies (goods). When the above-mentioned double root αXα is determined, a double error may be detected and stopped. If the above two roots α1q and a are found, ey == 86 + e
x ・・・・・・・・・・・・−・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
The size ezgey is found by (to) (all operations are in the Galois field).

Ｃ１復号器（ハ）への入力データ３２シンボルおよび誤
りパターンを多項式で表視すると ｒ’Ｘ）””　；Ｚｏ　ｒ　ｉＸ’　　・・・・・・・
・・・・・・・・・・・・・・・・−・・・・・・・・
・・・中　　（ｅ（Ｘｌ＝　ｅｚＸＸ＋ｅｙＸＹ・・・
・・・・・−・・・・・・・・・・・・・・・・・・・
・・・・・・・・　（至）と書けるので、誤り訂正回路
例では ｃ＋ｘｔ傘、ｚｏＣ，ｘｔ ＝ｒ（Ｘｌ■ｅ　（Ｘ）・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・・・　（至）
によって誤り訂正しく■は２を法とする加算である）、
情報部２８シンボルを出力端子（２６ｂ）へ出力する。When the 32 symbols of input data to the C1 decoder (c) and the error pattern are expressed as a polynomial, r'X)""; Zo r iX' ・・・・・・・・・
・・・・・・・・・・・・・・・・－・・・・・・・・・・
... Medium (e(Xl= ezXX+eyXY...
・・・・・・－・・・・・・・・・・・・・・・・・・
・・・・・・・・・ (to) can be written, so in the error correction circuit example, c+xt umbrella, zoC, xt = r(Xl■e (X)・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・・・・ (To)
The error is corrected by (■ is addition modulo 2),
The information section 28 symbols are output to the output terminal (26b).

と同時にこの場合にはフラグ発生回路（へ）では上記２
８シンボルに対してフラグをたて出力端子（２６ａ）へ
出力する。At the same time, in this case, the flag generation circuit (to)
A flag is set for 8 symbols and output to the output terminal (26a).

最後に、シンドロームＳｏｎ　８１＋　８２．Ｓａのう
ち０でないものが少なくとも１つありかつ１重誤りでも
２本誤りでもない場合には誤り訂正回路（至）では誤り
訂正動作なせず、情報部２８シンボルをそのまま出力端
子（２６ｂ）へ出力し、同時にフラグ発生回路（ト）で
は打止不能な誤りが検出されたとして上記２８シンボル
に対応してフラグ（Ｃｌフラグ）をたて消失情報として
出力端子（２６ａ％出力する。Finally, syndrome Son 81+ 82. If at least one of Sa is not 0 and it is neither a single error nor a double error, the error correction circuit (to) does not perform error correction operation and outputs the 28 symbols of the information part as is to the output terminal (26b). However, at the same time, the flag generating circuit (G) detects an unstoppable error and sets a flag (Cl flag) corresponding to the above 28 symbols, and outputs it as erasure information to an output terminal (26a%).

以上のようにしてＣ１復号器（２）で３２シンボルデー
タから情報部２８シンボルが復号され、同時に消失情報
も付加される。As described above, the C1 decoder (2) decodes 28 symbols of the information part from 32 symbol data, and at the same time, erasure information is added.

このようにＣ１復号器（２）で復号されたデータはデ・
インターリーブ回路（至）へ人力し、ここで各シンボル
が遅延され、バースト誤りはランダム誤りに変換される
。In this way, the data decoded by the C1 decoder (2) is decoded by the C1 decoder (2).
An interleaving circuit (to) where each symbol is delayed and burst errors are converted to random errors.

最後にＣ２復号器（ハ）の動作について説明する。Finally, the operation of the C2 decoder (c) will be explained.

入力端子（３７ａ）よりＣ１復号器で得た消失情報（Ｃ
ｌフラグ）が入力し、Ｃ１フラグがたっている位置とそ
の開数が記憶回路間へ入力される。入力端子（３７ｂ）
よりデ・インターリーブされた銘シンボル（２４シンボ
ルが情報部であり、残り４シンボルが検査部である）を
１ブロツクとするデータが入力し、記憶回路３９）とシ
ンドローム演算回路（軸へ入力する。Erasure information (C
C1 flag) is input, and the position where the C1 flag is set and its numerical value are input between the memory circuits. Input terminal (37b)
Data containing 1 block of de-interleaved signature symbols (24 symbols are the information part and the remaining 4 symbols are the inspection part) is input, and is input to the storage circuit 39) and the syndrome calculation circuit (axis).

シンドローム演算回路（幻では上記２８シンボル１ｒ−
＝　（ｒＣｈ　ｒｌ＊　ｒｚ、・・・、　ｒｚ７）・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・　　（ａによって１次式のとおりシンドロ
ームＳ。、Ｓｌ。Syndrome calculation circuit (in illusion, the above 28 symbols 1r-
= (rCh rl* rz,..., rz7)...
・・・・・・・・・・・・・・・・・・・・・・・・
...... (by a, the syndrome S., Sl.

８２　ｅ　８３を計算する＠ ８ｏ＝　Σ　ｒｌ・・・・・・・・・・・・・・−・・
・・・・・・・・−・・・・・・・・・・・・・・・・
・・・・・・・・　＋４１１−Ｏ ８！＝　Σ　ｒｉ・α冨・・・・・・・・・・・・・・
・・・・・・・・・・・・−・・・・・・・・・・・・
・・・・・・　（４ｚｉ＝Ｏ ８２＝、Σ　ｒｉ・（αす２　・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・　　（４３１鳳−０ 但し。82 e Calculate 83 @ 8o= Σ rl・・・・・・・・・・・・・・・・・・
・・・・・・・・・－・・・・・・・・・・・・・・・・・・
・・・・・・・・・ +411-O 8! = Σ ri・αtomi・・・・・・・・・・・・・
・・・・・・・・・・・・－・・・・・・・・・・・・
・・・・・・ (4zi=O 82=, Σ ri・(αsu2 ・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
... (431 Otori-0 However.

ｒＨＥ　（０，α！ｌ　（０≦ｉ≦２７．０≦ｊ≦２５
４）８ｋＢ（０，αｊ）（０≦に≦３．０≦ｉ≦２５４
）であり、αはガロア体ＧＦ（２”）上の根である。rHE (0, α!l (0≦i≦27.0≦j≦25
4) 8kB (0, αj) (0≦≦3.0≦i≦254
), and α is the root on the Galois field GF(2”).

上記シンドローム８ｏ、　ｓｌ、　ｓ、、　５３（Ｅｏ
ｏ、αｉｌ。The above syndrome 8o, sl, s, 53 (Eo
o, αil.

（Ｏ≦ｉ≦２５４）ｌを人力として、誤りなし検出回路
１１１ではシンドロームＳｏ、８１．８ｚ、Ｓｓ　カ’
ｆヘテ０かどうかを判定する。シンドロームＳ。、Ｓｌ
、Ｓ。(O≦i≦254) With l being human power, the error-free detection circuit 111 detects the syndrome So, 81.8z, Ss Ka'
Determine whether f is 0. Syndrome S. , Sl
,S.

Ｓ３　が丁べてＯであ五は誤りが発生していなかったと
判定し、そうでなければ、ｌＮ以上の誤りが発生してい
たと利足する。If S3 is 0, it is determined that no error has occurred, and if not, it is determined that an error of lN or more has occurred.

誤りなし検出回路（４］Ｊで誤りが発生していなかった
と判定した場合には、誤り訂正回路（ト）では訂正動作
なせずに記憶回ｇ（支）から入力データおシンボルのう
ち情報部あシンボルをそのまま出力端子（５ｂ）へ出力
する。同時に、フラグ発生回路−でそのブロック（ｌブ
ロックは２４シンボルで構成される）に対応したフラグ
を０にリセットして出力端子（５ａ）へ出力する。If the error-free detection circuit (4) J determines that no error has occurred, the error correction circuit (G) does not perform a correction operation, but reads the information part of the input data and symbols from the memory circuit G (support). The symbol is outputted as it is to the output terminal (5b).At the same time, the flag corresponding to the block (l block consists of 24 symbols) is reset to 0 by the flag generation circuit and outputted to the output terminal (5a). .

誤りなし検出回路（４υで１１以上の誤りが発生してい
たと判定した場合には、ｒｌ誤り検出回路（４２１で１
東誤りかどうかを判定する動作を８こなう。シンドロー
ムＳ。、Ｓ□１８２１８Ｂ　を入力として、１重誤り検
出側＠（転）では ｇ　ｏ　”Ｆ　Ｏ、Ｓ　ｌ’？　０　、８２　”？　０
　、　Ｓ　３　”ｅ　Ｏ力）つ Ｓｔ／Ｓｏ　＝　８２／８１＝　Ｓｓ／Ｓｔが満足され
ているかどうかを利足する。上記の条件が満足されてい
ればＸＺ誤りが発生していたと判定する。上記の条件が
満足されていなければ２１以上の誤りが発生していたと
刊犀する。No error detection circuit (If it is determined that 11 or more errors have occurred at 4υ, the rl error detection circuit (1 at 421)
Perform 8 actions to determine whether or not it is a mistake. Syndrome S. , S□18218B as input, on the single error detection side @(transition), go ``F O, S l'? 0, 82 ''? 0
, S 3 "e O force) St/So = 82/81 = Ss/St is satisfied. If the above conditions are satisfied, it is determined that an XZ error has occurred. If the above conditions were not met, 21 or more errors would have occurred.

１］１誤り検出回路（転）でｒｌ誤りが発生していたと
判定した場合には、１車誤りの位置と大きさの演算回路
（転）で１重誤りの位置αＸと大きさｅｚを（８）式お
よび（９）式でそれぞれ計算する。1] If the single error detection circuit (controller) determines that an rl error has occurred, the position and magnitude calculation circuit (controller) for the single-vehicle error calculates the position αX and magnitude ez of the single error ( Calculate using equations 8) and 9).

但し。however.

である。ＣＺＪ号器に）への入力データ２８シンボル８
よび誤すパターンを多項式で表視するとそれぞれ ｒ（Ｘｌ＝　、Ｘ：ｏｒＨＸ’ ｅ　ｉＸｌ　＝　ｅｘＸＸ と皆けるから、誤り訂正回路囮では ＣＩＸＩ礼Σ。（：：、）（ｉ ＝　ｒ　（Ｘｉ■ｅ　ｆＸｌ・・・・・・・・・・・−
・・・・・・・・・・・・・−・・・−・・・・・・　
（４５）によって誤りを訂正しく■は２を法とする加算
である）、情報部２４シンボルを出力端子（５ｂ）へ出
力する。同時に、フラグ発生回路−で上記２４シンボル
に対応したフラグな０にリセットして出力端子（５ａ）
へ出力する。It is. Input data to CZJ unit) 28 symbols 8
If the call and error patterns are represented as polynomials, we get r(Xl= , e fXl・・・・・・・・・・−
・・・・・・・・・・・・・・・－・・・－・・・・・・
The error is corrected by (45) ((2) is addition modulo 2), and 24 symbols of the information part are output to the output terminal (5b). At the same time, the flag generator circuit resets the flags corresponding to the above 24 symbols to 0 and sends them to the output terminal (5a).
Output to.

２重誤り検出回路（４４１でＣｘ４ｉ号器の場合と同様
にして２亜誤りが検出されたときには曳式、（２）式に
よって誤り位置αＸ　ｌ　ａｙ　　をそれぞれ計算し。When a double error is detected in the double error detection circuit (441) in the same manner as in the case of the Cx4i encoder, the error position αX lay is calculated by the equation (2).

価）式および（至）式によって誤りの大きさｅｚ＋ｅｙ
を計算する。次に、誤りの位置αＸ、αｙにＣｌフラグ
が付加されているかどうかを２重誤りの位置とフラグの
位置との比較回路（４力で調べ、以下のように場合を分
けて復号する。The magnitude of error ez+ey is determined by the equation (value) and (to) equation.
Calculate. Next, whether or not a Cl flag is added to the error positions αX and αy is checked using a comparison circuit (4 forces) between the double error position and the flag position, and the cases are decoded separately as follows.

（１）位置αＸ、αｙの両方に７ラグが付加されている
場合、１ブロツク内のフラグの総数が４以下のときには
Ｃ１復号器と同様にして ＣＴＸ詮ΣＣ，）（ｉ −ｉ！０ ＝、Σｏｒｉ−Ｘｉ■（ｅｘＸＸ　＋ｅｙＸ３’ｌ　・
・−＝・＝・・（８によって誤り訂正回路−で２個の消
失（フラグの付加された誤り）が訂正され（■は２を法
とする加算である）、同時にフラグ発生回路（財）では
上記２４シンボルに対応したフラグな０にリセットする
。(1) When 7 lags are added to both positions αX and αy, and the total number of flags in one block is 4 or less, the CTX is determined as ΣC, ) (i − i!0 = ,Σori−Xi■(exXX +eyX3'l ・
・-=・=... (By 8, the two erasures (errors with flags added) are corrected by the error correction circuit (■ is addition modulo 2), and at the same time, the flag generation circuit (product) Now, reset the flags corresponding to the above 24 symbols to 0.

一方１ブロック内のフラグの総数が５以上のときには誤
り訂正回路（ト）では訂正動作なせず、上記２４シンボ
ルに対応したフラグをたてる。フラグの情報は出力端子
（５ａ）から出力しデータは出力端子（５ｂ）から出力
する。On the other hand, when the total number of flags in one block is 5 or more, the error correction circuit (g) does not perform a correction operation and sets flags corresponding to the 24 symbols. Flag information is output from the output terminal (5a), and data is output from the output terminal (5b).

（１１）　　位置ｆｆ）（、αアのいずれか一方にのみ
フラグが付加されている場合、１ブロツク内のフラグの
総数が３以下のときには、開式によって誤り訂正回路（
４６１で消失１１１ｉ！ｉｌと誤り（見逃し）１１向が
訂正され、同時にフラグ発生回路にでは上記２４シンボ
ルに対応したフラグをリセットする。−万、ｌブロック
内の７ラグの総数が４以上のときには誤り訂正回路（４
６１では訂正動作をせず、上記２４シンボルに対応した
フラグをたてる。(11) If a flag is attached to only one of the positions ff)(, αa, and the total number of flags in one block is 3 or less, the error correction circuit (
111i disappeared in 461! il and 11 errors (misses) are corrected, and at the same time, the flags corresponding to the 24 symbols are reset in the flag generating circuit. - If the total number of 7 lags in a block is 4 or more, the error correction circuit (4
In step 61, no correction operation is performed and flags corresponding to the 24 symbols are set.

フラグの情報は出力端子（５ａ）から出力し・データは
出力端子（５ｂ）から出力する。Flag information is output from the output terminal (5a) and data is output from the output terminal (5b).

６１１）位置αＸ、αｙのいずれにもフラグが付加され
た場合、ｌブロック内のフラグの総数が０あるいは１の
ときは（碕式によって誤り訂正回路嘔で２閾の誤りが訂
正され、同時にフラグ発生回路（４８１では上記２４シ
ンボルに対応したフラグを０にリセットする。611) If a flag is added to both positions α The generation circuit (481) resets the flags corresponding to the 24 symbols to 0.

一方、１ブロック内の７ラグの総数が２および４以上の
ときには、誤り訂正回路Ｉでは訂正動作なせず、上記２
４シンボルに対応したフラグをたてる。フラグの情報は
出力端子（５ａ）から出力し、データは出力端子（５ｂ
）から出力する。On the other hand, when the total number of 7 lags in one block is 2 or 4 or more, the error correction circuit I cannot perform the correction operation, and the above
Set a flag corresponding to 4 symbols. Flag information is output from the output terminal (5a), and data is output from the output terminal (5b).
).

１ブロツク内の７ラグの総数が３のときは３個の消失が
発生したものとみなして一旦、３１消失の大きさ演算回
路（４１でこれらの大きさＥ。When the total number of 7 lags in one block is 3, it is assumed that 3 erasures have occurred, and 31 erasure magnitude calculation circuits (41 calculate these magnitudes E.

Ｅｉ　Ｆｉｋ　（Ｅ（０，αｉＬ　ｔｏ≦ｊ≦２５４）
を消失の位置α１゜αｉ、αｋＴＢ（αｉ）、　（Ｑ≦
ｉ≦３１１とシンドロームを用いて なる式によって計算し、誤り訂正回路（転）で訂正動作
をし、訂正されたデータを記憶回路−に記憶する。次に
、この訂正動作が正しかったかどうかを確認するために
、記憶回路−から訂正されたデータを３重消失訂正動作
の確認回路６Ｄへ入力する。３重消失訂正動作の確認回
路（５１１では先ず、上記の訂正されたデータ１〆＝（
ｙ（，１′１．　ｎ−０−、ｒ２７１より新たに 作が正しかったものとしてフラグ発生回路（４８１では
フラグを０に）セットして出力端子（５ａ）へ出力し、
データは出力端子（５ｂ）へ出力する。シンドロームが
１つでもＯ″′ｃなければ訂正動作が誤っていたものと
みなしてフラグ発生回路咽ではフラグを１にセットして
出力端子（５ａ）へ出力しデータは出力端子（５ｂ）へ
出力する。Ei Fik (E(0, αiL to≦j≦254)
The position of disappearance α1゜αi, αkTB(αi), (Q≦
Calculation is performed using a formula using i≦311 and the syndrome, a correction operation is performed in an error correction circuit (conversion), and the corrected data is stored in a storage circuit. Next, in order to confirm whether this correction operation was correct, the corrected data from the memory circuit is inputted to the triple erasure correction operation confirmation circuit 6D. Confirmation circuit for triple erasure correction operation (511 first checks the above corrected data 1=(
y(,1'1. n-0-, r271 indicates that the new production is correct, sets the flag to 0 in the flag generation circuit (481), and outputs it to the output terminal (5a).
Data is output to the output terminal (5b). If even one syndrome is O'''c, it is assumed that the correction operation was incorrect, and the flag is set to 1 in the flag generation circuit and output to the output terminal (5a), and the data is output to the output terminal (5b). do.

さらに、シンドロームＳｏ、　Ｓｌ、　Ｓ２．　Ｓ、の
うち０でないものが少なくとも１つありしかも１重誤り
でも２重誤りでもないと判定しかっ１ブロツク内のフラ
グの総数が３でない場合には誤り訂正回路（鉛では訂正
動作をせずにデータをそのまま出力端子（５ｂ）へ出方
する。同時に、フラグ発生回路囮では訂正不能な誤りが
検出されたとして情報部２４シンボルに対応してフラグ
をたて（１にセットして）、出方端子（５ａ）へ出力Ｔ
る。Furthermore, syndromes So, Sl, S2. It is determined that there is at least one non-zero value in S, and it is neither a single error nor a double error.If the total number of flags in one block is not 3, the error correction circuit (lead does not perform a correction operation) The data is output as is to the output terminal (5b).At the same time, the flag generation circuit decoy detects an uncorrectable error and sets a flag (sets it to 1) corresponding to the information part 24 symbol. Output T to terminal (5a)
Ru.

シンドＣ’　　ｌｈ　Ｓｏ、　ｓｌ、　ｓ、、　ｓ、　
０）うち０テナイものが少なくとも１つありしかも１重
誤りでも２重誤りでもないと刊足し、かつフラグの総数
が３のときには、上記３重消失の復号と全く同様にして
復号動作をおこなう。Sindh C' lh So, sl, s,, s,
0) If there is at least one 0-ten error and there is neither a single error nor a double error, and the total number of flags is 3, the decoding operation is performed in exactly the same way as the triple erasure decoding described above.

以上のように入力端子山より人力した諺シンボルぶんの
データがＣ１復号器（ハ）で復号され、消失情報を付加
され、ヂ・インタリープ回路例でデ・インタリーブされ
、Ｃ２復号器島では上ＧＵ、消失情報をオリ用して３シ
ンボルぶんのデータを復号する。As described above, the data of the proverbial symbol manually generated from the input terminal mountain is decoded by the C1 decoder (c), erasure information is added, de-interleaved by the di-interleaving circuit example, and the C2 decoder island decodes the data from the upper GUI. , decodes three symbols worth of data using the erasure information.

このような復号動作を繰り返して次々とすべて人力デー
タを復号する。This decoding operation is repeated to decode all the manual data one after another.

（２８）上の（３２，２８，５）　！ノード・ンロモン
符号を用い、Ｃ２符号としてガロア体ＯＦ　（２つ上の
（２８，２４５）リード・ンロモン符号を用いた場合を
示したが＋Ｃ１，ｃ、符号としてはそれぞれ任意の線形
符号でもよい。(28) Above (32,28,5)! A case is shown in which a Node-Nromon code is used and a Galois field OF (two higher (28,245) Reed-Nromon code is used as the C2 code, but +C1, c and any linear code may be used as the code.

以上のように１本発明にょれｌ”［：Ｃｔ復号器で１重
誤りおよび２重誤りを訂正しかつ２重以上の誤りがある
場合には消失情報（フラグ）を付加し、Ｃ２復号器では
上記消失情報を利用して２重の誤りまで訂正するように
構成したので、誤りを検出する確率のベキ乗の最小項が
ＰＬｏに比例し、誤りを見逃丁確率のベキ乗の最小項が
ｐ　Ａ　１に比例し一性能が大幅に向上するという効果
がある。As described above, the present invention corrects single errors and double errors in the Ct decoder, adds erasure information (flag) when there are more than two errors, and adds erasure information (flag) to the C2 decoder. Now, since the configuration is configured to correct even double errors using the above erasure information, the minimum term of the power of the probability of detecting an error is proportional to PLo, and the minimum term of the power of the probability of missing an error is is proportional to p A 1, which has the effect of significantly improving performance.

【図面の簡単な説明】[Brief explanation of the drawing]

、１−１図は従来の復号化装置の構成図、矛２図は従来
におけるｃｌ復号器の構成図、矛３図は従来におけるＣ
２復号器のｌ＃構成図矛４図は従来におけるＣ１復号器
の復号動作のフローチャート。 矛５図は従来におけるＣ２復号器の復号動作のフローチ
ャート、矛６図は本発明の復号化装置の構成図、１・７
図は本発明の特徴をなすｃｌ復号器の構成図、矛８図は
本発明の特徴をなすＣ２復号器の構成図、矛９図は本発
明の特徴をな丁ｃｌ復号器の復号動作のフローチャート
、矛１ｏ図は本発明の特徴をなすＣ２復号器の復号動作
のフローチャートである。 図中・ｆｉ＋は復号化装置への入力端子、（２）は従来
のＣ１復号器、（３）はデ・インターリーブ回路。 （４）は従来のＣ２復号器・（５ａ）はフラグ（誤り検
出情報）の出力端子、（５ｂ）は復号データの出力端子
。 （６）は従来のＣ１復号器における復号データの出力端
子、（７）は人力データの記憶回路、（８）は誤り訂正
回路、（９）はシンドローム演算回路、　（ＩＱ＋は誤
りなし検出回路、αＤは１重誤り検出回路、　（１２＋
は１重誤りの位置と大きさの演算回路、　Ｃ３１は制絢
回路、０引ま従来のＣ２復号器における入力端子、Ｃ５
）は入力データの記憶回路、Ｃ６）は誤り訂正回路。 面はシンドローム演算回路、αＱは誤りなし検出回路２
日は１重誤り検出回路、圓は１重誤りの位置と大きさの
演算回路、３υはフラグ（誤り検出情＊）発生回路、（
支）は制御回路、（ハ）は本発明の特徴をなすＣ１復号
器、（２４１はデ・インターＩＪ　−プ回路、内は本発
明のＣ２復号器、　（２６ａ）はフラグ（消失情報）の
出力端子、　（２６ｂ）は復号データの出力端子、＠は
記憶回路、＠はシンドローム演算回路、＠は誤りなし検
出回路、ａｌｌは１恵誤り検出回路、ＳυはｌＮ誤りの
位置と大きさの演算回路、Ｃ１２１は２重誤りの検出回
路、（至）は２車誤りの位置と大きさの演算回路１３４
１は誤り訂正回路。 ω）はフラグ（消失情報）発生回路、　Ｃ％ｌは制御回
路、　（３７ａ）は本発明の特徴をなすＣ２復号器にお
けるフラグ（消失情報）の入力端子、　（３７ｂ）はデ
ータの入力端子、（支）は消失情報（位置と個数）を記
憶しまた新たに皆変えるための記憶回路、鴎はデータの
記憶回路、　ｔ４ｔＪ）はシンドローム演算回路、（財
）は誤りなし検出回路、　＋４２１は１重誤り検出回路
、（転）は１亀誤りの位置と大きさの演算回路。 （財）は２重誤り検出回路、（句は２車誤りの位置と大
きさの演再回路、嘔は誤り訂正回路、（資）は２Ｎ誤り
の位置にフラグが付加されているかと己かを調べるため
の２重誤りの位置とフラグの代置との比較回路、囮はフ
ラグ発生回路、（ａは３重消失の大きさ演算回路、ωは
記憶回路、５１１！Ｉ；３重消失訂正動作の確認回路、
■は上記の回−を制御ｔｌする制御回路である。 なお１図中同一あるいは相当部分には同−省号を付して
示しである。 代理人　葛　野　信　− 第１図 鴇　　　　　　　　　　　　　　　　　　　−第４図 第６図 第９図 第１頁の続き ０発　明　者　石田雅之 長岡京市馬場図所１番地三菱電 機株式会社電子商品開発研究所 内 ０発　明　者　菅野宏 長岡京市馬場図所１番地三菱電 機株式会社電子商品開発研究所 内 ２５４−, 1-1 is a block diagram of a conventional decoding device, Figure 2 is a block diagram of a conventional CL decoder, and Figure 3 is a block diagram of a conventional CL decoder.
Figure 4 is a flowchart of the decoding operation of the conventional C1 decoder. Figure 5 is a flowchart of the decoding operation of a conventional C2 decoder, Figure 6 is a block diagram of the decoding device of the present invention, 1 and 7.
Figure 8 is a block diagram of a C2 decoder that is a feature of the present invention, Figure 8 is a configuration diagram of a C2 decoder that is a feature of the present invention, and Figure 9 is a block diagram of a C2 decoder that is a feature of the present invention. Flowchart: Figure 1o is a flowchart of the decoding operation of the C2 decoder, which is a feature of the present invention. In the figure, fi+ is an input terminal to the decoding device, (2) is a conventional C1 decoder, and (3) is a de-interleave circuit. (4) is a conventional C2 decoder, (5a) is an output terminal for a flag (error detection information), and (5b) is an output terminal for decoded data. (6) is the decoded data output terminal in the conventional C1 decoder, (7) is the human data storage circuit, (8) is the error correction circuit, (9) is the syndrome calculation circuit, (IQ+ is the error-free detection circuit, αD is a single error detection circuit, (12+
is a calculation circuit for the position and magnitude of a single error, C31 is a control circuit, 0-subtraction is an input terminal in a conventional C2 decoder, and C5 is
) is an input data storage circuit, and C6) is an error correction circuit. The surface is the syndrome calculation circuit, and αQ is the error detection circuit 2.
Day is a single error detection circuit, Circle is a calculation circuit for the position and size of a single error, 3υ is a flag (error detection information *) generation circuit, (
241 is a de-inter IJ-pu circuit, 241 is a C2 decoder of the present invention, (26a) is a flag (erasure information) Output terminal, (26b) is the decoded data output terminal, @ is the storage circuit, @ is the syndrome calculation circuit, @ is the error-free detection circuit, all is the 1 error detection circuit, Sυ is the calculation of the position and size of the lN error. Circuit, C121 is a double error detection circuit, (to) is a calculation circuit 134 for the position and size of a double error.
1 is an error correction circuit. ω) is a flag (erasure information) generation circuit, C%l is a control circuit, (37a) is a flag (erasure information) input terminal in the C2 decoder that is a feature of the present invention, (37b) is a data input terminal, (branch) is a memory circuit for storing lost information (position and number) and changing it all again, ``Koji'' is a data memory circuit, t4tJ) is a syndrome calculation circuit, (foundation) is a no-error detection circuit, +421 is 1 Multiple error detection circuit, (roll) is a calculation circuit for the position and size of a single error. (Foundation) is a double error detection circuit. A comparison circuit between the position of the double error and the substitution of the flag to check the flag, the decoy is the flag generation circuit, (a is the triple erasure magnitude calculation circuit, ω is the memory circuit, 511!I; triple erasure correction Operation confirmation circuit,
(2) is a control circuit that controls the above circuit. In addition, the same or equivalent parts in Figure 1 are indicated with the same ministry name. Agent Makoto Kuzuno - Figure 1 Toshi - Figure 4 Figure 6 Figure 9 Continued from Figure 1 Page 0 Inventor Masayuki Ishida Mitsubishi Electric Corporation Electronic Product Development Laboratory, 1 Babazusho, Nagaokakyo City 0 Inventor Person: Hiroshi Kanno 254- Mitsubishi Electric Corporation Electronic Product Development Laboratory, 1 Babazusho, Nagaokakyo City

Claims (1)

【特許請求の範囲】[Claims] 誤り検出および誤り訂正の機能をもつ矛１の復号器と、
矛１の復号器の出力データをデ・インターリーブ回路お
よび誤り検出ｇよび誤り訂正の機能をもつ矛２の復号器
とから成る復号化装置において、上記矛ｌの復号器には
誤りを訂正するとともに誤りを検出した場合にはデータ
にフラグを付加して消失情報とする回路を備え上記矛２
の復号器には２蘭の誤りまでを訂正する機能を有し、復
号器が１個の誤りと判定した場合にはこれを訂正し、２
１ｆｉ！ｉｔの誤りと判定した場合には２個の誤りにフ
ラグが付いているかどうかを判別し、２１１ｉ！ｉｌの
誤りの内方にフラグが付いているときはフラグの総数が
４以下であればこの誤りを訂正し、５以上であれば誤り
検出の処理をし、２１固の誤りのうちどちらか一万のみ
にフラグが付いているときはフラグの総数が３以下であ
ればこの誤りを訂正し、４以上であれば誤り検出の処理
をし、２個の誤りのいずれにもフラグが付いていないと
きはフラグの総数が１以下であればこの誤りを訂正し、
フラグの総数が３であれば３蘭の消失が発生していたも
のとみなして復号動作をおこない、フラグの総数が２あ
るいは４以上のときには誤り検出の処理をし、復号器が
３１固以上の誤りと判定した場合にはフラグの総数が３
であれば、上記と同様に３個の消失として復号処理し、
それ以外の場合には誤り検出の処理を行う機能回路を備
えたことを特徴とする復号化装置。a decoder with error detection and error correction functions;
In a decoding device consisting of a de-interleave circuit and a decoder 2 which has the functions of error detection and error correction, the output data of the decoder No. 1 is processed. If an error is detected, it is equipped with a circuit that adds a flag to the data and uses it as erasure information.
The decoder has a function to correct up to 2 errors, and when the decoder determines that there is only one error, it corrects it, and
1fi! If it is determined that it is an error, it is determined whether the two errors are flagged, and 211i! When a flag is attached inside an error in il, if the total number of flags is 4 or less, this error is corrected, and if it is 5 or more, error detection processing is performed, and one of the 21 errors is detected. If only 1,000 is flagged, this error is corrected if the total number of flags is 3 or less, and if it is 4 or more, error detection processing is performed, and neither of the two errors is flagged. In this case, if the total number of flags is less than or equal to 1, correct this error,
If the total number of flags is 3, it is assumed that 3-random erasure has occurred and the decoding operation is performed. If the total number of flags is 2 or 4 or more, error detection processing is performed and the decoder If it is determined to be an error, the total number of flags will be 3.
If so, perform decoding processing as 3 erasures in the same way as above,
A decoding device characterized by comprising a functional circuit that performs error detection processing in other cases.