JPS58171145A - Decoding device - Google Patents
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- JPS58171145A JPS58171145A JP5421782A JP5421782A JPS58171145A JP S58171145 A JPS58171145 A JP S58171145A JP 5421782 A JP5421782 A JP 5421782A JP 5421782 A JP5421782 A JP 5421782A JP S58171145 A JPS58171145 A JP S58171145A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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Abstract
Description
【発明の詳細な説明】 本発明はディジタル清報の復号化装置に係り。[Detailed description of the invention] The present invention relates to a decoding device for digital information.
特にディジタル情報の誤り訂正機能および誤り検出機能
をもつ符号の復号化装置の改良に関するものである。In particular, the present invention relates to an improvement in a code decoding device having an error correction function and an error detection function for digital information.
従来この種の装置として矛1図、牙2図、矛3図、第1
4図および第5図に示すものがあった。Conventionally, this type of device includes 1 figure, 2 figures, 3 figures, and 1 figure.
There were those shown in Figures 4 and 5.
矛1図において(1)は復号化装置への入力端子。In Figure 1, (1) is the input terminal to the decoding device.
(2)は矛lの復号器(以後C1復号器と呼ぶ) 、
f3+はデ・インターリーブ回路(遅延回路)、(4)
は矛2の復号器(以後C1復号器と呼ぶ) 、 (5a
)、(5b)はそれぞれ復号化装置のフラグ(検出情報
)とデータの出力端子である。(2) is a C1 decoder (hereinafter referred to as C1 decoder),
f3+ is a de-interleave circuit (delay circuit), (4)
is the decoder of spear 2 (hereinafter referred to as C1 decoder), (5a
) and (5b) are flag (detection information) and data output terminals of the decoding device, respectively.
矛2図はC1復号器の構成図を示したものであり1図中
、(6)は上記C1復号器の出力端子、(7)は記憶回
路、(8)は誤り訂正回路、(9)はシンドローム演算
回路、uO)は誤りなし検出回路、 ullは1重誤り
であることを検出する回路、α力は11誤りの位置と大
きさを演算する回路、(131は上記回路を制御する制
御回路である。Figure 2 shows the configuration of the C1 decoder. In Figure 1, (6) is the output terminal of the C1 decoder, (7) is the storage circuit, (8) is the error correction circuit, and (9) is the output terminal of the C1 decoder. is a syndrome calculation circuit, uO) is a no-error detection circuit, ULL is a circuit that detects a single error, α power is a circuit that calculates the position and magnitude of 11 errors, (131 is a control that controls the above circuit) It is a circuit.
矛3図は従来の02復号器の構成図を示したものであり
1図に8いて圓はC2復号器への入力端子、05)は人
力データの記憶回路、uO)は誤り訂正回路、aηはシ
ンドローム演算回路・081は誤りなし検出回路、u9
)は1 fiL””誤りを検出する回路、t2[1は1
重誤りの位置と大きさを演算する回路、 +211はフ
ラグを発生する回路、囚は上記各回路を制御する制御回
路である。Figure 3 shows a configuration diagram of a conventional 02 decoder. is the syndrome calculation circuit, 081 is the error detection circuit, u9
) is 1 fiL"" error detection circuit, t2[1 is 1
211 is a circuit that calculates the position and size of a serious error; 211 is a circuit that generates a flag; and 211 is a control circuit that controls each of the above circuits.
矛4図は従来のC1復号器の復号動作の70−チャート
であり、矛5図は従来のC2復号器の復号動作のフロー
チャートである。Figure 4 is a 70-chart of the decoding operation of the conventional C1 decoder, and Figure 5 is a flowchart of the decoding operation of the conventional C2 decoder.
次に動作について矛1図、矛2図、矛3図。Next, the movements are shown in Figure 1, Figure 2, and Figure 3.
矛4図8よび矛5図を参照しながら説明する。This will be explained with reference to Figures 4 and 5.
符号C1,C,としてはガロア体UF(2’)上におけ
る(32.28.5 )リード・ンロモン符号gよび(
28゜24、5 ) リード・ンロモン符号をそれぞれ
用いた場合を例にとって説明する。C1復号器、C2復
号器ではそれぞれC,、C2を復号する。内符号とも最
小距AIttは5であるので2シンボル誤り(lシンボ
ルは8ビツトで朽成される)まで訂正可能であるが、見
逃し誤りとなる割合を減じるためにcl、 C,復号器
ではいずれも1シンボル誤りのみ訂正するものとする。The codes C1 and C are (32.28.5) Reid-Nromon codes g and (
28°24,5) An example will be explained in which Reed-Nromon codes are used. The C1 decoder and C2 decoder decode C, C2, respectively. Since the minimum distance AItt for both inner codes is 5, it is possible to correct up to 2 symbol errors (l symbol is corrupted by 8 bits), but in order to reduce the rate of missed errors, cl, C, and decoders It is also assumed that only one symbol error is corrected.
通信路あるいは磁気記録その他の記録媒体において誤り
が混入したデータ32シンボルが入力端子(1)からC
1復号器(2)へ人力する。C1復号器(2)では、入
力データ32シンボルのうち1シンボル誤りがあれはこ
れを訂正して情報部28シンボル(32シンボルのうち
、28シンボルが情報部、4シンボルが検査部である)
を出力し、それ以外の場合には入力データ32シンボル
のうち情報部28シンボルをそのままデ・インターリー
ブ回路(遅延間1g ) f3+へ出力する。デ・イン
ターリーブ回路(3)では各シンボルが遅延され、バー
スト誤りはランダム誤りに変換される。32 symbols of data containing errors in the communication path or magnetic recording or other recording medium are sent from input terminal (1) to C.
1 to the decoder (2) manually. In the C1 decoder (2), if there is an error in one symbol among the 32 symbols of input data, it is corrected and the information part becomes 28 symbols (out of 32 symbols, 28 symbols are the information part and 4 symbols are the check part).
In other cases, 28 symbols of the information part out of 32 symbols of input data are output as they are to the de-interleave circuit (delay interval 1g) f3+. In the de-interleaving circuit (3) each symbol is delayed and burst errors are converted into random errors.
C2復号器(4)では入力データ28シンボルのうちl
シンボル誤りがあればこれを訂正し、情報部24 シ
ンボルを出力し、それ以外の場合には入力データ28シ
ンボルのうち情報部24シンボルをそのまま出力端子(
5b)へ出力する。ただし。In the C2 decoder (4), l out of 28 symbols of input data
If there is a symbol error, it is corrected and the information section 24 symbols are output. Otherwise, the information section 24 symbols out of the input data 28 symbols are directly sent to the output terminal (
5b). however.
lシンボル誤り以外の誤りが検出された場合には入力デ
ータに対応してフラグ発生回路f211でフラグを付加
して出力端子(5a)より出力する。If an error other than the l-symbol error is detected, a flag is added to the input data by the flag generating circuit f211 and outputted from the output terminal (5a).
次にC1復号器(2+ 0)復号動作について矛2図に
よび矛4図を参照しながら詳細に説明する。Next, the decoding operation of the C1 decoder (2+0) will be explained in detail with reference to Figures 2 and 4.
人力データ32シンボル(28シンボルガ情報e。Human power data 32 symbols (28 symbols information e.
残り4シンボルが検査部である)が入力端子+11より
人力し、aピ憶回路(7)とシンドローム演算回路(9
)へ入力する。シンドローム演算回路(9)では上記3
2シンボル
r== (ro+ rl+ r2. ++++°、 r
s+l °曲−−聞“°四−−°°(11によって次式
のとおりシンドロームS。ls、 pS2,83 ヲR
7Jする。The remaining 4 symbols are the inspection section) are input manually from the input terminal +11, and the a memory circuit (7) and the syndrome calculation circuit (9
). In the syndrome calculation circuit (9), the above 3
2 symbols r== (ro+ rl+ r2. +++++°, r
s + l ° song - - listening " °4 - - ° ° (by 11, the syndrome S.ls, pS2,83 woR
Do 7J.
So”、Σri・・−・・・・・・・・・・・・・・・
・・・・・−曲・・・・・・曲・・曲間・・−・・ f
2130
S+=、Σri・αゴー・・・・・・・・・・・・・・
・・・・・卯・・・・曲間・・・・・・・・・ (31
−0
82= Σri・(αす2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・開・・川・ (
41−O
S、=、Σri・(αす3・・・・・・・曲間曲・・・
・・・・曲・・・・四・・・・ (5)+=0
但し。So”, Σri・・・・・・・・・・・・・・・・・・
・・・・・・−Songs・・Songs・Between songs・・・・ f
2130 S+=, Σri・α go・・・・・・・・・・・・・
... Rabbit ... Between songs ...... (31
−0 82= Σri・(αsu2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・Open...river...
41-OS, =, Σri・(αS3・・・・・・・Inter-song song...
...Song...Four... (5)+=0 However.
riE(0,C1)(0≦1≦31,0≦i≦2541
−・−・−−(6)Sk E (0,α!)(0≦に≦
3.0≦夏≦254)・・・・・・・・−・・・ (7
)であり、(2)式、(3)式、(4)式および(5)
式に8ける和は2を法とする。αはガロア体Gk’(2
”)上の根である。riE (0, C1) (0≦1≦31, 0≦i≦2541
−・−・−−(6) Sk E (0, α!) (0≦≦
3.0≦Summer≦254)・・・・・・・・・−・・・ (7
), and equations (2), (3), (4), and (5)
The sum by 8 in the equation is modulo 2. α is the Galois field Gk'(2
”) is the upper root.
上記シンドローム8g+ sl、 S 2+ 83 (
E(0,U’ )(0≦i≦25411を入力として、
誤りなし検出回路Uαでは、シンドロームS。、S□、
S2.S、が丁べて0かどうかを判定する。シンドロー
ムSU+SL+82、 S3がすべて0であれば、誤り
が発生していなかったと判定し、そうでなけれは、1重
以上の誤りが発生していたと判定する。The above syndrome 8g+ sl, S 2+ 83 (
E(0, U') (0≦i≦25411 as input,
In the error-free detection circuit Uα, syndrome S occurs. , S□,
S2. Determine whether S is 0 in total. If the syndromes SU+SL+82 and S3 are all 0, it is determined that no error has occurred; otherwise, it is determined that one or more errors have occurred.
誤りなし検出回路(1411で、誤りが発生していなか
ったと判定した場合には、誤りKJ正回路+81では訂
正動作なせずに記憶回路(7)から人力データ32ンン
ボルのうち情報部28シンボルをそのまま出力端子(6
)へ出力する。If the error-free detection circuit (1411) determines that no error has occurred, the error KJ positive circuit +81 directly outputs 28 symbols of the information part of the 32 symbols of human data from the memory circuit (7) without performing a correction operation. Output terminal (6
).
誤りなし検出回路ulJで、1車以上の誤りが発生して
いたと判定した場合には、1車勝り検出回路(Illで
1重誤りかどうかを利足する動作をおこなう。シンドロ
ーム80181 + 83+ 83を入力として、1に
誤り検出回路αDでは。If the error-free detection circuit ulJ determines that one or more cars have made an error, the one-car win detection circuit (Ill) performs an operation to determine whether there is a single error. Syndrome 80181 + 83 + 83 In the error detection circuit αD to 1 as input.
8u”eO,S1’?0.82”FO、S3”FO力)
つ
8x7So=82/5x=S3/St
が満足されているかどうかを判定する。上記の条件が満
足されていれは、1重誤りが発生していたと判定する。8u”eO, S1’?0.82”FO, S3”FO force)
It is determined whether or not 8x7So=82/5x=S3/St is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.
上記の条件が満足されていなければ、2車以上の誤りが
発生していたとf(IV1重誤り検出回路011で1東
誤りが発生していたと判定した場合には、1東誤りの位
置と大きさの演算回路@で誤りの位置α8(α、E(α
i)、0≦i≦311と大きさ、ex(exE(C1)
、0≦i≦254)をαウーSs力0・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・ (8)ez=
86 ・・・・・・・・−・・・・・・・・・・・・・
・・・・・・・・・・−曲・・・・・・・・・・・・・
・曲−+91と演算する(演算はいずれもガロア体にお
ける演算である)。Cxd号器(2)への人力データ3
2シンボルと誤りパターンを多項式で表現するとそれぞ
れ
rlXl ==、Σor、・Xト・・・・・・・・・・
・・叩曲・・・・叩・・聞・曲・・ oO)e(X)=
ex−Xx・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・−・・・・・・
・・・ 0vと皆けるから誤り訂正回路(8)では
C(Xl含ΣCiX’=r(X)(ietX) +・+
+H1lH++−・・・・・ αり+=0
但し。If the above conditions are not satisfied, it is assumed that two or more cars have made an error. The error position α8(α, E(α
i), 0≦i≦311 and the size, ex(exE(C1)
, 0≦i≦254) as αW Ss force 0...
・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・ (8) ez=
86 ・・・・・・・・・−・・・・・・・・・・・・・
・・・・・・・・・・・・-Song・・・・・・・・・・・・・
- Calculate song -+91 (all calculations are in the Galois field). Human power data 3 to Cxd unit (2)
When two symbols and error patterns are expressed as polynomials, rlXl ==, Σor, ・Xt, respectively.
・・beat・・listen・・・・oO) e(X)=
ex-Xx・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・・・
... Since all outputs are 0V, in the error correction circuit (8), C(Xl included ΣCiX'=r(X)(ietX) +・+
+H1lH++-... αri+=0 However.
CIE(0,α;)、(o≦j≦254)によって誤り
を訂正しく■は2を法とする)J+]算である)、出力
端子(5b)へ清@i部28シンボルを出力する。Correct the error by CIE (0, α;), (o≦j≦254) and output the 28 symbols of the clear @i part to the output terminal (5b). .
1重誤り検出回路αDで、2重以上の誤りが発生してい
たと判定した場合には、誤り訂正回路(8)で誤り訂正
動作をせずに、入力データ32シンボルのうち情報部2
8シンボルをそのまま出力端子(6)へ出力する。If the single error detection circuit αD determines that a double or more error has occurred, the error correction circuit (8) does not perform an error correction operation, and the information part 2 of the 32 symbols of input data is
The 8 symbols are output as they are to the output terminal (6).
以上C二よって、入力端子(1)より人力された32シ
ンボルのデータに対するC1傷号器の復号動作が終rす
る。As a result of the above C2, the decoding operation of the C1 decoder for the 32 symbols of data manually input from the input terminal (1) is completed.
さらシニ、C2復号器(41の動作については矛3図の
C2復号器の構成図Sよび矛5図の動作フローチャート
を参照しなか、ら説明する。The operation of the C2 decoder (41) will be explained with reference to the block diagram S of the C2 decoder shown in Figure 3 and the operation flowchart shown in Figure 5.
上記C2復号器の入力端子圓より28シンボル(24シ
ンボルが情報部であり、残りの4シンボルが検査部であ
る)のデータが人力し、記憶回路151とシンドローム
演算回路σ7)へ人力する。Data of 28 symbols (24 symbols are the information section and the remaining 4 symbols are the inspection section) is inputted from the input terminal circle of the C2 decoder, and inputted to the storage circuit 151 and the syndrome calculation circuit σ7).
シンドローム演算回gar+では上記28シンボル1r
=Lro+ rl+ r2.・・・、 r271 ・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・−・・ (131を用いて
So= Σr1・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・叩・ 4141−0
8t=、Σri・α墓・・・・・・・・・・曲・・・・
・・・・・・・曲・聞・・・・・・・・・・・・・・
αω−0
7
S2= Σri・(αi12 ・・・・・・・・・曲・
・・・・・・・・曲・曲・・開開・ (16)−O
S、二、Σr・(αill ・・・・・−・曲−・・・
・・・・・・・・・・・・・・・開開−・・ 0η、−
01
によってシンドローム8018118218gを計算す
る。ここで。In the syndrome calculation time gar+, the above 28 symbols 1r
=Lro+rl+r2. ..., r271...
・・・・・・・・・・・・・・・・・・・・・・・・
・・・-・・・ (Using 131, So= Σr1・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・Tap・ 4141-0 8t=, Σri・α grave・・・・・・・・・Song...
・・・・・・Song・listening・・・・・・・・・・・・・・・・
αω−0 7 S2= Σri・(αi12 ・・・・・・・・・Song・
......Song, song, opening and opening (16)-OS, 2, Σr・(αill......Song-...
・・・・・・・・・・・・・・・Opening−・・0η,−
01 to calculate syndrome 8018118218g. here.
r、E(()1aillO≦i≦27.0≦1≦254
1−・−−−−−−−−−・−(18)であり、αはカ
ロア体0F(2”)上の根である。r, E(()1aillO≦i≦27.0≦1≦254
1−・−−−−−−−−・−(18), and α is the root on the Calois field 0F (2″).
上記シンドローム5L1181.821 s、IE(o
、C1)。The above syndrome 5L1181.821 s, IE(o
, C1).
(0≦≦z5411 全人力とシテ、誤すナシ検出l!
l!1vlru8)では、シンドロームSon 81
+ 8218Bが丁べて0かどうかを判定する。シンド
ロームSo、 Ss、 82.Smがすべて0であれば
、誤りが発生していなかったと判定し、そうでなければ
、1重以上の誤りが発1していたと判定する。(0≦≦z5411 Full human effort and shite, no mistakes detected!
l! 1vlru8), syndrome Son 81
+ Determine whether 8218B is 0 or not. Syndrome So, Ss, 82. If Sm is all 0, it is determined that no error has occurred; otherwise, it is determined that one or more errors have occurred.
誤りなし検出回路u8Iで誤りが発生していなかったと
判定した場合には、誤り訂正回路t16Iでは訂正動作
なせずに、記憶回路αωから入力データ28シンボルの
うち情報s24シンボルをそのまま出力端子(5b)へ
出力する。同時に、フラグ発生回路(211でそのブロ
ック(lブロックは24シンボルで構成される)に対応
したフラグな0にリセットして出力端子(5a)へ出力
する。If the error-free detection circuit u8I determines that no error has occurred, the error correction circuit t16I does not perform any correction operation, and outputs the information s24 symbols out of the input data 28 symbols directly from the storage circuit αω to the output terminal (5b). Output to. At the same time, the flag generating circuit (211) resets the flag corresponding to the block (l block consists of 24 symbols) to 0 and outputs it to the output terminal (5a).
誤りなし検出回路081で1重以上の誤りが発生してい
たと判定した場合には、1重誤り検出回路aωで1重誤
りかどうかを判定する動作をおこなう。1重誤り検出回
路α9ではシンドロームS O+S!、 82. Sm
を入力として
So\0+81\0.S2\0.8 s NOO19
st/80−82/S1=Sm/82
が満足されているかどうかを判定する。上記の条件が満
足されていれば、1重誤りが発生していたと判定する。When the error-free detection circuit 081 determines that one or more errors have occurred, the single error detection circuit aω performs an operation to determine whether or not there is a single error. In the single error detection circuit α9, the syndrome S O+S! , 82. Sm
As input, So\0+81\0. It is determined whether S2\0.8 s NOO19 st/80-82/S1=Sm/82 is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.
上記の条件が満足されていなければ、2重以上の誤りが
発生していたと判定する。If the above conditions are not satisfied, it is determined that two or more errors have occurred.
1重誤り検出回路191で1重誤りが発生していたと判
定した場合には、1重誤りの位置と大きさの演算回路□
□□で1重誤りの位置α8と大きさexを01復号器と
同様K(8)式および(9)式で計算する。When the single error detection circuit 191 determines that a single error has occurred, a calculation circuit for calculating the position and size of the single error □
In □□, the position α8 and magnitude ex of the single error are calculated using equations K(8) and (9), similar to the 01 decoder.
C2復号器(4)への入力データ28シンボルおよび誤
りパターンを多項式で表現するとそれぞれe (Xi
= exXX・・・−・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・ ■と書けるので誤り訂正回路(16)ではによ
って誤りを訂正しく■は2を法とする加算である)、情
報部24シンボルを出力端子(5b)へ出力する。When the 28 symbols of input data to the C2 decoder (4) and the error pattern are expressed as polynomials, e (Xi
= exXX・・・−・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
-... Since it can be written as (2), the error correction circuit (16) corrects the error by ((2) is addition modulo 2) and outputs the 24 symbols of the information part to the output terminal (5b).
と同時にフラグ発生回路12Dでそのブロックに対応し
たフラグをリセットして出力端子(5a)へ出力する。At the same time, the flag generating circuit 12D resets the flag corresponding to that block and outputs it to the output terminal (5a).
1重誤り検出回路a印で、2重以上の誤りが発生してい
たと判定した場合には、誤り訂正回路(1G+で誤り訂
正動作をせずに、入力データ28シンボルのうち情報部
24シンボルをそのまま出力端子(5b)へ出力する。If the single error detection circuit (a) determines that a double or more error has occurred, the error correction circuit (1G+ detects 24 information part symbols out of 28 symbols of input data without performing error correction) It is output as is to the output terminal (5b).
同時にフラグ発生回路C211では、訂正不能な誤りが
検出されたとしてそのブロックに対応したフラグをセッ
ト(lにセット)して出力端子(sb)へ出力する。At the same time, the flag generating circuit C211 determines that an uncorrectable error has been detected, sets a flag corresponding to the block (sets it to l), and outputs the flag to the output terminal (sb).
このようにして入力端子−より入力された28シンボル
のデータに対するC2復号器の復号動作が終了する。In this way, the decoding operation of the C2 decoder for the 28 symbols of data input from the input terminal is completed.
以上に示されたC1復号器、C2復号器の動作によって
、入力端子(1)より入力した32シンボルのデータと
デ・インタリーブされた28シンボルのデータの復号が
終了し、所望の情報部24シンボルが得られる。このよ
うな復号動作を繰り返して次々とすべての入力データを
復号する。By the operations of the C1 decoder and C2 decoder shown above, the decoding of the 32 symbols of data input from the input terminal (1) and the 28 symbols of data deinterleaved is completed, and the desired information part 24 symbols are decoded. is obtained. This decoding operation is repeated to decode all input data one after another.
従来の復号化装置は以上のように構成されているので、
C1復号器で誤りを見逃すのは通信路あるいは記録媒体
等で2シンボル以上の誤りが生じた場合であるからC2
復号器で誤りを検出する確率のオーダーはPs’(Ps
は通信路あるいは記録媒体等におけるシンボル誤り率で
ある)に比例し、誤りを見逃す確率のオーダーはPs”
に比例する。このように従来の復号化装置は二重に構成
されているにもかかわらず誤りを検出する確率あるいは
誤りを見逃す確率があまり改善されないという欠点がめ
った。Since the conventional decoding device is configured as described above,
The C1 decoder misses errors when two or more symbols occur in the communication channel or recording medium, so the C2 decoder
The order of the probability of detecting an error in the decoder is Ps'(Ps
is the symbol error rate in the communication channel or recording medium, etc.), and the order of the probability of missing an error is Ps"
is proportional to. As described above, although the conventional decoding apparatus has a dual structure, it rarely improves the probability of detecting an error or overlooking an error.
本発明は上記のような従来のものの欠点を除去するため
になされたもので、上記C1復号器において誤り検出情
報を消失とし、上HeC2復号器における復号の際上記
消失情報を利用することにより、誤りを検出する確率お
よび誤りを見逃す確率を改善できる復号化装置を提供す
ることを目的としている。The present invention has been made to eliminate the drawbacks of the conventional ones as described above, and by erasing the error detection information in the C1 decoder and using the erasure information during decoding in the HeC2 decoder, It is an object of the present invention to provide a decoding device that can improve the probability of detecting an error and the probability of overlooking an error.
以下、この発明の一実施例を図について説明する。第6
図において(1)は復号化装置への入力端子、(231
はガロア体GF(2”l上におけるC1符号(ガロア体
GF (281上における( 32.28.51リード
・ソロモン符号)を復号するためのCx復号器、Hはフ
ラグとデータとをデ・インターリーブするデ・インター
リーブ回路、□□□はC2符号(ガロア体GF +2”
l上における(28.24.51リード・ソロモン符号
)を復号するためのC2復号器、 +5alはC2復号
器からのフラグ(02フラグ)の出力端子。An embodiment of the present invention will be described below with reference to the drawings. 6th
In the figure, (1) is the input terminal to the decoding device, (231
is a Cx decoder for decoding a C1 code (a (32.28.51 Reed-Solomon code) on a Galois field GF (281) on a Galois field GF (2"l), and H is a De-interleaving circuit, □□□ is C2 code (Galois field GF +2”
C2 decoder for decoding (28.24.51 Reed-Solomon code) on l, +5al is the output terminal of the flag (02 flag) from the C2 decoder.
(5b)はC2復号器からの復号データの出力端子であ
る。(5b) is an output terminal for decoded data from the C2 decoder.
第7図は上記C1復号器の構成例を示したものであり9
図において□□□は入力端子はjより入力した復号化す
るデータを記憶する記憶回路、縮はシンドローム演算回
路、@は誤りなし検出回路。FIG. 7 shows an example of the configuration of the above C1 decoder9.
In the figure, the input terminal □□□ is a storage circuit that stores the data to be decoded inputted from j, the contraction is a syndrome calculation circuit, and @ is a no-error detection circuit.
(3o)′#よ1重誤りを検出する回路、 (311は
1重誤りの位置と大きさを演算する回路、弼は2重誤り
を検出する回路、(331は2重誤りの位置と大きさを
演算する回路、(財)は1重誤りおよび2重誤りを訂正
する回路、 cJSlは2重以上の誤りのときにフラグ
をたてるフラグ発生回路、+36)は上記各回路を制御
する制御回路、 (26alはフラグ(Cエフラグ)の
出力端子であり、 +26blは復号データの出力端子
である。(3o) '# is a circuit that detects a single error, (311 is a circuit that calculates the position and size of a single error, 弼 is a circuit that detects a double error, (331 is a circuit that calculates the position and size of a double error) cJSl is a flag generation circuit that sets a flag when there is a double or more error; +36) is a control that controls each of the above circuits. circuit, (26al is the output terminal of the flag (Cefrag), +26bl is the output terminal of decoded data.
第8図は上記C2復号器の構成例を示したものであり9
図において(37alはフラグ(Ciミツラグの入力端
子、 +37blはデータ(28シンボルを1ブロツク
とする)の入力端子1時はフラグのたっているシンボル
の位置と個数を記憶し、02フラグを発生する記憶回路
、@は入力端子(37blより入力した復号化するデー
タを記憶する記憶回路、 ([はシンドローム演算回路
、 +411は誤りなし検出回りの位置と大きさを演算
する回路、 +441は2重誤りを検出する回路、 1
45+は2重誤りの位置と大きさの演算回路、 (46
1は誤り訂正回路、 ft?)は2重誤りが検出された
ときにその誤りの位置にフラグが付いているかどうかを
判定する比較回路であり、(機はフラグ発生回路、(4
9は3重消失の大きさ演算回路、C50+は3重消失と
して訂正されたデータなで旦記憶する記憶回路、(5υ
は3重消失訂正動作の確認回路、(52)は上記各回路
を制御する制御回路である。FIG. 8 shows an example of the configuration of the above C2 decoder9.
In the figure (37al is the input terminal of the flag (Ci Mitsuragu), +37bl is the input terminal of data (28 symbols constitute one block). At 1 o'clock, it is a memory that stores the position and number of flagged symbols and generates the 02 flag. circuit, @ is a storage circuit that stores the data to be decoded input from the input terminal (37bl), ([ is a syndrome calculation circuit, +411 is a circuit that calculates the position and size around no error detection, +441 is a double error detection circuit) Detection circuit, 1
45+ is a calculation circuit for the position and magnitude of double error, (46
1 is an error correction circuit, ft? ) is a comparison circuit that determines whether a flag is attached to the position of the error when a double error is detected;
9 is a triple erasure size calculation circuit, C50+ is a memory circuit that stores data corrected as a triple erasure, (5υ
(52) is a confirmation circuit for the triple erasure correction operation, and (52) is a control circuit that controls each of the above circuits.
第9図は本発明による上記C1復号器の復号動作のフロ
ーチャートであり、第1O図は本発明による上記C2復
号器の復号動作のフローチャートである。FIG. 9 is a flowchart of the decoding operation of the C1 decoder according to the present invention, and FIG. 1O is a flowchart of the decoding operation of the C2 decoder according to the present invention.
次に動作について第6図、第7図、第8図。Next, the operation is shown in FIGS. 6, 7, and 8.
@9図および第1O図を参照しながら説明する。This will be explained with reference to Figure @9 and Figure 1O.
符号C1,C2としては前述のようにガロア体GF (
2”l上における+32.28.5+ リード・ソロモ
ン符号および(28,24,511J−ド・ソロモン符
号を用いた場合を例にとって説明する。符号C1,C2
とも最小距離αは5であるのでC1復号器では1重誤り
および2重誤りは訂正するものとし、2重以上の誤りを
検出した場合にはそのブロックに消失情報(フラグ)を
付加する12重誤りの場合は誤りを訂正しかつフラグを
付4加する)。C2復号器では上記消失情報を用いてC
,復号器で見逃されたNe個以下の誤りと上記消失情報
の付加されたNxi固以下の誤りが訂正され、訂正能力
を超える誤りのうち検出できるものにはそのブロックに
フラグを付加し、C2復号器における検出情報とする。As mentioned above, the symbols C1 and C2 are Galois field GF (
An example will be explained using a +32.28.5+ Reed-Solomon code and a (28,24,511J-de-Solomon code) on 2"l. Codes C1, C2
In both cases, the minimum distance α is 5, so the C1 decoder corrects single and double errors, and when it detects double or more errors, it adds erasure information (flag) to the block. If there is an error, correct the error and add a flag). The C2 decoder uses the above erasure information to
, Ne errors missed by the decoder and Nxi errors to which the above erasure information was added are corrected, and for errors that exceed the correction ability that can be detected, a flag is added to the block, and C2 This is the detection information in the decoder.
ただし、Ne、Nxは
2 (Nx+Net +1≦5・・・・・・・・・・・
・・・−・・・・・・・・・・・・・・・・・・・・・
・・ @を満足する整数であり6本発明においてはNx
。However, Ne and Nx are 2 (Nx+Net +1≦5...
・・・-・・・・・・・・・・・・・・・・・・・・・
... is an integer that satisfies @, and in the present invention, Nx
.
Neの組み合せとしては
(1) Nx=2.Ne=01消失情報の付加された2
個以下の誤りを訂正する)
(iiJ Nx=1.Ne==1 (消失情報の付加さ
れたi+iの誤りとC1復号器で見逃された1個の誤り
を訂正する)
(Iii) Nx=0.Ne=2 (C1復号器で見逃
された2個以下の誤りを訂正する)
について考える。The combination of Ne is (1) Nx=2. Ne=01 2 with added loss information
) (iiJ Nx=1.Ne==1 (Correct i+i errors with erasure information added and one error missed by the C1 decoder) (Iii) Nx=0 Consider .Ne=2 (correcting two or fewer errors missed by the C1 decoder).
まず+C1復号器内の動作について説明する。First, the operation inside the +C1 decoder will be explained.
入力端子(υより32シンボル(28シンボルが情報部
であり、残りの4シンボルが検査部である)の1ブロツ
クのデータが入力し、記憶回路−とシンドローム演算回
路(2)へ入力する。シンドローム演算回路(支)では
上記32シンボル)r ==;(ro、rr+ r2°
1°+’lo、’lll ++++++++ll+++
+++++++°Ell罠よって1次式のとおりシンド
ローム5LS1+8x、S=を計算する。One block of data of 32 symbols (28 symbols are the information part and the remaining 4 symbols are the inspection part) is input from the input terminal (υ) and input to the storage circuit and the syndrome calculation circuit (2).Syndrome In the arithmetic circuit (support), the above 32 symbols) r ==; (ro, rr + r2°
1°+'lo,'llll +++++++++ll+++
++++++++°Ell Trap According to the linear equation, calculate the syndrome 5LS1+8x, S=.
S0=Σr1・・−・・・−・−・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・−・・・・・ (至)mO
1
S0=Σr1・αi・・・・・・・・・・・−・・−・
・・・・・・・・・・・・−・・・・・・・・・・−・
・・・・・ (25)−〇
S2−Σri・(C1)2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ 団)1雪O
8,= ΣrH・(α1戸・−・・・・・・・・・・・
・・・・・・・−・・・・・・・・・・・・・・・・・
・・・ 万−0
但し。S0=Σr1・・−・−・−・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・−・・・・・・ (To) mO 1 S0=Σr1・αi・・・・・・・・・・・・・−・・−・
・・・・・・・・・・・・-・・・・・・・・・・・・-・
・・・・・・ (25)−〇S2−Σri・(C1)2・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
・・・・ Group) 1 snow O 8,= ΣrH・(α1 house・−・・・・・・・・・・・・・
・・・・・・・・・-・・・・・・・・・・・・・・・・・・
... 10,000-0 However.
ri g (0,C1)(0≦1≦31,0≦j≦25
4)・・・・・・・・−・・・ (ハ)81(0,αr
) Co≦に≦3.0≦;≦254)・・・・・・・・
−・・・・・ (支)であり、αはガロア体GF(28
1上の根である。ri g (0, C1) (0≦1≦31, 0≦j≦25
4)・・・・・・・・・・・・(c)81(0, αr
) Co≦≦3.0≦;≦254)・・・・・・・・・
-... (branch), and α is Galois field GF (28
It is the root above 1.
上5己シンドロームSo、 St、 82.88 (F
i (0,αil (0≦i≦25411を入力として
、誤りなし検出回路(支)では、シンドローム80.S
l、 82. S−がすべて0かどうかを判定する。シ
ンドロームSO+ 81+ 82+ 8sがすべてOで
あれば誤りが発生していなかったと判定し、そうでなけ
れば1重以上の誤りが発生していたと判定する。Upper 5 self syndrome So, St, 82.88 (F
i (0, αil (0≦i≦25411 as input), in the error-free detection circuit (support), syndrome 80.S
l, 82. Determine whether S- is all 0. If all of the syndromes SO+ 81+ 82+ 8s are O, it is determined that no error has occurred, and if not, it is determined that one or more errors have occurred.
誤りなし検出回路(支)で、誤りが発生していなかった
と判定した場合には、誤り訂正回路図では訂正動作なせ
ずに記憶回路□□□から入力データ32シンボルのうち
情報部28シンボルをそのまま出力端子+26blへ出
力する。If the error-free detection circuit (support) determines that no error has occurred, the error correction circuit directly outputs 28 symbols of the information part of the 32 symbols of input data from the storage circuit without performing any correction operation. Output to output terminal +26bl.
誤りなし検出回路(2)で1重以上の誤りが発生してい
たと判定した場合には、1重誤り検出回路側で1重誤り
かどうかを判定する動作をおこなう。シンドローム8G
、Sl、S2.S、を入力として。When the error-free detection circuit (2) determines that one or more errors have occurred, the single error detection circuit performs an operation to determine whether a single error has occurred. Syndrome 8G
, Sl, S2. S, as input.
1重誤り検出回路(至)では
80\0.S1\0.S2\0.S、\0カ1つ
S+/So =82/S 1 =8−/82が満足され
ているかどうかを判定する。上記の条件が満足されてい
れば、1重誤りが発生していたと判定する。The single error detection circuit (up to) is 80\0. S1\0. S2\0. It is determined whether S, \0, S+/So = 82/S 1 = 8-/82 is satisfied. If the above conditions are satisfied, it is determined that a single error has occurred.
上記の条件が満足されていなければ、2重以上の誤りが
発生していたと判定する。If the above conditions are not satisfied, it is determined that two or more errors have occurred.
1重誤り検出回路(30)で1重誤りが発生していたと
判定した場合には、1重誤りの位置と大きさの演算回路
−で(8)式および(9)式によって誤りの位置αXと
大きさexを計算する。但し、exE(αす、(o≦i
≦311であり、exE(α’11(0≦i≦254)
である。C,復号器(2)への入力データ32シンボル
および誤りパターンを多項式で表現するとそれぞれ
r(Xl”=ΣriXi・・・・・・・・・・・・・−
・・・・・・・・−・・・・・・・・・・・・・・・・
・ (至)トO
e (Xi = exXX・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・ 311と書けるから、誤り訂正回
路(財)ではC(X1分ΣC+)(i=rlXl■e(
XI・・・・・・・・・・・・・・・・・・ 国−〇
によって誤りを訂正しく■は2を法とする加算である)
・情報部28シンボルを出力端子(26b)へ出力する
。同時にフラグ発生回路□□□では上記あシンボルに対
応したフラグをリセットして出力端子(26a)へ出力
する◎
2重誤り検出回路図で2亀誤りが検出された場合には2
重誤りの位置と大きさの演算回路(2)で例えば下記の
ように位置αX−αy(C8,αyE(αす。If the single error detection circuit (30) determines that a single error has occurred, the position and magnitude calculation circuit for the single error calculates the error position αX using equations (8) and (9). and calculate the size ex. However, exE(αs, (o≦i
≦311, exE(α'11 (0≦i≦254)
It is. C, the 32 symbols of input data to the decoder (2) and the error pattern are expressed as polynomials, respectively r(Xl”=ΣriXi・・・・・・・・・・・・・−
・・・・・・・・・-・・・・・・・・・・・・・・・・・・
・ (To) O e (Xi = exXX・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
−・・・・・・・・・ Since it can be written as 311, in the error correction circuit, C(X1minΣC+)(i=rlXl■e(
XI・・・・・・・・・・・・・・・ Country-Correct the error by 〇■ is addition modulo 2)
- Output the information section 28 symbols to the output terminal (26b). At the same time, the flag generation circuit □□□ resets the flag corresponding to the above A symbol and outputs it to the output terminal (26a). ◎ If a double error is detected in the double error detection circuit diagram,
The position and magnitude calculation circuit (2) of the heavy error calculates the position αX-αy(C8, αyE(α), for example, as shown below.
0≦i≦311と大きさex、eylex、eyF3(
αQ、0≦62541を算出する。0≦i≦311 and the size ex, eylex, eyF3(
Calculate αQ, 0≦62541.
位置nz 、eyについては例えはチーンサーチ(Ch
ien 5earch)と呼ばtL ル方法(: ヨッ
”cなるf (XlへαO1αl、α2・・・、α$1
を代入していってf(Xl=0・・・・・・・・・・・
・・・・・・・・−・・・・・・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・・・ (財)を
満足する2@αX、eyを求める。上記2根αXα、が
求まったとき、2重誤りが検出され々とじてもよい。上
記2根α1q、アが求まればey == 86 + e
x ・・・・・・・・・・・・−・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・(至)によって大きさezgeyが求められる
(演算はいずれもガロア体における演算)。For the positions nz and ey, for example, Chin search (Ch.
ieen 5earch) called tL le method (: yo "c na f (Xl to αO1αl, α2..., α$1
Substituting f(Xl=0...
・・・・・・・・・−・・・・・・・・・・・・・・・−
・・・・・・・・・・・・・・・・・・ Find 2@αX, ey that satisfies (goods). When the above-mentioned double root αXα is determined, a double error may be detected and stopped. If the above two roots α1q and a are found, ey == 86 + e
x ・・・・・・・・・・・・−・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
The size ezgey is found by (to) (all operations are in the Galois field).
C1復号器(ハ)への入力データ32シンボルおよび誤
りパターンを多項式で表視すると
r’X)”” ;Zo r iX’ ・・・・・・・
・・・・・・・・・・・・・・・・−・・・・・・・・
・・・中 (e(Xl= ezXX+eyXY・・・
・・・・・−・・・・・・・・・・・・・・・・・・・
・・・・・・・・ (至)と書けるので、誤り訂正回路
例では
c+xt傘、zoC,xt
=r(Xl■e (X)・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・・・ (至)
によって誤り訂正しく■は2を法とする加算である)、
情報部28シンボルを出力端子(26b)へ出力する。When the 32 symbols of input data to the C1 decoder (c) and the error pattern are expressed as a polynomial, r'X)""; Zo r iX' ・・・・・・・・・
・・・・・・・・・・・・・・・・-・・・・・・・・・・
... Medium (e(Xl= ezXX+eyXY...
・・・・・・-・・・・・・・・・・・・・・・・・・
・・・・・・・・・ (to) can be written, so in the error correction circuit example, c+xt umbrella, zoC, xt = r(Xl■e (X)・・・・・・・・・・・・・・・
−・・・・・・・・・・・・・・・・・・・・・ (To)
The error is corrected by (■ is addition modulo 2),
The information section 28 symbols are output to the output terminal (26b).
と同時にこの場合にはフラグ発生回路(へ)では上記2
8シンボルに対してフラグをたて出力端子(26a)へ
出力する。At the same time, in this case, the flag generation circuit (to)
A flag is set for 8 symbols and output to the output terminal (26a).
最後に、シンドロームSon 81+ 82.Saのう
ち0でないものが少なくとも1つありかつ1重誤りでも
2本誤りでもない場合には誤り訂正回路(至)では誤り
訂正動作なせず、情報部28シンボルをそのまま出力端
子(26b)へ出力し、同時にフラグ発生回路(ト)で
は打止不能な誤りが検出されたとして上記28シンボル
に対応してフラグ(Clフラグ)をたて消失情報として
出力端子(26a%出力する。Finally, syndrome Son 81+ 82. If at least one of Sa is not 0 and it is neither a single error nor a double error, the error correction circuit (to) does not perform error correction operation and outputs the 28 symbols of the information part as is to the output terminal (26b). However, at the same time, the flag generating circuit (G) detects an unstoppable error and sets a flag (Cl flag) corresponding to the above 28 symbols, and outputs it as erasure information to an output terminal (26a%).
以上のようにしてC1復号器(2)で32シンボルデー
タから情報部28シンボルが復号され、同時に消失情報
も付加される。As described above, the C1 decoder (2) decodes 28 symbols of the information part from 32 symbol data, and at the same time, erasure information is added.
このようにC1復号器(2)で復号されたデータはデ・
インターリーブ回路(至)へ人力し、ここで各シンボル
が遅延され、バースト誤りはランダム誤りに変換される
。In this way, the data decoded by the C1 decoder (2) is decoded by the C1 decoder (2).
An interleaving circuit (to) where each symbol is delayed and burst errors are converted to random errors.
最後にC2復号器(ハ)の動作について説明する。Finally, the operation of the C2 decoder (c) will be explained.
入力端子(37a)よりC1復号器で得た消失情報(C
lフラグ)が入力し、C1フラグがたっている位置とそ
の開数が記憶回路間へ入力される。入力端子(37b)
よりデ・インターリーブされた銘シンボル(24シンボ
ルが情報部であり、残り4シンボルが検査部である)を
1ブロツクとするデータが入力し、記憶回路39)とシ
ンドローム演算回路(軸へ入力する。Erasure information (C
C1 flag) is input, and the position where the C1 flag is set and its numerical value are input between the memory circuits. Input terminal (37b)
Data containing 1 block of de-interleaved signature symbols (24 symbols are the information part and the remaining 4 symbols are the inspection part) is input, and is input to the storage circuit 39) and the syndrome calculation circuit (axis).
シンドローム演算回路(幻では上記28シンボル1r−
= (rCh rl* rz、・・・、 rz7)・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・ (aによって1次式のとおりシンドロ
ームS。、Sl。Syndrome calculation circuit (in illusion, the above 28 symbols 1r-
= (rCh rl* rz,..., rz7)...
・・・・・・・・・・・・・・・・・・・・・・・・
...... (by a, the syndrome S., Sl.
82 e 83を計算する@
8o= Σ rl・・・・・・・・・・・・・・−・・
・・・・・・・・−・・・・・・・・・・・・・・・・
・・・・・・・・ +411−O
8!= Σ ri・α冨・・・・・・・・・・・・・・
・・・・・・・・・・・・−・・・・・・・・・・・・
・・・・・・ (4zi=O
82=、Σ ri・(αす2 ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・ (431鳳−0
但し。82 e Calculate 83 @ 8o= Σ rl・・・・・・・・・・・・・・・・・・
・・・・・・・・・-・・・・・・・・・・・・・・・・・・
・・・・・・・・・ +411-O 8! = Σ ri・αtomi・・・・・・・・・・・・・
・・・・・・・・・・・・-・・・・・・・・・・・・
・・・・・・ (4zi=O 82=, Σ ri・(αsu2 ・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・
... (431 Otori-0 However.
rHE (0,α!l (0≦i≦27.0≦j≦25
4)8kB(0,αj)(0≦に≦3.0≦i≦254
)であり、αはガロア体GF(2”)上の根である。rHE (0, α!l (0≦i≦27.0≦j≦25
4) 8kB (0, αj) (0≦≦3.0≦i≦254
), and α is the root on the Galois field GF(2”).
上記シンドローム8o、 sl、 s、、 53(Eo
o、αil。The above syndrome 8o, sl, s, 53 (Eo
o, αil.
(O≦i≦254)lを人力として、誤りなし検出回路
111ではシンドロームSo、81.8z、Ss カ’
fヘテ0かどうかを判定する。シンドロームS。、Sl
、S。(O≦i≦254) With l being human power, the error-free detection circuit 111 detects the syndrome So, 81.8z, Ss Ka'
Determine whether f is 0. Syndrome S. , Sl
,S.
S3 が丁べてOであ五は誤りが発生していなかったと
判定し、そうでなければ、lN以上の誤りが発生してい
たと利足する。If S3 is 0, it is determined that no error has occurred, and if not, it is determined that an error of lN or more has occurred.
誤りなし検出回路(4]Jで誤りが発生していなかった
と判定した場合には、誤り訂正回路(ト)では訂正動作
なせずに記憶回g(支)から入力データおシンボルのう
ち情報部あシンボルをそのまま出力端子(5b)へ出力
する。同時に、フラグ発生回路−でそのブロック(lブ
ロックは24シンボルで構成される)に対応したフラグ
を0にリセットして出力端子(5a)へ出力する。If the error-free detection circuit (4) J determines that no error has occurred, the error correction circuit (G) does not perform a correction operation, but reads the information part of the input data and symbols from the memory circuit G (support). The symbol is outputted as it is to the output terminal (5b).At the same time, the flag corresponding to the block (l block consists of 24 symbols) is reset to 0 by the flag generation circuit and outputted to the output terminal (5a). .
誤りなし検出回路(4υで11以上の誤りが発生してい
たと判定した場合には、rl誤り検出回路(421で1
東誤りかどうかを判定する動作を8こなう。シンドロー
ムS。、S□18218B を入力として、1重誤り検
出側@(転)では
g o ”F O、S l’? 0 、82 ”? 0
、 S 3 ”e O力)つ
St/So = 82/81= Ss/Stが満足され
ているかどうかを利足する。上記の条件が満足されてい
ればXZ誤りが発生していたと判定する。上記の条件が
満足されていなければ21以上の誤りが発生していたと
刊犀する。No error detection circuit (If it is determined that 11 or more errors have occurred at 4υ, the rl error detection circuit (1 at 421)
Perform 8 actions to determine whether or not it is a mistake. Syndrome S. , S□18218B as input, on the single error detection side @(transition), go ``F O, S l'? 0, 82 ''? 0
, S 3 "e O force) St/So = 82/81 = Ss/St is satisfied. If the above conditions are satisfied, it is determined that an XZ error has occurred. If the above conditions were not met, 21 or more errors would have occurred.
1]1誤り検出回路(転)でrl誤りが発生していたと
判定した場合には、1車誤りの位置と大きさの演算回路
(転)で1重誤りの位置αXと大きさezを(8)式お
よび(9)式でそれぞれ計算する。1] If the single error detection circuit (controller) determines that an rl error has occurred, the position and magnitude calculation circuit (controller) for the single-vehicle error calculates the position αX and magnitude ez of the single error ( Calculate using equations 8) and 9).
但し。however.
である。CZJ号器に)への入力データ28シンボル8
よび誤すパターンを多項式で表視するとそれぞれ
r(Xl= 、X:orHX’
e iXl = exXX
と皆けるから、誤り訂正回路囮では
CIXI礼Σ。(::、)(i
= r (Xi■e fXl・・・・・・・・・・・−
・・・・・・・・・・・・・−・・・−・・・・・・
(45)によって誤りを訂正しく■は2を法とする加算
である)、情報部24シンボルを出力端子(5b)へ出
力する。同時に、フラグ発生回路−で上記24シンボル
に対応したフラグな0にリセットして出力端子(5a)
へ出力する。It is. Input data to CZJ unit) 28 symbols 8
If the call and error patterns are represented as polynomials, we get r(Xl= , e fXl・・・・・・・・・・−
・・・・・・・・・・・・・・・-・・・-・・・・・・
The error is corrected by (45) ((2) is addition modulo 2), and 24 symbols of the information part are output to the output terminal (5b). At the same time, the flag generator circuit resets the flags corresponding to the above 24 symbols to 0 and sends them to the output terminal (5a).
Output to.
2重誤り検出回路(441でCx4i号器の場合と同様
にして2亜誤りが検出されたときには曳式、(2)式に
よって誤り位置αX l ay をそれぞれ計算し。When a double error is detected in the double error detection circuit (441) in the same manner as in the case of the Cx4i encoder, the error position αX lay is calculated by the equation (2).
価)式および(至)式によって誤りの大きさez+ey
を計算する。次に、誤りの位置αX、αyにClフラグ
が付加されているかどうかを2重誤りの位置とフラグの
位置との比較回路(4力で調べ、以下のように場合を分
けて復号する。The magnitude of error ez+ey is determined by the equation (value) and (to) equation.
Calculate. Next, whether or not a Cl flag is added to the error positions αX and αy is checked using a comparison circuit (4 forces) between the double error position and the flag position, and the cases are decoded separately as follows.
(1)位置αX、αyの両方に7ラグが付加されている
場合、1ブロツク内のフラグの総数が4以下のときには
C1復号器と同様にして
CTX詮ΣC,)(i
−i!0
=、Σori−Xi■(exXX +eyX3’l ・
・−=・=・・(8によって誤り訂正回路−で2個の消
失(フラグの付加された誤り)が訂正され(■は2を法
とする加算である)、同時にフラグ発生回路(財)では
上記24シンボルに対応したフラグな0にリセットする
。(1) When 7 lags are added to both positions αX and αy, and the total number of flags in one block is 4 or less, the CTX is determined as ΣC, ) (i − i!0 = ,Σori−Xi■(exXX +eyX3'l ・
・-=・=... (By 8, the two erasures (errors with flags added) are corrected by the error correction circuit (■ is addition modulo 2), and at the same time, the flag generation circuit (product) Now, reset the flags corresponding to the above 24 symbols to 0.
一方1ブロック内のフラグの総数が5以上のときには誤
り訂正回路(ト)では訂正動作なせず、上記24シンボ
ルに対応したフラグをたてる。フラグの情報は出力端子
(5a)から出力しデータは出力端子(5b)から出力
する。On the other hand, when the total number of flags in one block is 5 or more, the error correction circuit (g) does not perform a correction operation and sets flags corresponding to the 24 symbols. Flag information is output from the output terminal (5a), and data is output from the output terminal (5b).
(11) 位置ff)(、αアのいずれか一方にのみ
フラグが付加されている場合、1ブロツク内のフラグの
総数が3以下のときには、開式によって誤り訂正回路(
461で消失111i!ilと誤り(見逃し)11向が
訂正され、同時にフラグ発生回路にでは上記24シンボ
ルに対応したフラグをリセットする。−万、lブロック
内の7ラグの総数が4以上のときには誤り訂正回路(4
61では訂正動作をせず、上記24シンボルに対応した
フラグをたてる。(11) If a flag is attached to only one of the positions ff)(, αa, and the total number of flags in one block is 3 or less, the error correction circuit (
111i disappeared in 461! il and 11 errors (misses) are corrected, and at the same time, the flags corresponding to the 24 symbols are reset in the flag generating circuit. - If the total number of 7 lags in a block is 4 or more, the error correction circuit (4
In step 61, no correction operation is performed and flags corresponding to the 24 symbols are set.
フラグの情報は出力端子(5a)から出力し・データは
出力端子(5b)から出力する。Flag information is output from the output terminal (5a) and data is output from the output terminal (5b).
611)位置αX、αyのいずれにもフラグが付加され
た場合、lブロック内のフラグの総数が0あるいは1の
ときは(碕式によって誤り訂正回路嘔で2閾の誤りが訂
正され、同時にフラグ発生回路(481では上記24シ
ンボルに対応したフラグを0にリセットする。611) If a flag is added to both positions α The generation circuit (481) resets the flags corresponding to the 24 symbols to 0.
一方、1ブロック内の7ラグの総数が2および4以上の
ときには、誤り訂正回路Iでは訂正動作なせず、上記2
4シンボルに対応したフラグをたてる。フラグの情報は
出力端子(5a)から出力し、データは出力端子(5b
)から出力する。On the other hand, when the total number of 7 lags in one block is 2 or 4 or more, the error correction circuit I cannot perform the correction operation, and the above
Set a flag corresponding to 4 symbols. Flag information is output from the output terminal (5a), and data is output from the output terminal (5b).
).
1ブロツク内の7ラグの総数が3のときは3個の消失が
発生したものとみなして一旦、31消失の大きさ演算回
路(41でこれらの大きさE。When the total number of 7 lags in one block is 3, it is assumed that 3 erasures have occurred, and 31 erasure magnitude calculation circuits (41 calculate these magnitudes E.
Ei Fik (E(0,αiL to≦j≦254)
を消失の位置α1゜αi、αkTB(αi)、 (Q≦
i≦311とシンドロームを用いて
なる式によって計算し、誤り訂正回路(転)で訂正動作
をし、訂正されたデータを記憶回路−に記憶する。次に
、この訂正動作が正しかったかどうかを確認するために
、記憶回路−から訂正されたデータを3重消失訂正動作
の確認回路6Dへ入力する。3重消失訂正動作の確認回
路(511では先ず、上記の訂正されたデータ1〆=(
y(,1′1. n−0−、r271より新たに
作が正しかったものとしてフラグ発生回路(481では
フラグを0に)セットして出力端子(5a)へ出力し、
データは出力端子(5b)へ出力する。シンドロームが
1つでもO″′cなければ訂正動作が誤っていたものと
みなしてフラグ発生回路咽ではフラグを1にセットして
出力端子(5a)へ出力しデータは出力端子(5b)へ
出力する。Ei Fik (E(0, αiL to≦j≦254)
The position of disappearance α1゜αi, αkTB(αi), (Q≦
Calculation is performed using a formula using i≦311 and the syndrome, a correction operation is performed in an error correction circuit (conversion), and the corrected data is stored in a storage circuit. Next, in order to confirm whether this correction operation was correct, the corrected data from the memory circuit is inputted to the triple erasure correction operation confirmation circuit 6D. Confirmation circuit for triple erasure correction operation (511 first checks the above corrected data 1=(
y(,1'1. n-0-, r271 indicates that the new production is correct, sets the flag to 0 in the flag generation circuit (481), and outputs it to the output terminal (5a).
Data is output to the output terminal (5b). If even one syndrome is O'''c, it is assumed that the correction operation was incorrect, and the flag is set to 1 in the flag generation circuit and output to the output terminal (5a), and the data is output to the output terminal (5b). do.
さらに、シンドロームSo、 Sl、 S2. S、の
うち0でないものが少なくとも1つありしかも1重誤り
でも2重誤りでもないと判定しかっ1ブロツク内のフラ
グの総数が3でない場合には誤り訂正回路(鉛では訂正
動作をせずにデータをそのまま出力端子(5b)へ出方
する。同時に、フラグ発生回路囮では訂正不能な誤りが
検出されたとして情報部24シンボルに対応してフラグ
をたて(1にセットして)、出方端子(5a)へ出力T
る。Furthermore, syndromes So, Sl, S2. It is determined that there is at least one non-zero value in S, and it is neither a single error nor a double error.If the total number of flags in one block is not 3, the error correction circuit (lead does not perform a correction operation) The data is output as is to the output terminal (5b).At the same time, the flag generation circuit decoy detects an uncorrectable error and sets a flag (sets it to 1) corresponding to the information part 24 symbol. Output T to terminal (5a)
Ru.
シンドC’ lh So、 sl、 s、、 s、
0)うち0テナイものが少なくとも1つありしかも1重
誤りでも2重誤りでもないと刊足し、かつフラグの総数
が3のときには、上記3重消失の復号と全く同様にして
復号動作をおこなう。Sindh C' lh So, sl, s,, s,
0) If there is at least one 0-ten error and there is neither a single error nor a double error, and the total number of flags is 3, the decoding operation is performed in exactly the same way as the triple erasure decoding described above.
以上のように入力端子山より人力した諺シンボルぶんの
データがC1復号器(ハ)で復号され、消失情報を付加
され、ヂ・インタリープ回路例でデ・インタリーブされ
、C2復号器島では上GU、消失情報をオリ用して3シ
ンボルぶんのデータを復号する。As described above, the data of the proverbial symbol manually generated from the input terminal mountain is decoded by the C1 decoder (c), erasure information is added, de-interleaved by the di-interleaving circuit example, and the C2 decoder island decodes the data from the upper GUI. , decodes three symbols worth of data using the erasure information.
このような復号動作を繰り返して次々とすべて人力デー
タを復号する。This decoding operation is repeated to decode all the manual data one after another.
(28)上の(32,28,5) !ノード・ンロモン
符号を用い、C2符号としてガロア体OF (2つ上の
(28,245)リード・ンロモン符号を用いた場合を
示したが+C1,c、符号としてはそれぞれ任意の線形
符号でもよい。(28) Above (32,28,5)! A case is shown in which a Node-Nromon code is used and a Galois field OF (two higher (28,245) Reed-Nromon code is used as the C2 code, but +C1, c and any linear code may be used as the code.
以上のように1本発明にょれl”[:Ct復号器で1重
誤りおよび2重誤りを訂正しかつ2重以上の誤りがある
場合には消失情報(フラグ)を付加し、C2復号器では
上記消失情報を利用して2重の誤りまで訂正するように
構成したので、誤りを検出する確率のベキ乗の最小項が
PLoに比例し、誤りを見逃丁確率のベキ乗の最小項が
p A 1に比例し一性能が大幅に向上するという効果
がある。As described above, the present invention corrects single errors and double errors in the Ct decoder, adds erasure information (flag) when there are more than two errors, and adds erasure information (flag) to the C2 decoder. Now, since the configuration is configured to correct even double errors using the above erasure information, the minimum term of the power of the probability of detecting an error is proportional to PLo, and the minimum term of the power of the probability of missing an error is is proportional to p A 1, which has the effect of significantly improving performance.
、1−1図は従来の復号化装置の構成図、矛2図は従来
におけるcl復号器の構成図、矛3図は従来におけるC
2復号器のl#構成図矛4図は従来におけるC1復号器
の復号動作のフローチャート。
矛5図は従来におけるC2復号器の復号動作のフローチ
ャート、矛6図は本発明の復号化装置の構成図、1・7
図は本発明の特徴をなすcl復号器の構成図、矛8図は
本発明の特徴をなすC2復号器の構成図、矛9図は本発
明の特徴をな丁cl復号器の復号動作のフローチャート
、矛1o図は本発明の特徴をなすC2復号器の復号動作
のフローチャートである。
図中・fi+は復号化装置への入力端子、(2)は従来
のC1復号器、(3)はデ・インターリーブ回路。
(4)は従来のC2復号器・(5a)はフラグ(誤り検
出情報)の出力端子、(5b)は復号データの出力端子
。
(6)は従来のC1復号器における復号データの出力端
子、(7)は人力データの記憶回路、(8)は誤り訂正
回路、(9)はシンドローム演算回路、 (IQ+は誤
りなし検出回路、αDは1重誤り検出回路、 (12+
は1重誤りの位置と大きさの演算回路、 C31は制絢
回路、0引ま従来のC2復号器における入力端子、C5
)は入力データの記憶回路、C6)は誤り訂正回路。
面はシンドローム演算回路、αQは誤りなし検出回路2
日は1重誤り検出回路、圓は1重誤りの位置と大きさの
演算回路、3υはフラグ(誤り検出情*)発生回路、(
支)は制御回路、(ハ)は本発明の特徴をなすC1復号
器、(241はデ・インターIJ −プ回路、内は本発
明のC2復号器、 (26a)はフラグ(消失情報)の
出力端子、 (26b)は復号データの出力端子、@は
記憶回路、@はシンドローム演算回路、@は誤りなし検
出回路、allは1恵誤り検出回路、SυはlN誤りの
位置と大きさの演算回路、C121は2重誤りの検出回
路、(至)は2車誤りの位置と大きさの演算回路134
1は誤り訂正回路。
ω)はフラグ(消失情報)発生回路、 C%lは制御回
路、 (37a)は本発明の特徴をなすC2復号器にお
けるフラグ(消失情報)の入力端子、 (37b)はデ
ータの入力端子、(支)は消失情報(位置と個数)を記
憶しまた新たに皆変えるための記憶回路、鴎はデータの
記憶回路、 t4tJ)はシンドローム演算回路、(財
)は誤りなし検出回路、 +421は1重誤り検出回路
、(転)は1亀誤りの位置と大きさの演算回路。
(財)は2重誤り検出回路、(句は2車誤りの位置と大
きさの演再回路、嘔は誤り訂正回路、(資)は2N誤り
の位置にフラグが付加されているかと己かを調べるため
の2重誤りの位置とフラグの代置との比較回路、囮はフ
ラグ発生回路、(aは3重消失の大きさ演算回路、ωは
記憶回路、511!I;3重消失訂正動作の確認回路、
■は上記の回−を制御tlする制御回路である。
なお1図中同一あるいは相当部分には同−省号を付して
示しである。
代理人 葛 野 信 −
第1図
鴇 −第4図
第6図
第9図
第1頁の続き
0発 明 者 石田雅之
長岡京市馬場図所1番地三菱電
機株式会社電子商品開発研究所
内
0発 明 者 菅野宏
長岡京市馬場図所1番地三菱電
機株式会社電子商品開発研究所
内
254−, 1-1 is a block diagram of a conventional decoding device, Figure 2 is a block diagram of a conventional CL decoder, and Figure 3 is a block diagram of a conventional CL decoder.
Figure 4 is a flowchart of the decoding operation of the conventional C1 decoder. Figure 5 is a flowchart of the decoding operation of a conventional C2 decoder, Figure 6 is a block diagram of the decoding device of the present invention, 1 and 7.
Figure 8 is a block diagram of a C2 decoder that is a feature of the present invention, Figure 8 is a configuration diagram of a C2 decoder that is a feature of the present invention, and Figure 9 is a block diagram of a C2 decoder that is a feature of the present invention. Flowchart: Figure 1o is a flowchart of the decoding operation of the C2 decoder, which is a feature of the present invention. In the figure, fi+ is an input terminal to the decoding device, (2) is a conventional C1 decoder, and (3) is a de-interleave circuit. (4) is a conventional C2 decoder, (5a) is an output terminal for a flag (error detection information), and (5b) is an output terminal for decoded data. (6) is the decoded data output terminal in the conventional C1 decoder, (7) is the human data storage circuit, (8) is the error correction circuit, (9) is the syndrome calculation circuit, (IQ+ is the error-free detection circuit, αD is a single error detection circuit, (12+
is a calculation circuit for the position and magnitude of a single error, C31 is a control circuit, 0-subtraction is an input terminal in a conventional C2 decoder, and C5 is
) is an input data storage circuit, and C6) is an error correction circuit. The surface is the syndrome calculation circuit, and αQ is the error detection circuit 2.
Day is a single error detection circuit, Circle is a calculation circuit for the position and size of a single error, 3υ is a flag (error detection information *) generation circuit, (
241 is a de-inter IJ-pu circuit, 241 is a C2 decoder of the present invention, (26a) is a flag (erasure information) Output terminal, (26b) is the decoded data output terminal, @ is the storage circuit, @ is the syndrome calculation circuit, @ is the error-free detection circuit, all is the 1 error detection circuit, Sυ is the calculation of the position and size of the lN error. Circuit, C121 is a double error detection circuit, (to) is a calculation circuit 134 for the position and size of a double error.
1 is an error correction circuit. ω) is a flag (erasure information) generation circuit, C%l is a control circuit, (37a) is a flag (erasure information) input terminal in the C2 decoder that is a feature of the present invention, (37b) is a data input terminal, (branch) is a memory circuit for storing lost information (position and number) and changing it all again, ``Koji'' is a data memory circuit, t4tJ) is a syndrome calculation circuit, (foundation) is a no-error detection circuit, +421 is 1 Multiple error detection circuit, (roll) is a calculation circuit for the position and size of a single error. (Foundation) is a double error detection circuit. A comparison circuit between the position of the double error and the substitution of the flag to check the flag, the decoy is the flag generation circuit, (a is the triple erasure magnitude calculation circuit, ω is the memory circuit, 511!I; triple erasure correction Operation confirmation circuit,
(2) is a control circuit that controls the above circuit. In addition, the same or equivalent parts in Figure 1 are indicated with the same ministry name. Agent Makoto Kuzuno - Figure 1 Toshi - Figure 4 Figure 6 Figure 9 Continued from Figure 1 Page 0 Inventor Masayuki Ishida Mitsubishi Electric Corporation Electronic Product Development Laboratory, 1 Babazusho, Nagaokakyo City 0 Inventor Person: Hiroshi Kanno 254- Mitsubishi Electric Corporation Electronic Product Development Laboratory, 1 Babazusho, Nagaokakyo City
Claims (1)
矛1の復号器の出力データをデ・インターリーブ回路お
よび誤り検出gよび誤り訂正の機能をもつ矛2の復号器
とから成る復号化装置において、上記矛lの復号器には
誤りを訂正するとともに誤りを検出した場合にはデータ
にフラグを付加して消失情報とする回路を備え上記矛2
の復号器には2蘭の誤りまでを訂正する機能を有し、復
号器が1個の誤りと判定した場合にはこれを訂正し、2
1fi!itの誤りと判定した場合には2個の誤りにフ
ラグが付いているかどうかを判別し、211i!ilの
誤りの内方にフラグが付いているときはフラグの総数が
4以下であればこの誤りを訂正し、5以上であれば誤り
検出の処理をし、21固の誤りのうちどちらか一万のみ
にフラグが付いているときはフラグの総数が3以下であ
ればこの誤りを訂正し、4以上であれば誤り検出の処理
をし、2個の誤りのいずれにもフラグが付いていないと
きはフラグの総数が1以下であればこの誤りを訂正し、
フラグの総数が3であれば3蘭の消失が発生していたも
のとみなして復号動作をおこない、フラグの総数が2あ
るいは4以上のときには誤り検出の処理をし、復号器が
31固以上の誤りと判定した場合にはフラグの総数が3
であれば、上記と同様に3個の消失として復号処理し、
それ以外の場合には誤り検出の処理を行う機能回路を備
えたことを特徴とする復号化装置。a decoder with error detection and error correction functions;
In a decoding device consisting of a de-interleave circuit and a decoder 2 which has the functions of error detection and error correction, the output data of the decoder No. 1 is processed. If an error is detected, it is equipped with a circuit that adds a flag to the data and uses it as erasure information.
The decoder has a function to correct up to 2 errors, and when the decoder determines that there is only one error, it corrects it, and
1fi! If it is determined that it is an error, it is determined whether the two errors are flagged, and 211i! When a flag is attached inside an error in il, if the total number of flags is 4 or less, this error is corrected, and if it is 5 or more, error detection processing is performed, and one of the 21 errors is detected. If only 1,000 is flagged, this error is corrected if the total number of flags is 3 or less, and if it is 4 or more, error detection processing is performed, and neither of the two errors is flagged. In this case, if the total number of flags is less than or equal to 1, correct this error,
If the total number of flags is 3, it is assumed that 3-random erasure has occurred and the decoding operation is performed. If the total number of flags is 2 or 4 or more, error detection processing is performed and the decoder If it is determined to be an error, the total number of flags will be 3.
If so, perform decoding processing as 3 erasures in the same way as above,
A decoding device characterized by comprising a functional circuit that performs error detection processing in other cases.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421782A JPS58171145A (en) | 1982-04-01 | 1982-04-01 | Decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5421782A JPS58171145A (en) | 1982-04-01 | 1982-04-01 | Decoding device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58171145A true JPS58171145A (en) | 1983-10-07 |
Family
ID=12964370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5421782A Pending JPS58171145A (en) | 1982-04-01 | 1982-04-01 | Decoding device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58171145A (en) |
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- 1982-04-01 JP JP5421782A patent/JPS58171145A/en active Pending
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