JPS58161374A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58161374A JPS58161374A JP57042685A JP4268582A JPS58161374A JP S58161374 A JPS58161374 A JP S58161374A JP 57042685 A JP57042685 A JP 57042685A JP 4268582 A JP4268582 A JP 4268582A JP S58161374 A JPS58161374 A JP S58161374A
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- fet
- mosfet
- semiconductor integrated
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- 230000005540 biological transmission Effects 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
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- 238000009792 diffusion process Methods 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、外付端子からの信号を受け、次段に伝える
伝送グー）ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）を含む入力回路を具備する半導体集積回路装置
に関する。
伝送グー）ＭＯＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）を含む入力回路を具備する半導体集積回路装置
に関する。
例えば、ＭＯＳメモリ回路等を構成する半導体集積回路
装置において、第１図に示すような、伝送グー）ＭＯ８
ＦＥＴＱ、によって、外付端子からの信号を次段に伝え
る入力回路の静電破壊を防止するため、抵抗Ｒ８とクラ
ンプ用ＭＯ８ＦＥ’Ｔ’Ｑ、で構成された保護回路を設
けることが考えられて（・る。
装置において、第１図に示すような、伝送グー）ＭＯ８
ＦＥＴＱ、によって、外付端子からの信号を次段に伝え
る入力回路の静電破壊を防止するため、抵抗Ｒ８とクラ
ンプ用ＭＯ８ＦＥ’Ｔ’Ｑ、で構成された保護回路を設
けることが考えられて（・る。
ところが、本願発明者の研究によって、上記回路におい
て伝送グー）ＭＯ８ＦｇＴＱ、の方が破壊してしまうこ
とがあるという現象が見い出された。そして、その原因
が、ＭＯ８Ｆ ｇ’ｒＱ、、Ｑｔ間のチャンネル長に関
係のあることが上記研究によって明らかにされた。
て伝送グー）ＭＯ８ＦｇＴＱ、の方が破壊してしまうこ
とがあるという現象が見い出された。そして、その原因
が、ＭＯ８Ｆ ｇ’ｒＱ、、Ｑｔ間のチャンネル長に関
係のあることが上記研究によって明らかにされた。
この発明の目的は、確実な保護動作を実現することので
きる保護回路を備えた半導体集積回路装置を提供するこ
とにある。
きる保護回路を備えた半導体集積回路装置を提供するこ
とにある。
この発明に従えば、保護すべき伝送グー）ＭＯ８ＦＥＴ
Ｑ、に比べ、クランプ用ＭＯ８Ｆ”ＥＴＱ。
Ｑ、に比べ、クランプ用ＭＯ８Ｆ”ＥＴＱ。
のチャンネル長が短く設定される。
以下、この発明を実施例とともに詳細に説明する。
第２図は、この発明に係る半導体集積回路装置の要部一
実施例を示すレイアウト図である。
実施例を示すレイアウト図である。
第２図には、第１図に示すような入力回路としての伝送
ゲートＭＯ８ＦＥＴＱＩ と、抵抗Ｒ８とＭＯ８ＦＥＴ
Ｑ、で構成された保護回路（電圧クランプ回路）のレイ
アウト図が示されており、第２図に示された回路記号は
、第１図のものと対応している。
ゲートＭＯ８ＦＥＴＱＩ と、抵抗Ｒ８とＭＯ８ＦＥＴ
Ｑ、で構成された保護回路（電圧クランプ回路）のレイ
アウト図が示されており、第２図に示された回路記号は
、第１図のものと対応している。
また、第２図において、特に制限されないが、実線で示
された部分は、半導体領域であり、点線で示された部分
は、導電性ポリシリコン層であり、一点鎖線で示された
部分は、アルミニウム層である。そして、これらは１個
の半導体基板に公知の半導体集積回路技術によって形成
される。
された部分は、半導体領域であり、点線で示された部分
は、導電性ポリシリコン層であり、一点鎖線で示された
部分は、アルミニウム層である。そして、これらは１個
の半導体基板に公知の半導体集積回路技術によって形成
される。
アルミニウム層で形成された電極Ｐは、ワイヤボンディ
ング等の公知の半導体装置組立技術によって外付端子に
導かれる（図示せず）。この電極ＰとＭＯＳ Ｆ Ｅ
ＴＱ＋ 、 Ｑ＊の共通化されたソース、ドレイン領域
１との間には、拡散抵抗層４により抵抗Ｒ１が構成され
る。上記電極Ｐと拡散抵抗層４とは、コンタクトホール
Ｃ８を介して接続されている。
ング等の公知の半導体装置組立技術によって外付端子に
導かれる（図示せず）。この電極ＰとＭＯＳ Ｆ Ｅ
ＴＱ＋ 、 Ｑ＊の共通化されたソース、ドレイン領域
１との間には、拡散抵抗層４により抵抗Ｒ１が構成され
る。上記電極Ｐと拡散抵抗層４とは、コンタクトホール
Ｃ８を介して接続されている。
伝送ゲートＭＯ８ＦＥＴＱ、は、上記ソース。
ドレイン領域１を入力側電極とし、領域２を出力側電極
とし、コンタクトホールＣ１を介して接続された導電性
ポリシリコン層によって次段回路に導かれる。上記領域
１．２間の基板表面には、薄い絶縁膜を介して導電性ポ
リシリコン層で構成されたゲート電極Ｇ、が設けられて
いる。
とし、コンタクトホールＣ１を介して接続された導電性
ポリシリコン層によって次段回路に導かれる。上記領域
１．２間の基板表面には、薄い絶縁膜を介して導電性ポ
リシリコン層で構成されたゲート電極Ｇ、が設けられて
いる。
一方、クランプ用ＭＯ８ＦＥＴＱ、は、上記共通領域１
をドレイン領域とするものである。これに対向して形成
されたＭＯ８ＦＥＴＱｔのソース領域３は、アルミニウ
ム層で構成された接地電位配線ＧＮＤにコンタクトホー
ルＣ３を介して接続されて〜・る。また、上記同様に導
電性ポリシリコン層で構成されたグー）［極Ｇ、は、コ
ンタクトホールＣ４を介して上記配線ＧＮＤに接続され
ている。
をドレイン領域とするものである。これに対向して形成
されたＭＯ８ＦＥＴＱｔのソース領域３は、アルミニウ
ム層で構成された接地電位配線ＧＮＤにコンタクトホー
ルＣ３を介して接続されて〜・る。また、上記同様に導
電性ポリシリコン層で構成されたグー）［極Ｇ、は、コ
ンタクトホールＣ４を介して上記配線ＧＮＤに接続され
ている。
この実施例においては、上記伝送グー）ＭＯ８ＦＥＴＱ
＋の確実な静電破壊を防止するため、このＭＯ８ＦＥＴ
Ｑ、のチャンネル長り、に対してクランプ用ＭＯ８ＦＥ
ＴＱ、のチャンネル長り。
＋の確実な静電破壊を防止するため、このＭＯ８ＦＥＴ
Ｑ、のチャンネル長り、に対してクランプ用ＭＯ８ＦＥ
ＴＱ、のチャンネル長り。
が短くなるように設定されている。
例えば、伝送グー）ＭＯ８ＰＥＴＱ、のチャンネル長り
、を５μｍとする場合には、クランプ用ＭＯ８ＦＥＴＱ
、のチャンネル長り置を３μｍと短く設定される。
、を５μｍとする場合には、クランプ用ＭＯ８ＦＥＴＱ
、のチャンネル長り置を３μｍと短く設定される。
このように、チャンネル長り、、Ｌ、を異ならせた場合
、通常の製造条件の下では、ＭＯＳ Ｆ ＥＴＱ、のン
ース、ドレイン間におけるサーフェイスブレークダウン
（ハンチスルー）’ＩＩ圧は、２０ボルト程度であるに
対し、上述のようにシラートチヤンネル長とされたＭ０
８ＦＢＴＱｔの上記サーフェイスブレイクダウン電圧は
、１５ボルト程度と低くすることができる。
、通常の製造条件の下では、ＭＯＳ Ｆ ＥＴＱ、のン
ース、ドレイン間におけるサーフェイスブレークダウン
（ハンチスルー）’ＩＩ圧は、２０ボルト程度であるに
対し、上述のようにシラートチヤンネル長とされたＭ０
８ＦＢＴＱｔの上記サーフェイスブレイクダウン電圧は
、１５ボルト程度と低くすることができる。
したがって、輸送、ハンドリング等において外付端子へ
の静電気に対して、クランプ用ＭＯ８ＦＥＴＱ、がより
低い電圧でブレークダウンするため、入力回路としての
伝送グー）ＭＯ８ＦＥＴＱ。
の静電気に対して、クランプ用ＭＯ８ＦＥＴＱ、がより
低い電圧でブレークダウンするため、入力回路としての
伝送グー）ＭＯ８ＦＥＴＱ。
の確実な保護動作を行なわせることができる。
この場合、保護すべきＭＯＳＦＥＴと、クランプ用のＭ
ＯＳＦＥＴとのチャンネル長の比を上述のように設定す
るだけでよい。なぜなら、素子特性のバラツキは、上記
両ＭＯ８ＦＥＴＱ、、Ｑ。
ＯＳＦＥＴとのチャンネル長の比を上述のように設定す
るだけでよい。なぜなら、素子特性のバラツキは、上記
両ＭＯ８ＦＥＴＱ、、Ｑ。
が同様に受けるものであるからである。
したがって、高精度の下に設定されるチャンネル長の比
により、上述のようにブレークダウン電圧の設定が可能
になるため、確実な保護動作を実現できる。
により、上述のようにブレークダウン電圧の設定が可能
になるため、確実な保護動作を実現できる。
この発明は、前記実施例に限定されない。
抵抗Ｒ８は、導電性ポリシリコン層等の他の抵抗手段に
より構成するものであってもよい。４９に導電性ポリシ
リコン層を抵抗手段として用いた場合には、拡散層抵抗
を用いる場合に比べ小さな占有面積で所要の抵抗値が得
られるという利点が生じる。
より構成するものであってもよい。４９に導電性ポリシ
リコン層を抵抗手段として用いた場合には、拡散層抵抗
を用いる場合に比べ小さな占有面積で所要の抵抗値が得
られるという利点が生じる。
また、配線、ゲート電極を構成する導電層は、種々の組
み合せにより実施することができるものである。
み合せにより実施することができるものである。
この発明は、外付端子からの信号を受け、次段に伝える
伝送グー）ＭＯＳＦＥＴを含む入力回路を具備する半導
体集積回路装置に広く適用できるものである。
伝送グー）ＭＯＳＦＥＴを含む入力回路を具備する半導
体集積回路装置に広く適用できるものである。
第１図は、従来考えられている入力保護回路の一例な示
す回路図、第２図は、この発明の電部−実施例を示すレ
イアウト図である。 ■・・・共通ソース、ドレイン領域、２・・・出力側領
域、３・・・ソース領域、４・・・拡散抵抗層。 第 １ 図 （ Ｌｒｃ＝曇 ！ 第 ２ 図
す回路図、第２図は、この発明の電部−実施例を示すレ
イアウト図である。 ■・・・共通ソース、ドレイン領域、２・・・出力側領
域、３・・・ソース領域、４・・・拡散抵抗層。 第 １ 図 （ Ｌｒｃ＝曇 ！ 第 ２ 図
Claims (1)
- 外付入力端子からの信号を受け、次段に伝える伝送グー
）ＭＯＳＦＥＴを含む入力回路に対して設けられ、上記
外付入力端子と伝送グー）ＭＯＳＦＥＴとの間に接続さ
れた抵抗手段と、この抵抗手段と伝送グー）ＭＯＳＦＥ
Ｔとの接続点と接地電位端子との間に設けられ、そのチ
ャンネル長が上記伝送グー）ＭＯＳＦＥＴに比べて短く
設定されたＭＯＳＦＥＴとで構成された保護回路を含む
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042685A JPS58161374A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042685A JPS58161374A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161374A true JPS58161374A (ja) | 1983-09-24 |
Family
ID=12642883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042685A Pending JPS58161374A (ja) | 1982-03-19 | 1982-03-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924280A (en) * | 1987-01-23 | 1990-05-08 | Oki Electric Industry Co., Ltd. | Semiconductor fet with long channel length |
-
1982
- 1982-03-19 JP JP57042685A patent/JPS58161374A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4924280A (en) * | 1987-01-23 | 1990-05-08 | Oki Electric Industry Co., Ltd. | Semiconductor fet with long channel length |
| US4987464A (en) * | 1987-01-23 | 1991-01-22 | Oki Electric Industry Co., Ltd. | Encapsulated FET semiconductor device with large W/L ratio |
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