JPS58159356A - 半導体素子用パツケ−ジ - Google Patents
半導体素子用パツケ−ジInfo
- Publication number
- JPS58159356A JPS58159356A JP57042183A JP4218382A JPS58159356A JP S58159356 A JPS58159356 A JP S58159356A JP 57042183 A JP57042183 A JP 57042183A JP 4218382 A JP4218382 A JP 4218382A JP S58159356 A JPS58159356 A JP S58159356A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- package
- external lead
- wiring
- construction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/15—Ceramic or glass substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体素子用パッケージの構造に関し、特に
縦比ケイ素（８ｉＣ）を基板として用いた半導体素子用
パッケージの構造に関する。
縦比ケイ素（８ｉＣ）を基板として用いた半導体素子用
パッケージの構造に関する。
従来のこの種のパッケージは、アルイナセラミックを用
い友ものでるＪ）、１１１図、５１２図に示すように複
数層のセ２ずツク１，２．３から成るものであシ、半導
体素子賊［４の周囲の内部接続端子５と外部リード７の
間の接続はセラミック階２゜３の間に設けられたメタラ
イズ６あるいはセラミ１ク層３を貫通するスルーホール
８にょｐ行なわれた。
い友ものでるＪ）、１１１図、５１２図に示すように複
数層のセ２ずツク１，２．３から成るものであシ、半導
体素子賊［４の周囲の内部接続端子５と外部リード７の
間の接続はセラミック階２゜３の間に設けられたメタラ
イズ６あるいはセラミ１ク層３を貫通するスルーホール
８にょｐ行なわれた。
しかしながら、近年、ＬＳＩ等の大電力消費素子を実装
するため、基板として熱伝導率の高い材料が要求されて
いる。
するため、基板として熱伝導率の高い材料が要求されて
いる。
本発明は、このような要求に対応するためになされたも
のでＴｏり、アＡ（すに比べ５倍ｌ１ＷＬの熱伝導率を
有する炭化ケイ素（８ｉＣ）をパッケージ基板に応用す
るためのものである。とζろが８ＩＣは、従来の基板材
料であるアルンナに比べ電気抵抗率が室温で１０ｉＱＩ
１１度と低い（アルミナは１ｏ１４Ω以上）ため、第１
図、第２図に示すアルミナ基板を用い九パッケージのよ
うに、外部リード７と内部電＆５の間の配４１６を基板
材料１１２ ＊ ３の中に麺め込む構造とすることはで
きない。
のでＴｏり、アＡ（すに比べ５倍ｌ１ＷＬの熱伝導率を
有する炭化ケイ素（８ｉＣ）をパッケージ基板に応用す
るためのものである。とζろが８ＩＣは、従来の基板材
料であるアルンナに比べ電気抵抗率が室温で１０ｉＱＩ
１１度と低い（アルミナは１ｏ１４Ω以上）ため、第１
図、第２図に示すアルミナ基板を用い九パッケージのよ
うに、外部リード７と内部電＆５の間の配４１６を基板
材料１１２ ＊ ３の中に麺め込む構造とすることはで
きない。
すなわち本発明は表面に絶縁体層を有する炭化ケイ素（
８ｉＣ）基板の絶縁体層上に、半導体素子載置部および
咳半導体素子載置の周囲に内部接続端子と外部リード管
設け、かつ前記絶縁体層上に内部接続端子と外部リード
間の配線を設けたことを特徴とする半導体素子用パッケ
ージである。又この半導体素子載置部、内部接続端子、
外部リード、配線が同一平面上にあることができる。さ
らに前記絶縁体層の少なくと４−場が５ｔｃｌ酸化して
得られた酸化ケイ素（８ｉｏｍ ）であることができる
。
８ｉＣ）基板の絶縁体層上に、半導体素子載置部および
咳半導体素子載置の周囲に内部接続端子と外部リード管
設け、かつ前記絶縁体層上に内部接続端子と外部リード
間の配線を設けたことを特徴とする半導体素子用パッケ
ージである。又この半導体素子載置部、内部接続端子、
外部リード、配線が同一平面上にあることができる。さ
らに前記絶縁体層の少なくと４−場が５ｔｃｌ酸化して
得られた酸化ケイ素（８ｉｏｍ ）であることができる
。
本発明による８ｉＣバツクージはその実施例をｊＩ５図
、第６図に示すように、８ｉＣ基板９上の少なくとも一
面に絶縁体層１０ｆ：設け、仁の絶縁体層に内部電極５
、外部リード７内郁電極と外部このような構造を実現す
る九めの絶縁体層としては、８ｉＣの基板上に蒸着法等
で８ｉ０ｓｊｌ［を形成する方法や、粉末ガラスを印刷
し、焼成して形成する方法も考えられるが、５ｉｌｔ高
温のＯｓ雰囲気、Ｈ２Ｏ雰囲気中で酸化させる方法が蝦
も均一に８４０！膜を付けることが可能である。従って
低電圧で使用する素子を実装する際には、この酸化ａｔ
設は九だけでよい。しかし、この方法で得られた５ｊＯ
ａ膜は薄いため、高電圧を印刷すると、絶縁破壊を起す
ことがあゐため、仁のような場合には、前記８４０ｍの
上に粉末ガラスを印刷し、焼成して複数層の厚い絶縁体
層を形成すれはよ−。
、第６図に示すように、８ｉＣ基板９上の少なくとも一
面に絶縁体層１０ｆ：設け、仁の絶縁体層に内部電極５
、外部リード７内郁電極と外部このような構造を実現す
る九めの絶縁体層としては、８ｉＣの基板上に蒸着法等
で８ｉ０ｓｊｌ［を形成する方法や、粉末ガラスを印刷
し、焼成して形成する方法も考えられるが、５ｉｌｔ高
温のＯｓ雰囲気、Ｈ２Ｏ雰囲気中で酸化させる方法が蝦
も均一に８４０！膜を付けることが可能である。従って
低電圧で使用する素子を実装する際には、この酸化ａｔ
設は九だけでよい。しかし、この方法で得られた５ｊＯ
ａ膜は薄いため、高電圧を印刷すると、絶縁破壊を起す
ことがあゐため、仁のような場合には、前記８４０ｍの
上に粉末ガラスを印刷し、焼成して複数層の厚い絶縁体
層を形成すれはよ−。
このようにＳｉＣ表面に絶縁体層を施すことにより、８
ｉＣ基板の絶縁抵抗に関する問題点は解決される。
ｉＣ基板の絶縁抵抗に関する問題点は解決される。
次にアルミナに比ベパッケージ基板用材料として８ｉＣ
が劣る性質位ハッケージの配線間容量の問題である。
が劣る性質位ハッケージの配線間容量の問題である。
アルミナの比誘電率は室温、ＪＭＨｇで１０であるが８
１０では、３０〜５０１！度となっていゐ。従って同一
の配線パターンを用いれに、ＳｉＣパッケージで祉アル
ミナパッケージに比べ３〜５倍静電容量が配線間に、存
在することになる。この意味も含めて、ＪＩＥＩ図、第
２図に示すように配線６を基板材料１，２，３中に置め
込む構造は、８ｉＣパツケージに対し不利である・ 従って、基板にリードを付ける際にも第３図。
１０では、３０〜５０１！度となっていゐ。従って同一
の配線パターンを用いれに、ＳｉＣパッケージで祉アル
ミナパッケージに比べ３〜５倍静電容量が配線間に、存
在することになる。この意味も含めて、ＪＩＥＩ図、第
２図に示すように配線６を基板材料１，２，３中に置め
込む構造は、８ｉＣパツケージに対し不利である・ 従って、基板にリードを付ける際にも第３図。
第４図に示すようにリードピンが基板を貫通している構
造も望ましくない、従来のアルミナパッケージにおいて
は、第３図、第４図に示すように基板９をリードビン７
が貫通しても２本のリードピン間の静電容量は装置の特
性上問題になることはほとんどなかりたｏしかし８ｉＣ
を用い九ＪＩＫ３図。
造も望ましくない、従来のアルミナパッケージにおいて
は、第３図、第４図に示すように基板９をリードビン７
が貫通しても２本のリードピン間の静電容量は装置の特
性上問題になることはほとんどなかりたｏしかし８ｉＣ
を用い九ＪＩＫ３図。
１８４図に示す構造のパッケージでは、リードビン間の
静電容量が無視で龜なくなって来る。そζで本発明によ
る８ｉＣパツケージにおいて紘、第６図に示すように、
リードピンは基板表面の絶縁体層ｌＯの上に設けた金属
配線層６の上にリードピ／７を設ける構造とし、リード
ビンを、基板中に埋め込んだり基板を貫通させる構造と
しない・このようＶＣ静寛容量を考慮して、纂５図、篇
６図の２つの構造を比較すると、ＪＩＳ図のような外部
リードが基板の側面についている構造では、外部リード
７と配線６の間に第６図の構造よｐ大きな静電容量が存
在するため、第６図に示すような同一平面上に内部電＆
５、配線６、外部リード７を有する構造の方が有利であ
る・ このような本発明は次のように製作される。
静電容量が無視で龜なくなって来る。そζで本発明によ
る８ｉＣパツケージにおいて紘、第６図に示すように、
リードピンは基板表面の絶縁体層ｌＯの上に設けた金属
配線層６の上にリードピ／７を設ける構造とし、リード
ビンを、基板中に埋め込んだり基板を貫通させる構造と
しない・このようＶＣ静寛容量を考慮して、纂５図、篇
６図の２つの構造を比較すると、ＪＩＳ図のような外部
リードが基板の側面についている構造では、外部リード
７と配線６の間に第６図の構造よｐ大きな静電容量が存
在するため、第６図に示すような同一平面上に内部電＆
５、配線６、外部リード７を有する構造の方が有利であ
る・ このような本発明は次のように製作される。
粉末プレス法により基板９を形成し焼成後、ＨｚＯ雰囲
にて基板の一表面に、８４０ｚ属ｌＯを作成する。その
後、該５ｉｌｌ上に金−ペーストを印刷し、その上にＮ
ｉメッキおよびＡｕメッキを施すことによシ配線パター
ン６を設けた。このようにして作成し九基板の一端に外
部リードを高融点半田で半田付することによｐｓｔｃパ
ッケージを作成する。
にて基板の一表面に、８４０ｚ属ｌＯを作成する。その
後、該５ｉｌｌ上に金−ペーストを印刷し、その上にＮ
ｉメッキおよびＡｕメッキを施すことによシ配線パター
ン６を設けた。このようにして作成し九基板の一端に外
部リードを高融点半田で半田付することによｐｓｔｃパ
ッケージを作成する。
このような構造の８１０パツケージは放熱特性にすぐれ
、かつ静電容量も従来の半導体素子用）（ッケージ（ｊ
１２図）に近く、高速論理ＬＳＩ等の素子用パッケージ
として利用することが可能である。
、かつ静電容量も従来の半導体素子用）（ッケージ（ｊ
１２図）に近く、高速論理ＬＳＩ等の素子用パッケージ
として利用することが可能である。
第１図、Ｊ１！２図は従来のアル建す基板を用いたパッ
ケージの断面図、ｊＩ３図、＃Ｉ４図はパッケージの外
部リード接続部を拡大に示し丸断面図、第５図、！ｓ６
図は本発明の実施例によるパッケージの断面図である。 尚、図において１・・・・・アルミナセラミック第１層
、２・・・・・・アルミナセラミック第２層、３ ・ア
ルンナセランツクＪＩ３層、４・・・・・・素子載置部
、５・・・・・・内部電極、６・・・・・・配線、７・
・・・・・外部リード。 ８・・・・・・スルーホール、９・・・・・・８ｉＣ１
ｓｉＫ、ｓ ｏ・・・・・・絶縁体層である。 代理人 弁理士 内 ｆＬｉＩ 第１ 図 に 第２図 第３図 ヲ 第４図 Ｓ に ／θ 幣Ｓ図 フ 第６図
ケージの断面図、ｊＩ３図、＃Ｉ４図はパッケージの外
部リード接続部を拡大に示し丸断面図、第５図、！ｓ６
図は本発明の実施例によるパッケージの断面図である。 尚、図において１・・・・・アルミナセラミック第１層
、２・・・・・・アルミナセラミック第２層、３ ・ア
ルンナセランツクＪＩ３層、４・・・・・・素子載置部
、５・・・・・・内部電極、６・・・・・・配線、７・
・・・・・外部リード。 ８・・・・・・スルーホール、９・・・・・・８ｉＣ１
ｓｉＫ、ｓ ｏ・・・・・・絶縁体層である。 代理人 弁理士 内 ｆＬｉＩ 第１ 図 に 第２図 第３図 ヲ 第４図 Ｓ に ／θ 幣Ｓ図 フ 第６図
Claims (3)
- （１）表面に絶縁体層を有する酸化ケイ素基板の絶縁体
層上に、半導体素子載量部および鋏半導体素子載置の周
囲に内部接続端子と外部リードを設け、かつ前記絶縁体
階上に内部接続端子と外部リード間の配１ｌａｆ：設け
たことを特徴とする半導体素子用パッケージ。 - （２） 前記半導体素子載量部、内部接続端子、外部
リード、配線が同一平面上にあることを特徴とする特許
請求の範囲第（１）項の記載の半導体素子用パッケージ
。 - （３）前記絶縁体層の少なくとも一層が炭化ケイ素管酸
化して得られた酸化ケイ素であることｔ−特徴とする特
許請求の範囲票（１）項４しくは第（２）撫記載の半導
体素子用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042183A JPS58159356A (ja) | 1982-03-17 | 1982-03-17 | 半導体素子用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042183A JPS58159356A (ja) | 1982-03-17 | 1982-03-17 | 半導体素子用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159356A true JPS58159356A (ja) | 1983-09-21 |
Family
ID=12628880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042183A Pending JPS58159356A (ja) | 1982-03-17 | 1982-03-17 | 半導体素子用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134655A (ja) * | 1984-12-06 | 1986-06-21 | Ngk Insulators Ltd | 酸素センサ素子 |
-
1982
- 1982-03-17 JP JP57042183A patent/JPS58159356A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134655A (ja) * | 1984-12-06 | 1986-06-21 | Ngk Insulators Ltd | 酸素センサ素子 |
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