JPS58154932A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPS58154932A JPS58154932A JP58030166A JP3016683A JPS58154932A JP S58154932 A JPS58154932 A JP S58154932A JP 58030166 A JP58030166 A JP 58030166A JP 3016683 A JP3016683 A JP 3016683A JP S58154932 A JPS58154932 A JP S58154932A
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- JP
- Japan
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- counter
- signal
- resolution
- count value
- selector
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- Granted
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/004—Counters counting in a non-natural counting order, e.g. random counters
- H03K23/005—Counters counting in a non-natural counting order, e.g. random counters using minimum change code, e.g. Gray Code
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はカウンタ装置、特に計数値tこ応じ〔分解能を
変化できるようにしたカウンタ装置に関する。
変化できるようにしたカウンタ装置に関する。
カウンタ装置は、デジタル技術の分野におい゛(2つの
事象間の経過時間や事象の出現数を測定するために使用
される。カウンタ装置において、測定範囲(シン4計数
器中に記憶できる最大計数値)と、分解能(計数器中に
記憶できる21!iの連続した事象間の最小間隔、また
は測定音の最小変化)が問題となる。
事象間の経過時間や事象の出現数を測定するために使用
される。カウンタ装置において、測定範囲(シン4計数
器中に記憶できる最大計数値)と、分解能(計数器中に
記憶できる21!iの連続した事象間の最小間隔、また
は測定音の最小変化)が問題となる。
理想的に云つ°C1測定範囲(レンジ)が広く、長期間
の時間隔や非常に多くの事象、が測定でき、また分解能
が高(、時間隔が短か<−Cもその間で計数値が変化で
きることが望ましい。
の時間隔や非常に多くの事象、が測定でき、また分解能
が高(、時間隔が短か<−Cもその間で計数値が変化で
きることが望ましい。
従来のカウンタは、測定範囲と分解能とを同時に考慮し
て成る決められた特性を持つものが多0計数器の桁数を
一定と考えた場合、測定範囲を広くすると分解能を犠牲
にする必要があり、逆に、分解能を高くすると測定範囲
を犠牲にしなければならない。従つ(、単一のカウンタ
で広い測定範囲と高い分解能との両方を達成することは
できずもしもそうするには桁数を極端に大きくしなけれ
ばならず、このことは、一層のメモリーを必要とする上
に複雑でしかも値段が高(なる。
て成る決められた特性を持つものが多0計数器の桁数を
一定と考えた場合、測定範囲を広くすると分解能を犠牲
にする必要があり、逆に、分解能を高くすると測定範囲
を犠牲にしなければならない。従つ(、単一のカウンタ
で広い測定範囲と高い分解能との両方を達成することは
できずもしもそうするには桁数を極端に大きくしなけれ
ばならず、このことは、一層のメモリーを必要とする上
に複雑でしかも値段が高(なる。
本発明の実施例によると、カウンタの分解能は記憶され
た計数値の大きさに依存して変化する。
た計数値の大きさに依存して変化する。
換言すると、計afiが小さい間は分解能は高く、そし
て計数値が多くなるにつれ°C分解能は低くなる。従っ
て、測定範囲が広くなり、また測定範囲が狭い(例えば
低周波数の測定)場合には高い分解能が得られる。
て計数値が多くなるにつれ°C分解能は低くなる。従っ
て、測定範囲が広くなり、また測定範囲が狭い(例えば
低周波数の測定)場合には高い分解能が得られる。
カウンタの分解能は、複数個の選択可能な分解能を与え
るグリスケーラによって決定される。セレクタは計数器
の上位複数桁の計数値を監視し、そし゛(その計数値に
応答して、有用な分解能の1つをグリスケーラから選択
する。
るグリスケーラによって決定される。セレクタは計数器
の上位複数桁の計数値を監視し、そし゛(その計数値に
応答して、有用な分解能の1つをグリスケーラから選択
する。
他の実施例では、計数値の非同期サンプリングを行なう
ためにグレーコード(交番2進コード)針数器が使用さ
れる。別な実施例では、上位複数桁の内容のある組合せ
と関連させて測定範囲を分割することによつ゛(、最大
分解能において有効な測定範囲を効果的に増大させ〔い
る。 カウンタのリセットは、カウンタの計数値に依存
して行なわれる。以下図面を用い゛〔本発明を説明する
。
ためにグレーコード(交番2進コード)針数器が使用さ
れる。別な実施例では、上位複数桁の内容のある組合せ
と関連させて測定範囲を分割することによつ゛(、最大
分解能において有効な測定範囲を効果的に増大させ〔い
る。 カウンタのリセットは、カウンタの計数値に依存
して行なわれる。以下図面を用い゛〔本発明を説明する
。
第1図は本発明の一実施例によるカウンタ装置のブロッ
ク図である。計数器100は、入力線路102に生ずる
事象または時間信号を測定する。説明の都合上、線路1
02は、計数器100が時間隔を表わす値を計数するよ
うに、25メガヘルツのクロック源に接続され〔いるも
のと仮定する。
ク図である。計数器100は、入力線路102に生ずる
事象または時間信号を測定する。説明の都合上、線路1
02は、計数器100が時間隔を表わす値を計数するよ
うに、25メガヘルツのクロック源に接続され〔いるも
のと仮定する。
なお、時間隔ではなくて、線路102の信号に依存し”
〔計数器100が事象の数(例えば周波数)を計数する
と考え゛〔もよい。
〔計数器100が事象の数(例えば周波数)を計数する
と考え゛〔もよい。
計数器100は、例えば、2進カウンタである。
第1図に示すように、上位桁複数ビットは計数器出力の
左側に現われ、そし°〔下位桁複数ビットはその右側に
現われる。上位桁複数ビットがスケール制御ビットとし
°〔選ばれ、そし°Cセレクタ104を制御するのに使
用される。20ビツト2進計数器とした場合、スケール
制御ビットとして、計数器lOOの上位3ビツトが選ば
れる。このスケール制御ビットは2個の機能を果し、そ
の値は計数値の1部分を構成すると同時に、適切な分解
能を選択するのに使用する情報をセレクタ104に与え
もプリスケーラ106は、幾つかの異なる信号をセレク
タ104に与える。各信号は、線路102の信号をグリ
スケールした信号であり、例えば、線路102上に一定
数の信号(事象)が発生した後に発生するlllのパル
スである。第1図では4個のスケール化された信号が示
されているが、他の数の信号を発生するようにしてもよ
い。
左側に現われ、そし°〔下位桁複数ビットはその右側に
現われる。上位桁複数ビットがスケール制御ビットとし
°〔選ばれ、そし°Cセレクタ104を制御するのに使
用される。20ビツト2進計数器とした場合、スケール
制御ビットとして、計数器lOOの上位3ビツトが選ば
れる。このスケール制御ビットは2個の機能を果し、そ
の値は計数値の1部分を構成すると同時に、適切な分解
能を選択するのに使用する情報をセレクタ104に与え
もプリスケーラ106は、幾つかの異なる信号をセレク
タ104に与える。各信号は、線路102の信号をグリ
スケールした信号であり、例えば、線路102上に一定
数の信号(事象)が発生した後に発生するlllのパル
スである。第1図では4個のスケール化された信号が示
されているが、他の数の信号を発生するようにしてもよ
い。
セレクタ104は、スケール制御ビットの値に応答し、
線路102の信号か又はグリスケーラ106からグリス
ケールされた信号のうちの1つを選択する。そして選択
された信号は線路108を介し゛〔計数器100に印加
され、計数器100の計数値を増加する。
線路102の信号か又はグリスケーラ106からグリス
ケールされた信号のうちの1つを選択する。そして選択
された信号は線路108を介し゛〔計数器100に印加
され、計数器100の計数値を増加する。
第2図は第1図に示したセレクタとグリスケーラの詳細
ブロック図である。セレクタ104は、線路lO8を経
て計数器100に与えられる予定の信号を、5つの入力
線路の1つから選択する。計数器100からのスケール
制御ビット信号は、前記選択を制御するために線路11
0に与えられる。線路102は、元のすなわちスケール
され°Cない信号を運び、線路212.214.216
および218はプリスケールされた信号を運ぶ。スケー
ル制御ビットが変化し計数器100の計数値が増加した
ことが示されると、セレクタ104は、計数器100の
分解能を下げるべくプリスケールされた信号を選択し、
測定範囲を広げるよう動作する。−力計数値が少ない場
合には分解能を高(するように動作する。
ブロック図である。セレクタ104は、線路lO8を経
て計数器100に与えられる予定の信号を、5つの入力
線路の1つから選択する。計数器100からのスケール
制御ビット信号は、前記選択を制御するために線路11
0に与えられる。線路102は、元のすなわちスケール
され°Cない信号を運び、線路212.214.216
および218はプリスケールされた信号を運ぶ。スケー
ル制御ビットが変化し計数器100の計数値が増加した
ことが示されると、セレクタ104は、計数器100の
分解能を下げるべくプリスケールされた信号を選択し、
測定範囲を広げるよう動作する。−力計数値が少ない場
合には分解能を高(するように動作する。
4つのスケーラ220.222.224および226は
それぞれプリスケールされた信号を与える。各スケーラ
は、例えば、2進プル・スルー・計数器で良い。例えば
、スケーラ220は3ビツト・スケーラ222.224
および226は7ビツトで構成されもこの組合せにより
、8.1024.131072および16777216
の係数およびスケールされない元の信号によるグリスケ
ーリングを可能にする。より−ζ5つの異なる分解能が
、セレクタ104にょっ−1(選択できる。なおこのグ
リスケーリング係数は特定の応用に適合するように選ぶ
ことができ、またプリスケーリング係数の数は変えても
良い。
それぞれプリスケールされた信号を与える。各スケーラ
は、例えば、2進プル・スルー・計数器で良い。例えば
、スケーラ220は3ビツト・スケーラ222.224
および226は7ビツトで構成されもこの組合せにより
、8.1024.131072および16777216
の係数およびスケールされない元の信号によるグリスケ
ーリングを可能にする。より−ζ5つの異なる分解能が
、セレクタ104にょっ−1(選択できる。なおこのグ
リスケーリング係数は特定の応用に適合するように選ぶ
ことができ、またプリスケーリング係数の数は変えても
良い。
論理回路228は、スケーラ220〜226のリセット
を制御するのに使用される。即ち、成る指定された時間
において使用され゛〔いないスケーラをリセット状態に
保持し、各々が選択された時点ではそのスケーラが余計
な計数値を持たないようにして、その計#を錬の不正確
さを防止しCいる。論理回TII&228はワイピング
・スイッチの如(機能する装置で良く、セレクタ104
に゛〔現に選択されているスケーラに後続するスケーラ
なりセットすムスケール制御ピットは線路110を介し
て論理回路228にも与えられ°Cいるので、リセット
状態は、選択されたプリスケール係数に応答して変えら
れる。
を制御するのに使用される。即ち、成る指定された時間
において使用され゛〔いないスケーラをリセット状態に
保持し、各々が選択された時点ではそのスケーラが余計
な計数値を持たないようにして、その計#を錬の不正確
さを防止しCいる。論理回TII&228はワイピング
・スイッチの如(機能する装置で良く、セレクタ104
に゛〔現に選択されているスケーラに後続するスケーラ
なりセットすムスケール制御ピットは線路110を介し
て論理回路228にも与えられ°Cいるので、リセット
状態は、選択されたプリスケール係数に応答して変えら
れる。
第3図は計数器のリセット装置を付加した本発明の他の
実施例によるカウンタ装置のブロック図である。計数器
自体のリセットは計数値に依存し°〔行なわれる。デコ
ーダ330は、計数器100から複数ビットの信号な受
ける。そし′C計数器looがリセットされる状態に計
数値が到したとき、信号を線路332上に発生する。A
NDゲート334は、線路332の信号および線路33
6のリセット指令に基づいて動作するので、計数器のリ
セットはデコーダ330の動作に依存する。意味のある
データを損失しないために、計数値が小さいときにはリ
セットしない方がよい。例えば、デコーダ330は、計
数器の計数値が最高分解能レンジでのフル(ful l
)計数値の半分以下の状態ではリセットしないように動
作する。
実施例によるカウンタ装置のブロック図である。計数器
自体のリセットは計数値に依存し°〔行なわれる。デコ
ーダ330は、計数器100から複数ビットの信号な受
ける。そし′C計数器looがリセットされる状態に計
数値が到したとき、信号を線路332上に発生する。A
NDゲート334は、線路332の信号および線路33
6のリセット指令に基づいて動作するので、計数器のリ
セットはデコーダ330の動作に依存する。意味のある
データを損失しないために、計数値が小さいときにはリ
セットしない方がよい。例えば、デコーダ330は、計
数器の計数値が最高分解能レンジでのフル(ful l
)計数値の半分以下の状態ではリセットしないように動
作する。
よい。20ビツト計数器を使用すると仮定し°C、グレ
ーコードは以下のようにし゛C形成される。ビットをb
o−b、、と定義し、boは最も右側、即ち最下位桁ビ
ットとする。計数値が変化するたびに変化するピッ)
boの右側に別な制御ビットを、そし゛〔その制御ビッ
トの右側に一遅の零を想定すも制御ビットは、ビットb
、と考えられる。従つ℃グレー・コードを構成するため
のルールは以下のようになる。即ちもしもt)n−、=
lでそし°(bn−1の右側の全ビットが零であれば、
ピッ) bo= b+eのうちのビットbnが変化する
。
ーコードは以下のようにし゛C形成される。ビットをb
o−b、、と定義し、boは最も右側、即ち最下位桁ビ
ットとする。計数値が変化するたびに変化するピッ)
boの右側に別な制御ビットを、そし゛〔その制御ビッ
トの右側に一遅の零を想定すも制御ビットは、ビットb
、と考えられる。従つ℃グレー・コードを構成するため
のルールは以下のようになる。即ちもしもt)n−、=
lでそし°(bn−1の右側の全ビットが零であれば、
ピッ) bo= b+eのうちのビットbnが変化する
。
ットは、そのビットの右側のフィールドが1に続く零か
又はすべC零であるときにのみ変化するからである。し
たがつ°(、スケール制御ビットが変化しそし°〔セレ
クタが新しい分解能を選ぶとき、最も右側の複数ビット
はすべ°〔、新しい分解能での計数を開始する以前に零
からスタートする。
又はすべC零であるときにのみ変化するからである。し
たがつ°(、スケール制御ビットが変化しそし°〔セレ
クタが新しい分解能を選ぶとき、最も右側の複数ビット
はすべ°〔、新しい分解能での計数を開始する以前に零
からスタートする。
グレーコードは、それが計数値の非同期サンプリングを
許容するので有効である。各計数毎に1ビツトのみが変
化するので、計数値が変化している期間中に計数値がサ
ンプルされれば情報につい゛〔の損失は最小になる。上
述した特定のグレイコードは、オー1ン・エミッタ出力
又はそれらの均等物を与える論理回路で容易に実現でき
る。
許容するので有効である。各計数毎に1ビツトのみが変
化するので、計数値が変化している期間中に計数値がサ
ンプルされれば情報につい゛〔の損失は最小になる。上
述した特定のグレイコードは、オー1ン・エミッタ出力
又はそれらの均等物を与える論理回路で容易に実現でき
る。
第4図は本発明の他の実施例によるカウンタ装置のブロ
ック図である。図示の装置におい゛C1最低の分解能、
最大調定範囲モードにおいて、カウンタは必要とするよ
りもはるかに広い測定範囲を持たせることができる。こ
の能力は、最大分解能モードでの有効測定範囲を増大さ
せるのに利用できる。これを達成するために、通常では
最低分解能モードを示すスケール制御ビットのシーケン
スが、2つの明確に異なる態様において使用されること
になる。
ック図である。図示の装置におい゛C1最低の分解能、
最大調定範囲モードにおいて、カウンタは必要とするよ
りもはるかに広い測定範囲を持たせることができる。こ
の能力は、最大分解能モードでの有効測定範囲を増大さ
せるのに利用できる。これを達成するために、通常では
最低分解能モードを示すスケール制御ビットのシーケン
スが、2つの明確に異なる態様において使用されること
になる。
この方法に対する鍵は、計数値のほぼ中間である零でな
い値にその計数値をリセットし、スケール制御ビットの
シーケンスの1つを2つの異なる分解能に対し°〔役立
たせることにある。フラグ舎民最高の分解能と最低の分
解能モードとのどちらが使用状態にあるかどうかな示す
ようにセットされる。フラグ436は計数器100から
のスケール制御ビットに応答し°(セットされる。セレ
クタ104は適切なグリスケーリングを選択するのにそ
のフラグを使用する。効果的に、ワン・セットのスケー
ル制御ビットに相当するカウンタ容量は、最高および最
大分解能モード間で分割される。かくして、3ビツトの
スケール制御情報は9つの異なる計数モードを効果的に
実現させることになる。
い値にその計数値をリセットし、スケール制御ビットの
シーケンスの1つを2つの異なる分解能に対し°〔役立
たせることにある。フラグ舎民最高の分解能と最低の分
解能モードとのどちらが使用状態にあるかどうかな示す
ようにセットされる。フラグ436は計数器100から
のスケール制御ビットに応答し°(セットされる。セレ
クタ104は適切なグリスケーリングを選択するのにそ
のフラグを使用する。効果的に、ワン・セットのスケー
ル制御ビットに相当するカウンタ容量は、最高および最
大分解能モード間で分割される。かくして、3ビツトの
スケール制御情報は9つの異なる計数モードを効果的に
実現させることになる。
第1図は本発明の一実施例によるカウンタ装置のブロッ
ク図、第2図は第1図に示したセレクタと1リスケーラ
の詳細ブロック図、第3図は計数器のリセット装置を付
加した本発明の他の実施例によるカウンタ装置のブロッ
ク図、第4図は本発明のさらに他の実施例によるカウン
タ装置のブロック図である。 100 :計数器 104:セレクタ 106:プリスケーラ 228:論理装置 220、222,224.226 ニスケーラ330:
デコーダ 436:フラグ
ク図、第2図は第1図に示したセレクタと1リスケーラ
の詳細ブロック図、第3図は計数器のリセット装置を付
加した本発明の他の実施例によるカウンタ装置のブロッ
ク図、第4図は本発明のさらに他の実施例によるカウン
タ装置のブロック図である。 100 :計数器 104:セレクタ 106:プリスケーラ 228:論理装置 220、222,224.226 ニスケーラ330:
デコーダ 436:フラグ
Claims (1)
- 【特許請求の範囲】 入力信号を受信して複数個のスケール化された第1信号
な発生するグリスクーラと、嬌−幕士磐−前記第1信号
を計 数すると共に計数値の大きさを示す第2信号を発生する
計数器と、前記グリスケーラおよび計数器に接続され、
前記第2信号に応答して前記第1信号のうちのlII!
lを選択し前記計数器に供給するセレクタとで成るカラ
/り装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/352,673 US4477920A (en) | 1982-02-26 | 1982-02-26 | Variable resolution counter |
US352673 | 1982-02-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58154932A true JPS58154932A (ja) | 1983-09-14 |
JPH0221698B2 JPH0221698B2 (ja) | 1990-05-15 |
Family
ID=23386036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58030166A Granted JPS58154932A (ja) | 1982-02-26 | 1983-02-24 | カウンタ装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4477920A (ja) |
JP (1) | JPS58154932A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2017034622A (ja) * | 2015-08-06 | 2017-02-09 | アズビル株式会社 | パルス出力装置 |
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