JPS5815242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5815242A JPS5815242A JP11491481A JP11491481A JPS5815242A JP S5815242 A JPS5815242 A JP S5815242A JP 11491481 A JP11491481 A JP 11491481A JP 11491481 A JP11491481 A JP 11491481A JP S5815242 A JPS5815242 A JP S5815242A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- layer
- solder layer
- back surface
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electrodes Of Semiconductors (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発り]は、裏面電4i1tに半田層を形威した半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
裏面電極に半田層を形成したタイプの半導体装置を得よ
うとする場合、予め半導体ウェー・・(以下単にウェー
ハと称する)の長面゛−極全全面半田層を形成して?く
と、これを多数の個々の素子に分離するのは容易でない
。
うとする場合、予め半導体ウェー・・(以下単にウェー
ハと称する)の長面゛−極全全面半田層を形成して?く
と、これを多数の個々の素子に分離するのは容易でない
。
何処なら、これ等の素子をウェーハより分離する九め、
薄い砥石等を用いて、ウェーハの裏面側に各素子を区割
する格子状の溝を形成するが、このとき予め、ウェーハ
つ裏面電極上に半田層を形成しておくと、半IB層は軟
らか(粘いのと、裏面電極に比べ相当に厚いため、砥石
等が目詰りし、半田層側よ抄格子状の溝を形成するのは
容易でない・ 従って、この種の半導体装置を製造する場合、個々の素
子に分離してから、半田層を形威せねばならず、非常に
工数がかかり製造コストが高(つく。
薄い砥石等を用いて、ウェーハの裏面側に各素子を区割
する格子状の溝を形成するが、このとき予め、ウェーハ
つ裏面電極上に半田層を形成しておくと、半IB層は軟
らか(粘いのと、裏面電極に比べ相当に厚いため、砥石
等が目詰りし、半田層側よ抄格子状の溝を形成するのは
容易でない・ 従って、この種の半導体装置を製造する場合、個々の素
子に分離してから、半田層を形威せねばならず、非常に
工数がかかり製造コストが高(つく。
この発明は、裏面電極に半田層を形成した半導体を製造
する。4程において生じる上述し次問題点を解決する九
め、ウェーハの裏面電極側1こ索子を区割する格子状の
フォトレジストmを形成し、ウェーハを加熱して森面全
iiiに半田層を形成すると共に、フォトレジスト層と
裏面電極との密着性を劣化させ、半田層金山に貼着した
粘着テープを剥離することによって7オトレジス)Mと
接する部分の肉厚の薄い半田層を引きちぎってウェーハ
の裏II[I−極側にフォトレジスト膜によって区割さ
れた半田層を形成するようになした半導体装置の製造方
法で以下この発9jの#l成を図に示す実施例に従って
説明すると次の通りである。
する。4程において生じる上述し次問題点を解決する九
め、ウェーハの裏面電極側1こ索子を区割する格子状の
フォトレジストmを形成し、ウェーハを加熱して森面全
iiiに半田層を形成すると共に、フォトレジスト層と
裏面電極との密着性を劣化させ、半田層金山に貼着した
粘着テープを剥離することによって7オトレジス)Mと
接する部分の肉厚の薄い半田層を引きちぎってウェーハ
の裏II[I−極側にフォトレジスト膜によって区割さ
れた半田層を形成するようになした半導体装置の製造方
法で以下この発9jの#l成を図に示す実施例に従って
説明すると次の通りである。
@/図はシリコyで形成したウェーハ[11の断面を示
し、図中(2)はウェーハillの表WJ側に所定の1
判パターンに従って多数形成した凧子で、不純物を拡i
kkさせた領域からなっている。(3)はウェーハ(1
)のI&閣の全域に形成した表着電極で、以上までの成
形−nt−従米通りに行なう・そしてこの発明は、裏面
電極に、#P田層を形成した素子を安価に得るために、
以降の成形過程を次の通)に構成する。
し、図中(2)はウェーハillの表WJ側に所定の1
判パターンに従って多数形成した凧子で、不純物を拡i
kkさせた領域からなっている。(3)はウェーハ(1
)のI&閣の全域に形成した表着電極で、以上までの成
形−nt−従米通りに行なう・そしてこの発明は、裏面
電極に、#P田層を形成した素子を安価に得るために、
以降の成形過程を次の通)に構成する。
即ち、ウェーハ[11の裏面電極(3)に半11]層を
形成する前に、各素子(りを区割する格子状のフォトレ
ジスト膜(4)を裏面電極(81上に形成する。このフ
オトレジス)M(4)は各素子(りを区割するため、轟
Ifi電極(3)上の位置に正確に形反せねばならず、
このため例えば予め、ウェーハ(1)の複数個所に表面
側からレザーマキノダによってlet九貫通貫通孔)を
利用し、表面側の表子(21の整列パターンと対応させ
ておく・また両面の位1dl係を対称させて光学的に目
合せ露光が出来るいわゆる両面目金せ慣を使用しても可
能である。
形成する前に、各素子(りを区割する格子状のフォトレ
ジスト膜(4)を裏面電極(81上に形成する。このフ
オトレジス)M(4)は各素子(りを区割するため、轟
Ifi電極(3)上の位置に正確に形反せねばならず、
このため例えば予め、ウェーハ(1)の複数個所に表面
側からレザーマキノダによってlet九貫通貫通孔)を
利用し、表面側の表子(21の整列パターンと対応させ
ておく・また両面の位1dl係を対称させて光学的に目
合せ露光が出来るいわゆる両面目金せ慣を使用しても可
能である。
@コ図は次の成し4程を示し、(61は上記ウェーハ(
1)の裏面の全域に、且つフォトレジスト膜(伯より若
干厚く醜布した半田ペースト層であって、粉末状の半田
と溶剤を混だ合せたものからなり、ペースト状を呈し、
シルクスクリーン法等によって均一の厚さに塗布さtL
る。そしてこのウェーハil+を所定の温度に加熱する
。すると半田ペースト層+61は溶融し、全面に半田層
(7)を形成するが、−面電極(3)と接する部分の肉
厚の厚い半田J−i1i1は−A性が良く、境界層に合
金層を形成してに面−極(3)に強固に密着する。
1)の裏面の全域に、且つフォトレジスト膜(伯より若
干厚く醜布した半田ペースト層であって、粉末状の半田
と溶剤を混だ合せたものからなり、ペースト状を呈し、
シルクスクリーン法等によって均一の厚さに塗布さtL
る。そしてこのウェーハil+を所定の温度に加熱する
。すると半田ペースト層+61は溶融し、全面に半田層
(7)を形成するが、−面電極(3)と接する部分の肉
厚の厚い半田J−i1i1は−A性が良く、境界層に合
金層を形成してに面−極(3)に強固に密着する。
一方、フォトレジストM 14+ #i半田よりj1張
係数が遥かに大きいのと、半田に固溶してしまうことが
ないので、第3図に示すように周囲の半田を排除しなが
ら肥大化すると共に、高温度のため弱化し、裏面電極(
3)との留看性を劣化させる・七して、7オトレジス)
[f4)の肥大化によってフォトレジスト膜(4)と接
する部分ノ肉厚ノ薄い半田層(9)は、更にその肉厚が
薄くなり、ま九フオトレジス)IJ(4)の内部で気泡
が生じ友場合には、その抜は人頭のため不連続が生じる
。
係数が遥かに大きいのと、半田に固溶してしまうことが
ないので、第3図に示すように周囲の半田を排除しなが
ら肥大化すると共に、高温度のため弱化し、裏面電極(
3)との留看性を劣化させる・七して、7オトレジス)
[f4)の肥大化によってフォトレジスト膜(4)と接
する部分ノ肉厚ノ薄い半田層(9)は、更にその肉厚が
薄くなり、ま九フオトレジス)IJ(4)の内部で気泡
が生じ友場合には、その抜は人頭のため不連続が生じる
。
この後、ウェーハ(1)を室温まで冷却し、必要に応じ
て有機洗浄液にて溶剤等を洗い落す・次Ic第V図に示
すように粘−一性を帯びたテープ(111を半田1−+
71全面に貼着し、このテープ111)を剥離する。そ
してこのテープ(111の>i:Ij1m時、テープ1
凰1)の粘着力によって上記内厚の薄い半田層(91を
内厚の厚い半田層(8)より引きち電ると共に、フォト
レジスト膜(4)を裏面電極(3)より剥−する、こn
によってウェーハ(1)の裏面電極(3)上にはフォト
レジスト層(4)の**tlfした跡によって区割され
た肉厚の厚い半田層(3)が基盤の目状に残る。
て有機洗浄液にて溶剤等を洗い落す・次Ic第V図に示
すように粘−一性を帯びたテープ(111を半田1−+
71全面に貼着し、このテープ111)を剥離する。そ
してこのテープ(111の>i:Ij1m時、テープ1
凰1)の粘着力によって上記内厚の薄い半田層(91を
内厚の厚い半田層(8)より引きち電ると共に、フォト
レジスト膜(4)を裏面電極(3)より剥−する、こn
によってウェーハ(1)の裏面電極(3)上にはフォト
レジスト層(4)の**tlfした跡によって区割され
た肉厚の厚い半田層(3)が基盤の目状に残る。
後は、上記貫通孔+11を再び利用し、フォトレジスト
層(4)の跡KOって薄%A砥石、或い社岑^蝕刻法等
によってウェーハロ)の裏面側に格子状の溝を形成し、
’1gj図に示す単体の素子・!lK分離する。
層(4)の跡KOって薄%A砥石、或い社岑^蝕刻法等
によってウェーハロ)の裏面側に格子状の溝を形成し、
’1gj図に示す単体の素子・!lK分離する。
以上説明した様にこの発明は、ウェーハの裏圓電極側に
素子を区割すゐ格子状のフォトレジストMを形成し、ウ
ェーハを加熱して裏面金山に半田層を形成すると共に、
仁の半田層の全面に貼着した粘着テープの粘着力によっ
てフォトレジスト膜と接する肉厚の薄い半田層を1傘ち
キリ、ウェーハの展面電極側にフォトレジスト層によっ
て区割さn九各半田層を形成するようになしたから、半
田層を各素子に対応して区割する工程と、フォトレジス
ト膜を剥離する工程を同一に行なえ、この結果、裏面電
極に半田層を形成した半導体装置を容墨かつ安価に提供
することが可能になる。
素子を区割すゐ格子状のフォトレジストMを形成し、ウ
ェーハを加熱して裏面金山に半田層を形成すると共に、
仁の半田層の全面に貼着した粘着テープの粘着力によっ
てフォトレジスト膜と接する肉厚の薄い半田層を1傘ち
キリ、ウェーハの展面電極側にフォトレジスト層によっ
て区割さn九各半田層を形成するようになしたから、半
田層を各素子に対応して区割する工程と、フォトレジス
ト膜を剥離する工程を同一に行なえ、この結果、裏面電
極に半田層を形成した半導体装置を容墨かつ安価に提供
することが可能になる。
@7図乃至@ダ図社このR明に係る半導体装置の製造方
法を説明するための図を示し、第5図はこの製造方法に
よって分離された素子を示す0 (1)・・半導体ウェーハ、(り・・素子、(3)@・
鏝面電極、(4)・・フオトレジスBl、(6)・・早
出ペースト層、(7)・・半田層、(a)・・内厚の厚
い半田層、(9)・・肉厚の薄い半田層。 特許出願人 新日末電気株式会社 代 理 人 江 原 省 音圧
原 秀 11!151に
法を説明するための図を示し、第5図はこの製造方法に
よって分離された素子を示す0 (1)・・半導体ウェーハ、(り・・素子、(3)@・
鏝面電極、(4)・・フオトレジスBl、(6)・・早
出ペースト層、(7)・・半田層、(a)・・内厚の厚
い半田層、(9)・・肉厚の薄い半田層。 特許出願人 新日末電気株式会社 代 理 人 江 原 省 音圧
原 秀 11!151に
Claims (1)
- (1)多数の素子を形成した半導体ウェーハの裏面電極
側に上記谷素子を区割する格子状のフォトレジスト膜を
形成し、王妃裏面電極側全面に半田ペースト層を形成し
、上記半田ペースト層を全面に形成し九半導体ウェーハ
を加熱して半田ペースト層f:51iI!&シて半田層
を形成し、裏面電極と接する部分の半田層を裏面電極に
密着さ(ると共に、フォトレジスト膜とlll!面’a
4iiとの密着性を劣化させ1次いで半田層全面に粘着
テープを貼看し、当該テープを@艙することによりフォ
トレジスト膜と接する部分の肉厚の薄い半田層を、裏面
電極と接する部分の肉厚の厚い半田層より引きちぎって
半導体ウェーハの裏面電極側に谷半導体素子に対応して
区割され良否半田層を形成するようになしたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11491481A JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11491481A JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5815242A true JPS5815242A (ja) | 1983-01-28 |
Family
ID=14649783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11491481A Pending JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5815242A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01121112A (ja) * | 1987-10-30 | 1989-05-12 | Mazda Motor Corp | 複数部位加工装置 |
JPH03270836A (ja) * | 1990-03-16 | 1991-12-03 | Yasunaga:Kk | 多軸加工装置 |
JP2006049847A (ja) * | 2004-06-28 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、薄膜トランジスタ、表示装置及びテレビジョン装置の作製方法 |
US9411421B2 (en) | 2009-01-28 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5118871A (en) * | 1974-08-07 | 1976-02-14 | Furukawa Electric Co Ltd | Tabungidensenno seizoho |
JPS5193867A (en) * | 1975-02-17 | 1976-08-17 | Handotaisochino seiho |
-
1981
- 1981-07-21 JP JP11491481A patent/JPS5815242A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5118871A (en) * | 1974-08-07 | 1976-02-14 | Furukawa Electric Co Ltd | Tabungidensenno seizoho |
JPS5193867A (en) * | 1975-02-17 | 1976-08-17 | Handotaisochino seiho |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01121112A (ja) * | 1987-10-30 | 1989-05-12 | Mazda Motor Corp | 複数部位加工装置 |
JPH03270836A (ja) * | 1990-03-16 | 1991-12-03 | Yasunaga:Kk | 多軸加工装置 |
JP2006049847A (ja) * | 2004-06-28 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、薄膜トランジスタ、表示装置及びテレビジョン装置の作製方法 |
US9411421B2 (en) | 2009-01-28 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10466521B2 (en) | 2009-01-28 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1301952C (en) | Selective solder formation on printed circuit boards | |
JP2005311333A5 (ja) | ||
US3960561A (en) | Method for making electrical lead frame devices | |
JPS5815242A (ja) | 半導体装置の製造方法 | |
JP2001308095A (ja) | 半導体装置およびその製造方法 | |
JP3339387B2 (ja) | Tab用テープの製造方法 | |
JP2748530B2 (ja) | 半導体装置の製造方法 | |
JP3041290B1 (ja) | テープ形チップサイズパッケージの製造方法 | |
US6238845B1 (en) | Method of forming lead frames with preformation support | |
JPH10270630A (ja) | 半導体装置用基板及びその製造方法 | |
JP6489615B2 (ja) | 半導体素子搭載用基板、半導体装置及びそれらの製造方法 | |
JPH02121387A (ja) | 電子回路装置の製造方法 | |
JP2874184B2 (ja) | 半導体装置の製造方法 | |
JPH0621611A (ja) | プリント配線板の製造方法 | |
JPH0350734A (ja) | 集積回路の製造方法 | |
JPH06177277A (ja) | 半導体装置の製造方法 | |
JPH08335635A (ja) | エアブリッジ構造及びエアブリッジ形成方法 | |
JP2004281329A (ja) | 電極パターン形成方法およびディスプレイパネルの製造方法 | |
JPH03135048A (ja) | 半導体装置の製造方法 | |
JP3178132B2 (ja) | Loc型半導体装置の製造方法 | |
JPH0244794A (ja) | フレキシブル回路基板の製造方法 | |
JPS60175485A (ja) | はんだ層形成方法 | |
JPH05136140A (ja) | 半導体装置の製造方法 | |
JP2000216183A (ja) | 接着剤層付きの突起状電極付き配線材料の製造方法 | |
JPS5814746B2 (ja) | ハンドウタイソウチノセイゾウホウホウ |