JPS58147070A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58147070A JPS58147070A JP3077282A JP3077282A JPS58147070A JP S58147070 A JPS58147070 A JP S58147070A JP 3077282 A JP3077282 A JP 3077282A JP 3077282 A JP3077282 A JP 3077282A JP S58147070 A JPS58147070 A JP S58147070A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特性の改善された薄膜構造の電界効果トランジ
スタとその製造方法に関するものである。
スタとその製造方法に関するものである。
第1図(IL)は従来のこの種の電界効果トランジスタ
(以下FITという。)の構成を示す縦断面図、第1図
(b)はその平面図で、(1)はガラス基板、(2)は
クロム(Or)で形成されたゲート電極、(3)は厚さ
約300OAのシリコン窒化膜からなるゲート絶縁膜、
(4)はグロー放電で形成されたアモルファスシリコン
層、(5a)および(5b) kiそれぞれアモルファ
スシリコン層(4)の表面上にゲート電極(2)に対応
する部分を挾んで設けられ、アルミニウム(AIりで形
成されたソースおよびドレイン電極、(61は表面保験
膜である。なお、第1図(1))では基板[1)および
表面保賎膜(6)ニ省略されている。
(以下FITという。)の構成を示す縦断面図、第1図
(b)はその平面図で、(1)はガラス基板、(2)は
クロム(Or)で形成されたゲート電極、(3)は厚さ
約300OAのシリコン窒化膜からなるゲート絶縁膜、
(4)はグロー放電で形成されたアモルファスシリコン
層、(5a)および(5b) kiそれぞれアモルファ
スシリコン層(4)の表面上にゲート電極(2)に対応
する部分を挾んで設けられ、アルミニウム(AIりで形
成されたソースおよびドレイン電極、(61は表面保験
膜である。なお、第1図(1))では基板[1)および
表面保賎膜(6)ニ省略されている。
このような構成のFITにおいてドレイン(5b)とソ
ース(5a)との間に10vの電圧が印加されるが、ア
モルファスシリコン層(4)はノくンドギャップが通常
のシリコンに比して広いので、光が当ってもキャリアが
励起される確率は低い。従って、光を尚てた状態でも抵
抗は非常に高く、電流はほとんど流れない。ゲート(2
)に5〜20’V程度の正電圧が印加されると、ゲート
絶縁膜(3)を介してアモルファスシリコン層(4)の
界面に電界が加えられチャネルが開いて、ドレイン(5
b)、ソース(5a)間が導通できるようになり電流が
流れはじめる。このとき、従タミのFITではゲート絶
縁膜(3)が窒化膜であるので、アモルファスシリコン
層(4)との界面に多数の準位が形成され、これに対す
るキャリアのトラップや放出のため、FITの電気特性
の再現性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルファスシリコン層をレーff
xどのエネルギー線で多結晶化してキャリアモビリティ
の増加をはかるような場合には、さらに電気特性上の上
述の問題点が顕著になってくる。
ース(5a)との間に10vの電圧が印加されるが、ア
モルファスシリコン層(4)はノくンドギャップが通常
のシリコンに比して広いので、光が当ってもキャリアが
励起される確率は低い。従って、光を尚てた状態でも抵
抗は非常に高く、電流はほとんど流れない。ゲート(2
)に5〜20’V程度の正電圧が印加されると、ゲート
絶縁膜(3)を介してアモルファスシリコン層(4)の
界面に電界が加えられチャネルが開いて、ドレイン(5
b)、ソース(5a)間が導通できるようになり電流が
流れはじめる。このとき、従タミのFITではゲート絶
縁膜(3)が窒化膜であるので、アモルファスシリコン
層(4)との界面に多数の準位が形成され、これに対す
るキャリアのトラップや放出のため、FITの電気特性
の再現性に問題があり、長時間でのドリフトなど実用上
問題が多い。また、アモルファスシリコン層をレーff
xどのエネルギー線で多結晶化してキャリアモビリティ
の増加をはかるような場合には、さらに電気特性上の上
述の問題点が顕著になってくる。
本発明は以上のような点に鑑みてなされたもので、窒化
シリコン膜の表面を薄い酸化膜で覆うこ ゛とによ
り、窒化膜の致密さ、誘電率の大きさという特性を失う
ことなく、表面の安定化をはかり、再現性に優れ、信頼
性の高いFETとその製造方法とを提供することを目的
としている。
シリコン膜の表面を薄い酸化膜で覆うこ ゛とによ
り、窒化膜の致密さ、誘電率の大きさという特性を失う
ことなく、表面の安定化をはかり、再現性に優れ、信頼
性の高いFETとその製造方法とを提供することを目的
としている。
#!2図(&)〜(e)は本発明の一実施例になるFl
!!Tの製造過程を示すためのその生簀段階での断面図
で、まず、第2図(a)に示すようにガラス基板+11
の両面にプラズマOVDによって窒化膜(7)を形成し
、ガラス基板(slからナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第2図(1))に示すよう
にOrによるゲート電極(2)が写真製版工程を用いて
形成され、さらに、3000Aの厚さのシリコン窒化膜
によるゲート絶縁層(3)をOVD法で形成する。つづ
化シリコン(sto2)層(8)を形成する。これに第
2図((1)に示すように、アモルファスシリコン層(
4)並びにCr蒸着によるソース電極(5a)およびド
レイン電極(5b)をそれぞれ写真製版を紅て形成した
後に、第2図(d) K示すように全上面に表面保護膜
(6)を形成して、この実施例のPI!tTは完成する
。
!!Tの製造過程を示すためのその生簀段階での断面図
で、まず、第2図(a)に示すようにガラス基板+11
の両面にプラズマOVDによって窒化膜(7)を形成し
、ガラス基板(slからナトリウムなどの可動イオンが
放出されるのを防ぐ。次に、第2図(1))に示すよう
にOrによるゲート電極(2)が写真製版工程を用いて
形成され、さらに、3000Aの厚さのシリコン窒化膜
によるゲート絶縁層(3)をOVD法で形成する。つづ
化シリコン(sto2)層(8)を形成する。これに第
2図((1)に示すように、アモルファスシリコン層(
4)並びにCr蒸着によるソース電極(5a)およびド
レイン電極(5b)をそれぞれ写真製版を紅て形成した
後に、第2図(d) K示すように全上面に表面保護膜
(6)を形成して、この実施例のPI!tTは完成する
。
このように、窒化膜からなるゲート絶縁層(3)の表面
を酸化して5i02層(8)を形成したので、アモルフ
ァスシリコン層(4)との界面に従来出現していた多く
の単位はほとんどが消滅し、キャリアのトラップ、放出
現象は無視してよい程度になる。従って、FITの特性
は非常に安定し、再現性もよくなり、長期のドリフトな
どは問題なくなる。特に、レーザーなどのエネルギー線
でアモルファスシリコン層(4)を再結晶化し多結晶層
とした場合には特性向上の度合は顕著で、非常に安定し
た良好な特性のIKTが得られる。
を酸化して5i02層(8)を形成したので、アモルフ
ァスシリコン層(4)との界面に従来出現していた多く
の単位はほとんどが消滅し、キャリアのトラップ、放出
現象は無視してよい程度になる。従って、FITの特性
は非常に安定し、再現性もよくなり、長期のドリフトな
どは問題なくなる。特に、レーザーなどのエネルギー線
でアモルファスシリコン層(4)を再結晶化し多結晶層
とした場合には特性向上の度合は顕著で、非常に安定し
た良好な特性のIKTが得られる。
第3図は本発明の他の実施例になるFETの構成を示す
断面図で、ガラス基板+11の上にシリコン窒化膜(9
)を形成し、その表面を酸化してシリコン酸化膜(10
1を形成し、この2層絶縁膜の上のフィールド酸化膜(
Illで囲まれた領域にレーザー等で再結晶させたポリ
シリコンからなる活性領域+121とその両側にソース
領域031およびドレイン領域04)とを形成し、その
上にゲート酸化膜Qf9で包まれたポリシリコンからな
るゲート電&Q61を形成し、更にその上にフィールド
酸化膜(11)の上を含めて層間絶縁農071を形成し
た後、その上に層間絶縁膜(lηおよびゲート酸化膜0
6>のソース領域(1涌およびドレイン領域Hの直上部
分を貫通して、それぞれソース領域(131およびドレ
イン領域(14)に接続するソースアルミニウム配線(
I8)およびドレインア〃ミニウム配線09)を形成し
たものである。このような場合にも、ガラス基板+l+
の上にシリコン窒化膜(9)とシリコン酸化膜(101
との二重層を用いたので、窒化膜のみを用いた場合に比
して、いわゆるバックチャネル(backchanne
l)での電流が著しく減少し、FETの特性の向上が達
成できる。
断面図で、ガラス基板+11の上にシリコン窒化膜(9
)を形成し、その表面を酸化してシリコン酸化膜(10
1を形成し、この2層絶縁膜の上のフィールド酸化膜(
Illで囲まれた領域にレーザー等で再結晶させたポリ
シリコンからなる活性領域+121とその両側にソース
領域031およびドレイン領域04)とを形成し、その
上にゲート酸化膜Qf9で包まれたポリシリコンからな
るゲート電&Q61を形成し、更にその上にフィールド
酸化膜(11)の上を含めて層間絶縁農071を形成し
た後、その上に層間絶縁膜(lηおよびゲート酸化膜0
6>のソース領域(1涌およびドレイン領域Hの直上部
分を貫通して、それぞれソース領域(131およびドレ
イン領域(14)に接続するソースアルミニウム配線(
I8)およびドレインア〃ミニウム配線09)を形成し
たものである。このような場合にも、ガラス基板+l+
の上にシリコン窒化膜(9)とシリコン酸化膜(101
との二重層を用いたので、窒化膜のみを用いた場合に比
して、いわゆるバックチャネル(backchanne
l)での電流が著しく減少し、FETの特性の向上が達
成できる。
また、この二重層の絶縁膜の技術はキャパシタの絶縁膜
としても流用することができ、窒化膜のビンボールなど
が酸化によって埋まるので不良の発生が減、少する。
としても流用することができ、窒化膜のビンボールなど
が酸化によって埋まるので不良の発生が減、少する。
以上説明したように、本発明では絶縁r@を構取するシ
リコン窒化膜の表面ヲ酸化してシリコン酸化膜全形成し
たので表面単位の極め1少ない絶縁層とすることができ
、特性の安定し、再現性のよい、信頼性の高いF′BT
が得られる。
リコン窒化膜の表面ヲ酸化してシリコン酸化膜全形成し
たので表面単位の極め1少ない絶縁層とすることができ
、特性の安定し、再現性のよい、信頼性の高いF′BT
が得られる。
なお、上述の説明ではシリコン窒化膜の表面の酸化に酸
素プラズマにさらす方法を示したが、酸素雰囲気中で、
紫外線、電子線、レーザー光などのエネルギー線で表面
を照射してもよい。
素プラズマにさらす方法を示したが、酸素雰囲気中で、
紫外線、電子線、レーザー光などのエネルギー線で表面
を照射してもよい。
第1図(、)は従来の薄膜構造のFETの構成を示す縦
断面図、第1図(b)はその平面図、第2図(a)〜(
e) IAは、本発明の一実施例になるFITの製造過程を示
すためのその主要段階−での断面図、第3図は本発明の
他の実施例になるFICTの構成を示す断面図である。 図において、(1)はガラス基板、(2)はゲート電極
、(3)は窒化シリコン膜、JilI/iアモルファス
シリコン層、(5,)はソース電極、(5b)はドレイ
ン電極、(8)は窒化シリコンM(3)の表面を酸化し
た酸化シリコン層、(9)は窒化シリコン族、Qolは
窒化シリコン膜(9)の表面を酸化した酸化シリコン層
、α21Fi多結1 晶シリコン層(活性領域)、(131はソース領域、0
41はドレイン領域、05)はゲート絶縁膜、(161
はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名)第2図 第3図
断面図、第1図(b)はその平面図、第2図(a)〜(
e) IAは、本発明の一実施例になるFITの製造過程を示
すためのその主要段階−での断面図、第3図は本発明の
他の実施例になるFICTの構成を示す断面図である。 図において、(1)はガラス基板、(2)はゲート電極
、(3)は窒化シリコン膜、JilI/iアモルファス
シリコン層、(5,)はソース電極、(5b)はドレイ
ン電極、(8)は窒化シリコンM(3)の表面を酸化し
た酸化シリコン層、(9)は窒化シリコン族、Qolは
窒化シリコン膜(9)の表面を酸化した酸化シリコン層
、α21Fi多結1 晶シリコン層(活性領域)、(131はソース領域、0
41はドレイン領域、05)はゲート絶縁膜、(161
はゲート電極である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −(外1名)第2図 第3図
Claims (6)
- (1)薄膜構造の電界効果トランジスタにおいて、活性
領域を構成するアモルファスまたは多結晶シリコン層が
表面を酸化させた窒化シリコン膜上に形成され−たこと
を特徴とする電界効果トランジスタ0 - (2)絶縁基板上の一部に形成された金属からなるゲー
ト電極、このゲート電極上からその周辺の上記絶縁基板
上にわたって形成され表面が酸化された窒化シリコン膜
、この表面が酸化された窒化シリコン膜上に形成され活
性領域を構成するアモルファスまたは多結晶シリコン層
、並びに上記活性領域上の上記ゲート電極に対応する部
分を挾んで両側にそれぞれ形成され金属からなるソース
およびドレイン電極を備えた特許請求の範囲第1項記載
の電界効果トランジスタ。 - (3)絶縁基板上に形成され表面が酸化された窒化シリ
コン膜、この表面が酸化された窒化シリコン膜上の一部
に形成され活性領域を構成するアモルファスまたは多結
晶シリコン層、上記活性領域を挾んで両側に形成された
ソースおよびドレイン領域、並びに上記活性領域の上に
ゲート絶縁膜を介して形成されたゲート電極を備えたこ
とを特徴とする特許請求の範囲第1項記載の電界効果ト
ランジスタ。 - (4)基板上に化学的気相成長法で窒化シリコン膜を形
成する工程、上記窒化シリコン膜の表面を酸化する工程
、およびこの表面を酸化した窒化シリコン膜上に活性領
域を構成するアモルファスまたは多結晶シリコンを形成
する工程を備えたことを特徴とする電界効果トランジス
タの製造方法。 - (5)窒化シリコン膜の表面酸化に酸素プラズマを用い
ることを特徴とする特許請求の範囲第4項記載の電界効
果トランジスタの製造方法。 - (6)窒化シ、リコン膜の表面酸化に酸素雰囲気中で紫
外線、電子線、レーザー光などのエネルギー線の照射を
用いることを特徴とする特許請求の範門弟4項記載の電
界効果トランジスタの製造方法0
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3077282A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3077282A JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58147070A true JPS58147070A (ja) | 1983-09-01 |
JPH023308B2 JPH023308B2 (ja) | 1990-01-23 |
Family
ID=12312966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3077282A Granted JPS58147070A (ja) | 1982-02-25 | 1982-02-25 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58147070A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS61105863A (ja) * | 1984-10-29 | 1986-05-23 | Seiko Epson Corp | 半導体画像記憶素子 |
JPS6240773A (ja) * | 1985-08-17 | 1987-02-21 | Sanyo Electric Co Ltd | 薄膜トランジスタ及びその製造方法 |
JPS644070A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Thin film transistor and manufacture thereof |
JPH03237790A (ja) * | 1990-02-15 | 1991-10-23 | Shibaura Eng Works Co Ltd | 電子回路部品の実装方法 |
US5213984A (en) * | 1990-10-18 | 1993-05-25 | Fuji Xerox Co., Ltd. | Method of manufacturing an image sensor |
JPH0637317A (ja) * | 1990-04-11 | 1994-02-10 | General Motors Corp <Gm> | 薄膜トランジスタおよびその製造方法 |
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